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Kapitel 2: Multiplexer und Addiernetze als spezifische Schalt-netze
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Übersicht
• Vorüberlegungen zur Synthese von Schaltnetzen
• Multiplexer zur Realisierung Boolescher Funktionen
• Demultiplexer, Decoder und Encoder
• Addiernetze mit Halb- und Volladdierern
• Beschleunigung der Übertragsberechnung
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2.1 (a)–(d) Graphen mit 5 Punkten, welche einen Euler-Kreis enthalten;
(e) enthält keinen Euler-Kreis.
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2.2 Symbol für Baustein zum Test einerEcke auf geraden Grad.
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2.3 Baustein zur Realisierung von .
x y
x y
alsAbkürzung
für
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2.4 Baustein zum Test der Ecke 1 auf geraden Grad.
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2.5 Schaltnetz zur Realisierung der Funktion e aus Beispiel 1.9.
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2.6 MUX für d = 2 (4 Daten-Inputs).
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2.7 Allgemeiner Aufbau eines MUX.
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2.8 Realisierung des MUX aus Abbildung 2.6 als dreistufiges Schaltnetz.
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2.9 1-MUX.
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2.9 1-MUX.
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2.9 1-MUX.
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2.9 1-MUX.
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2.9 1-MUX.
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2.9 1-MUX.
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2.9 1-MUX.
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2.9 1-MUX.
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2.9 1-MUX.
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2.10 2-MUX, konstruiert aus drei 1-MUXen.
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2.11 Top-Down-Multiplexer-Entwurf.
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2.12 MUX zur Realisierung einer Booleschen Funktion.
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2.13 Alternative MUX-Realisierung einer Booleschen Funktion.
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2.14 1-DeMUX.
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2.14 1-DeMUX.
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2.14 1-DeMUX.
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2.14 1-DeMUX.
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2.14 1-DeMUX.
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2.15 2-DeMUX.
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2.16 Allgemeiner Aufbau eines DeMUX.
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z 1z 0 z 3z 2
y 2y 1
2.17 2 x 4-Decoder.
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x 0 x 1 x 2 x 3
y 0y 1
2.18 4 x 2-Encoder.
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2.19 Realisierung einer Booleschen Funktion mittels Decoder.
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2.20 Realisierung einer Booleschen Funktionmittels Decoder und MUX.
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x y
R U
2.21 Halbaddierer.
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2.22 Kurzbezeichnung für den Baustein „Halbaddierer“.
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HA 1
HA 2
RU
x uy
U1
U2
R1
R2
2.23 Volladdierer.
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2.24 Kurzbezeichnung für den Baustein „Volladdierer“.
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2.25 Addiernetz für zwei 4-stellige Dualzahlen.
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2.26 Prinzipschaltbild eines n-stelligen Addiernetzes.
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2.27 Carry-Bypass-Addiernetz.
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2.28 4-stelliges Carry-Save-Addiernetzfür 4 Summanden.
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2.29 Prinzip der Carry-Save-Addition.
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2.30 Carry-Save-Addierer für8 Summanden (Wallace-Tree).