電圧制御型発振器の電源変動耐性向上のための電源ダンピングの検討

Matsuzawa& Okada Lab.Matsuzawa& Okada Lab.

電圧制御型発振器の電源変動耐性向上のための

電源ダンピングの検討

東京工業大学大学院理工学研究科

2013/03/22

○ 木村健将 , 竹内康楊 , 岡田健一 , 松澤昭

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Matsuzawa& Okada Lab.2013/03/22

発表内容

• 研究背景• 電源電圧変動による現状の問題• 提案手法• シミュレーションによる検証• 結論

K.Kimura, Tokyo Tech

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Matsuzawa& Okada Lab.K.Kimura, Tokyo Tech2013/03/22

研究背景

時分割 (TDD) 通信方式では準備時間 (SIFS) 以内に送受信機の切り替えを終わらせなくてはならない

セットアップ項目発振器立ち上がりベースバンド立ち上がりアンプ立ち上がりPLL のロックキャリブレーション・・ etc

1 つでも遅れると、他の項目のセットアップにも影響する通信規格の条件を満たせない

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電源電圧変動によるロック外れ

T/Rx モードの切替時に電源電圧変動が発生する。電圧制御型発振器 (VCO) の周波数が瞬時に変化し、位相同期回路 (PLL) のロック許容範囲を超えてしまう。

再びロックすると SIFS に間に合わないため周波数変動を抑える必要がある

ロックが外れる

補償による変動許容範囲

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電圧制御型発振器(VCO)

• 考えられる容量成分– スイッチトキャパシタ– バラクタ– クロスカップルトランジ

スタ

𝝎=𝟏

√𝑳𝑪

VCO はキャパシタの値を変化させて周波数を変える。

電源電圧変動で意図せず容量が変化

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Matsuzawa& Okada Lab.K.Kimura, Tokyo Tech

スイッチトキャパシタのインバータの上限が下がる→ スイッチオフ時に寄生容量が変化する

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容量変動のメカニズム

1 1

0

0 0

1

スイッチオン

スイッチオフ

インバータ電源が変化しない工夫が必要

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提案手法

電源ダンピングRC フィルタを挿入する

実効的な電源電圧の変動を緩やかにできる

𝑽 ′𝑽 𝑫𝑫

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提案手法の効果

ゆるやかに周波数変動すればPLL による Vctrl からの周波数補償が可能。

周波数変動が減り、ロックが外れない

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許容できる周波数変動

PLL の入力と出力周波数の位相誤差がVCO の周波数の 50ppm 以上で、ロックが外れたとする。

20 GHz×0.005% = 1 MHz許容可能な周波数変動差は

2MHz

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シミュレーションとの比較

発生する周波数変動は 10 MHz とするとRC=0.1 μsec で常にロック状態を維持できる。

許容幅

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結論と今後の課題

• 結論– 電源変動によって、オフ時のスイッチトキャパシタ

の寄生容量が変化し、周波数が変化する。– 電源にダンピング回路を挿入することで、電源変動

の影響を緩和し、周波数変化を抑えられる。– 周波数変動を最小に抑えるには、 RC=0.1 μsec の大

きさが必要になる。

• 今後の課題– クロスカップルトランジスタなど、電源電圧の変動

により寄生容量が変化しうる箇所についてさらに検討していく。

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補足スライド

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従来手法

電源デカップリング電源変動を緩和できる面積効率が悪く現実的でない

LDO 実効的な電源電圧が揺れずに安定するがよりも小さくなる

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RC スイープ

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LDO との比較

1. VCO 全体の電源に LDO を挿入する。→ 実効的な電源電圧が減り、発振振幅が縮む→SIFS が終わった後の、通常動作時の位相雑音性能などにも影響してくる。提案手法は位相雑音性能には影響を与えない

2. インバータ電源に LDO を挿入する。→ 揺れなくなるが、スイッチのオンオフ比が縮む設計がシビア (若干 )

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電源電圧変動をステップ関数と近似するとRC フィルタを挿入したときのは

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フィルタ定数の決定

|∆ 𝒇 |= 𝝏 𝒇𝝏𝑽 𝒅𝒅

∙∆𝑽 ′

𝑽 ′=𝟏 .𝟐−𝟎 .𝟎𝟓(𝟏−𝒆− 𝒕𝑹𝑪 )

PLL の 1 ループ間に発生した周波数変動は

¿𝑲𝑽 𝒅𝒅∙𝟎 .𝟎𝟓 (𝟏−𝒆

− 𝟏𝝁𝑹𝑪 )

∴𝑹𝑪>𝟔 .𝟒 [𝝁𝒔𝒆𝒄 ]1 ループで修正可能な周波数幅より小さくなる条件は

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PLL によるロック

refPFD CP LPF

Divider

PLL

VCO

位相同期回路 (PLL) により、参照信号と電圧制御型発振器 (VCO) の周波数と位相を同期させる。

しかし両信号の周波数差が大きいとロックするのに時間がかかる

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早くロックさせるには①1 ループで修正できる周波数差限界に抑える

②周波数変動の速さを 1 ループの速さ以内に抑える

2 つの条件を満たせばロックにかかる時間をかなり短縮することができる。

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PLL のループ各ループ周期で発振周波数を見ればいいはず

VCO の中身について

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定量的評価

局部発振器 (LO) の周波数

規定上のキャリア周波数

同期させる

位相・周波数差を検知しVCOへフィードバックして同期させていく

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𝝎=𝟏

√𝑳𝑪

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VCO の動作

で発振する。

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位相同期回路 (PLL) によるロック

周波数のロック位相同期回路 (PLL) を用いて、局部発振器 (LO) の発振周波数を各通信規格が定めるものと同期させる

PLL によるロックが一回外れると再びロックするために大きな遅延が生じる

f [GHz]58.32 60.48 62.64 64.80

Ch.1 Ch.2 Ch.3 Ch.4

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電源電圧が揺れ、 LO 全体に影響を与える• ノイズによるランダムな変動• ステップ状に落ちる変動

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電源電圧変動

電源電圧変動により VCO の周波数も変化する

𝐻 (𝑠 )=𝜔𝑛

2(1+2𝜁𝜔𝑛

𝑠)

𝑠2+2 𝜁𝜔𝑛𝑠+𝜔𝑛2

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サプライプッシング1. ステップ状の場合→ 1usec ベースでなまり始めるのが、 RC=10^5くらい

2. ランダムの場合→ 1MHz 外の高周波を弾くには RC=10^6 くらい

R>10k~50k

C=10pF くらい？

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無理げーな理由

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2. クロスカップルトランジスタの DC オフセットが変わる→ ドレインゲート、ゲートソース間の寄生容量が変わる

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電源変動による影響

𝑪𝒕𝒓=𝟏𝟐𝑪𝑮𝑺+𝟐𝑪𝑮𝑫

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