第二章 存储子系统2.1 半导体存储器逻辑设计1 、主要解决：芯片的选用、地址分配、片选逻辑、 信号线的连接例 1 、用 SRAM 芯片（ 1K×4 位 / 片）组成 4KB存储器。地址总线 A15 ～ A0 （低），双向数据总线 D7 ～ D0 （低），读 / 写信号线 R/W 。（ 1 ）芯片数：8 片（ 2 ）存储空间安排：任意连续区间（ 3 ）芯片地址分配与片选逻辑： 4KB ： 12 位地址 A11 ～ A0 哪几位分配给芯片？哪几位形成片选逻辑？

芯片 芯片地址 片选逻辑1KB

1KB

1KB

1KB

（ 4 ）逻辑图

A9 ～ A0

A9 ～ A0

A9 ～ A0

A9 ～ A0

CS0=A11A10

CS1=A11A10

CS2=A11A10

CS3=A11A10

例 2 、用 4KB ROM 芯片、 2K×4 位和 1K×4 位RAM 芯片组成 7KB 存储器。地址总线 A15 ～ A0（低），双向数据总线 D7 ～ D0 （低），读 / 写信号线 R/W 。（ 1 ）芯片数：5 片

连续区间，先安排大容量芯片，后安排小容量芯片

（ 2 ）存储空间安排：

芯片 芯片地址 片选逻辑4KB

2KB

1KB

（ 4 ）逻辑图

A11 ～ A0

A10 ～ A0

A9 ～ A0

CS0=A12

CS1=A12A11

CS2=A12A11A10

（ 3 ）芯片地址分配与片选逻辑：7KB ： 13 位地址 A12 ～ A0

例 3 、存储器空间分配： ROM 区： 2000H ～ 27FFH （按字节编址） RAM 区： 2800H ～ 33FFH

选用芯片： EPROM 2KB/ 片 RAM 2KB/ 片、 1KB/ 片

芯片 芯片地址 片选逻辑2KB

2KB

1KB

A10 ～ A0

A10 ～ A0

A9 ～ A0

CS0=A12A11

CS1=A12A11

CS2=A12A11A10

（ 3 ）芯片地址分配与片选逻辑：5KB ： 13 位地址 A12 ～ A0

ROM 区： 2KBRAM 区： 3KB

（ 1 ）计算容量：

（ 2 ）芯片数： EPROM 1 片、 RAM 2 片

A15 ～ A13为 001

即 A15A14A13

芯片 芯片地址 片选逻辑

（ 2 ）芯片地址分配与片选逻辑：64KB ： 16 位地址 A15 ～ A0

例 3 、主存 64KB ，其中高地址区 2KB 用于 I/O空间。选用芯片 8KB/ 片。（ 1 ）芯片数： 8 片

8KB

8KB

8KB

8KB

8KB

A12 ～ A0

A12 ～ A0

A12 ～ A0

A12 ～ A0

A12 ～ A0

CS0=A15A14A13

CS1=A15A14A13

CS2=A15A14A13

CS6=A15A14A13

CS7=A15A14A13A12A11

（ 3 ）存储空间分配可以不连续 , 相应片选逻辑也不连续

2 、其他问题（ 1 ）有关控制信号 (VMA 、 MREQ等 )（ 2 ）地址复用技术

2.2 基本概念1 、存储原理SRAM ：利用双稳态触发器内部交叉反馈存储信息。DRAM ：利用电容存储电荷存储信息。2 、动态刷新（ 1 ）定义：按所存信息定期向电容补充电荷。（ 2 ）方式：按行读一遍。

（ 3 ）刷新周期安排方式集中刷新、分散刷新、异步刷新

（ 1 ）随机存取方式3 、存取方式

1 ）可按地址直接访问任一单元； 2 ）访问时间与单元地址无关。

访问时按顺序查找，访问时间与数据所在位置有关。

（ 2 ）顺序存取方式

（ 3 ）直接存取方式 访问时先直接指向一个小区域，再按顺序查找，访问时间与数据所在位置有关。

第三章 I/O 子系统3.1 总线与接口的基本概念3.1.1 总线1 、定义：一组能为多个部件分时共享的公共信息 传送线路。

1 ） CPU 内总线： CPU 芯片内寄存器和算逻部件之间互连的总线。

（ 1 ）按功能分类2 、分类

2 ）部件内总线：插件板内各芯片之间互连的总线。3 ）系统总线：计算机系统内各功能部件之间或各插件板之间互连的总线。

4 ）外总线：计算机系统之间，或计算机系统与其他系统之间互连的总线。（ 2 ）按时序控制方式分类1 ）同步总线：由控制模块提供统一的同步时序信号控制总线传送操作。

（ 3 ）按数据传送格式分类

2 ）异步总线：不采用统一时钟周期划分，根据传送的实际需要决定总线周期长短，以异步应答方式控制总线传送操作。

3 ）扩展同步总线：以时钟周期为时序基础，允许总线周期中的时钟数可变。

1 ）并行总线：同时传送各位信息。2 ）串行总线：分时逐位传送各位信息。3. 系统总线的信号组成电源线、地址线、数据线、

控制线

复位……

时序：时钟、定时、应答数传控制： M 读 / 写、 IO 读/ 写中断请求、响应总线请求、响应

3.1.2 接口1. 定义：泛指两个设备（硬、软）之间的连接部件2 、分类

(1) 按数据传送格式划分1 ）并行接口接口与系统总线、接口与外设均按并行方式传送数据。2 ）串行接口接口与系统总线并行传送，接口与外设串行传送。(2) 按时序控制方式划分1 ）同步接口接口与系统总线的信息传送由统一时序信号控制。2 ）异步接口接口与系统总线的信息传送采用异步应答方式。

(3) 按 I/O 传送控制方式划分1 ）直接程序传送接口2 ）中断接口3 ） DMA 接口

（可采用查询方式）（可插入中断作 DMA善后处理）

3.2 I/O 传送控制机制3.2.1 程序中断方式1 、定义及应用（ 1 ）定义CPU暂时中止现行程序的执行，转去执行为某个随机事态服务的中断处理程序。处理完毕后自动恢复原程序的执行。

（ 2 ）实质程序切换 时间：一条指令结束时切换。

方法：保存断点、现场；恢复现场、 返回断点。

（ 3 ）特点

随机性随机发生的事态有意调用，随机请求与处理的事态随机插入的事态

（ 4 ）应用控制中、低速 I/O 操作。处理复杂随机事态。

2 、中断服务程序入口地址的获取（ 1 ）向量中断方式将服务程序入口地址 ( 中断向量 ) 组织在中断向量表中；响应中断时，由硬件直接产生对应于中断源的向量地址，访问向量表，取得相应服务程序入口，转入服务程序。中断向量：服务程序入口地址、服务程序状态字中断向量表：存放中断向量的存储区向量地址：访问向量表的地址（指向中断向量的

首址）

（ 2 ）非向量中断方式将服务程序入口组织在查询程序中； CPU响应时执行查询程序，确定中断源，转入相应服务程序。3 、中断接口功能模型（ 1 ）寄存器选择：对接口寄存器寻址。（ 2 ）命令字寄存器：接收CPU发向外设的命令。（ 3 ）状态字寄存器：反映设备和接口的运行状

态。（ 4 ）数据缓冲器：传送数据，实现缓冲。

（ 5 ）控制逻辑

请求信号产生逻辑电平转换逻辑

针对设备特性的逻辑串 -并转换逻辑 ( 串口 )

（ 6 ）公用中断控制器：

接收外设请求，屏蔽、判优，送出公共请求；接收中断批准，送出中断号（中断类型码）或向量地址。

4 、中断全过程（主机与外设交换信息）（ 1 ）初始化：设置接口和中断控制器工作方式，

送屏蔽字，送中断号。（ 2 ）发启动命令 ( 送命令字 ) ，启动设备。（ 3 ）设备完成工作，申请中断。（ 4 ）中断控制器汇集各请求，经屏蔽、判优，

形成中断号，并向 CPU送公共请求 INT。（ 5 ） CPU响应，发批准 INTA 。并关中断、

保存 断点。（ 6 ）中断控制器送出中断号。（ 7 ） CPU执行中断隐指令操作（将中断号转换为向 量地址，查向量表，取入口），进入服务程序。

（ 9）返回原程序（返回前开中断）。

单级中断（ 8 ） CPU执行服务程序，进行中断处理（交换数 据）

多重中断

注意屏蔽技术的两个应用 动态改变优先级实现多重中断

5 、中断接口设计设计关键：通用机如何针对设备的多样性、特殊 性发出具体命令。

（ 1 ）命令字、状态字格式的拟定（ 2 ）中断源的扩展

解决：

例、某机需扩展两个外中断源。 CPU发向两设备的命令字包括启动、停止、读、写等，设备状态包括忙、完成、故障等。两设备共用一个中断类型码（ IRQ2 ）。设计接口，要求两设备能同时启动，并行工作。（ 1 ）接口组成两设备共用一个接口，设置一个命令字（分两段），一个状态字（分两段），两个缓冲器。（ 2 ）命令字、状态字格式（ 3 ）扩展方法：向量中断 + 非向量中断方式两设备公共请求送 IRQ2 。若 IRQ2被响应，则转入 IRQ2服务程序，在该程序中设置有两设备服务程序入口。 IRQ2服务程序查询状态字（先查询的设备优先级高），转相应中断处理。

3.2.2 DMA 方式1 、定义及应用

直接依靠硬件实现主存与 I/O 间的数据传送，传送期间不需 CPU程序干预。

（ 1 ）定义

注意：1)I/O 与主存，而不是 I/O 与 CPU或 I/O 与主机交换数据。2) 直接依靠硬件传送，而不是执行程序传送。3) 传送前的初始化和传送结束处理，需 CPU执行程序实现。

用于高速、简单、批量数据传送。（ 2 ）应用

2 、 DMA 控制器与接口（ 1 ） DMA 控制器功能1 ）接收初始化信息（传送方向、主存首址、交换量）。2 ）接收接口的 DMA 请求（ DREQ ），向 CPU申请总线（ HRQ ）。3 ）接收CPU的总线响应（ HLDA ），向接口发回 DMA 应答（ DACK ）。4 ）接管总线权，控制 DMA 传送。（ 2 ）接口功能1 ）接收初始化信息（外设寻址信息）。2 ）接收CPU发向设备的命令，反映设备、接口的状态。3 ）传送数据。

3 、 DMA全过程（ 1 ）初始化CPU通过程序向 DMA 控制器和接口送出初始化信息。启动设备。（ 2 ） DMA 传送DMA 控制器获得总线权，控制直传，并自动修改地址、交换量。（ 3 ）结束处理批量传送完毕，接口申请中断， CPU执行中断处理程序，作结束处理。注意：三个阶段各采用什么方式？各完成哪些操作？（程序传送方式、硬件传送方式、中断方式）

第四章 主要 I/O 设备原理4.1 磁盘4.1.1 信息分布与寻址信息 1 、信息分布盘片、记录面、磁道（圆柱面）、扇区2 、寻址信息 驱动器号、圆柱面号（磁道号）、磁头号、扇区号（起始扇区）、交换量（扇区数）4.1.2 磁记录方式 NRZ1 （早期低速磁带机）、 PE （常规磁带机）、FM 、 MFM （磁盘）、 GCR （流式磁带机）

4.1.3 调用过程（ DMA 方式） (1)CPU向适配器送出驱动器号、圆柱面号、磁头号、起始扇区号、扇区数等外设寻址信息；向 DMA 控制器送出传送方向、主存首址、交换量等信息。(2)适配器启动寻道，并用中断方式判寻道是否正确。(3)适配器准备好 ( 读盘：扇区缓存满一扇区；写盘：扇区缓存空一扇区） ,提出 DMA 请求。

(5)批量传送完毕，适配器申请中断。(6)CPU响应，调回状态字，作善后处理。

(4)CPU响应，由 DMA 控制器控制总线，实现传送。

4.1.4 主要技术指标 1 、容量

2 、速度数据长度计算）

非格式化容量：磁盘总容量（由位密度计算）格式化容量：磁盘格式化后的有效容量（由扇区

平均寻道（平均定位）时间 ms平均旋转（平均等待）时间 ms数据传输率 b/s

4.2 CRT显示器4.2.1 显示方式与分辨率 1 、字符 / 数字方式（ A/N方式）：m行 ×n列

（ 25 行 ×80列）

4.2.2 显示缓存 VRAM 与屏幕显示的对应关系 1 、显存内容与容量计算

2 、图形方式（ APA 方式）： m点×n线（ 1024点×768线）

（ 1 ）内容字符方式：字符编码图形方式：图形象点代码

例、分辨率为 25 行 ×80列

（ 2 ）容量1 ）字符方式：一个字节单元存放一个字符编码。

基本容量 = 25×80=2KB2 ）图形方式：一位存放一个点。

例、分辨率为 640点×200 线 基本容量 =640×200/8= 16KB2 、显存地址组织

屏幕显示从左向右、自上而下，显存地址从低到高安排。

显存单元的地址由屏幕显示的行、列号决定。

3 、信息转换1 ）字符方式

VRAM

字符发生器 字符编码 一行点阵代码 ( 并 ) 移位器

视频信号 ( 串 )

显示头 扫描时序

ROM： 容量：字符种类数 × 字符纵向点数

内容：字符点阵代码

2 ）图形方式

VRAM

一字节点代码 ( 并 ) 移位器 视频信号 ( 串 ) 显示头

4 、同步控制 （ 1 ）字符方式

2 ）字符计数器： 对一帧的字符列计数。

3 ）线计数器：

对一行字符的扫描线计数。

4 ）行计数器：

对一帧的字符行计数。

例、分辨率 25×80 ，字符点阵 7×9，字符区 9×141 ）点计数器：

对一个字符的一行点计数。 一次点计数循环访问一次 VRAM 、 R

OM 。 9： 1 分频，

一次字符计数循环发一次水平 （ 80+m）： 1 分频， 同步信号。

线计数值提供 ROM 行地址。

14 ： 1 分频，

一次行计数循环发一次垂直同 （ 25+n）： 1分频， 步信号。

（ 2 ）图形方式例、分辨率 640×200

2 ）字节计数器： 3 ）线计数器：

1 ）点计数器：

访问 VRAM 8 ： 1 分频，发水平信号。 （ 80+m）： 1 分

频，（ 200+n）： 1分频，

发垂直信号。

4.3 键盘软件扫描法：逐行扫描

调用过程（中断方式）：4.4 打印机

初始化，接收代码，打印处理

软件扫描法：逐行扫描