Work in Progress - Do not publish STRJ WS: March 8, 2013, WG7 実装

わかりやすい低消費電力・高速デバイスの普及を支えるパッケージ開発

2013年3月8日中島宏文

ルネサスエレクトロニクスSTRJ WG7

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Application(Products)

PWBPassive

Components

DesignTEST

Inter-connect

Litho

PIDS

FEP

Yield

ModelSim

MET

ERD

ERM

Failure

AssemblyEquipmentsPackage

MEMS

Semiconductor Technology Roadmap committee (STRJ)Semiconductor Technology Roadmap committee (STRJ)

Japan Jisso Technology Roadmap committee (JJTR)Japan Jisso Technology Roadmap committee (JJTR)

半導体パッケージのロードマップ活動半導体パッケージのロードマップ活動

半導体技術ロードマップ半導体技術ロードマップ 日本実装技術ロードマップ日本実装技術ロードマップ

JJTR WG3STRJ WG7Seeds Needs

STRJ WG7（実装）は電子機器セットのニーズと半導体技術のシーズからロードマップを検討している。

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2012年度 STRJ WG7メンバー

JJTR WG3 STRJ WG7中島宏文（ﾙﾈｻｽ ｴﾚｸﾄﾛﾆｸｽ） 主査 リーダー

今村和之（富士通ｾﾐｺﾝﾀﾞｸﾀｰ） 副主査 サブリーダー

杉崎吉昭（東芝） 委員 委員

佐々木直人（ソニー） 委員 委員（～8/24）尾崎裕司 （ソニー） 委員 委員（8/24～）奥村弘守 （ローム） 委員 委員

本多広一 （ﾙﾈｻｽ ｴﾚｸﾄﾛﾆｸｽ） 委員 委員

藤木達広 （ナミックス） 委員 特別委員

久田隆史 （日本IBM) 委員 特別委員竹内之治 （新光電気工業） 特別委員 特別委員

若林 猛 （テラミクロス） 特別委員 （未届け）

池田博明 （ASET） オブザーバ 特別委員川端毅 （パナソニック） オブザーバ オブザーバ

メンバーは昨年度の9社から本年度は11社に増強

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低消費電力化を目指した電源電圧（VDD）低下ロードマップを実現するパッケージの安定した電源供給能力が必要。

4. 低消費電力・高速動作を支えるパッケージング

Source: ITRS 2012

4

消費電力∝ fclk・VDD

低消費電力を実現するためにはVDD低減が最も効果的。

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電位

チップ

チップ中央

電流大IRドロップ

電流小

0V

電源Vdd電源Vdd

Vdd

H→L

H→L

H→L

H→L

H→L

VDD

VSS

n

L

ΔV=nL(di/dt)

電源変動ΔVにより誤って信号が送信②伝達ノイズ

静止ドライバ

ドライバの同時オン

静止ドライバ

H→L

H→L

H→L

H→L

H→L

エラー

電源変動ΔVによって信号を受信したと誤判断①セルフノイズ

エラー

レシーバ

レシーバ

チップ１ チップ２

IRドロップ

同時ONノイズ

ジッタ

マスク

ジッタ

電源電圧低下によりノイズで誤動作しやすい

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電位

チップ

チップ中央

電流大IRドロップ

電流小

Vth

電源Vdd電源Vdd

Vdd

電圧降下32mV Drop

電圧降下10mV Drop

電位Vdd

低電圧電源でもチップ表面を均一な電位にワイヤボンディング フリップチップ

マージン

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三次元化でも全チップに均一な電位を

電位

Vth

Vdd

IRドロップ

Bottom chip

Top chip

TSVはフリップチップを三次元化したもの

＜チップ周辺からの端子接続＞複数チップに電源供給するので

電位差は拡大する

＜TSV接続＞エリアアレイなので電位差は

比較的小規模

Bottom chip

Top chipマージン

Through silicon via (TSV)

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VDD ΔV=nL(di/dt)

レシーバ

消費電力低減のためにチップ上のパラレルバスをチップ外に延長

周波数を高くするよりもバス幅を広くして消費電力を低減したい。•バス幅増加によりトランジスタが同時ONする確率が増える。•同時ONによる電位降下を小さくしたい。•電源配線のインダクタンスを小さくしたい。 パッケージと実装基板の協調設計

VSS

L電源変動ΔVにより誤って信号が送信②伝達ノイズ

静止ドライバ

電源変動ΔVによって信号を受信したと誤判断①セルフノイズ

H→L

H→L

H→L

H→L

H→L

n

静止ドライバ

ドライバの同時オン H→L

H→L

H→L

H→L

H→L

エラー

エラー

レシーバ

チップ２チップ１ Vth

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電源配線のインダクタンス低減

QFP インダクタンス低減

ループインピーダンス大低電圧差動伝送なら６GHｚまで可

小型化

QFN

WL-CSP多ピン化

FBGAPBGA

多ピン化バス幅増大 (~64 bit)

FCBGA 512 bit 程度までワイドバス 512 ~ 4000 bit に挑戦

チップ上： オンチップキャパシタパッケージ基板： デカップリングキャパシタ実装基板： 電圧レギュレータ

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ボンディング技術がバンド幅増加の制限事項

Bus width

1GHz

5GHz

100MHz

50MHz64bit32bit16bit

WirePBGA

128bit

Signalintegrity

Powerdelivery,Signal skew

500MHz

200MHz

10GHz

QFPQFN

1bit 8bit

FBGA

256bit 512bit 1024bit

I/O F

requ

ency

FCBGA TSVCoC

50GHz

Wide b

and

10

バンド幅の増加とそれを満たすパッケージ

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電位安定化と信号配線数増大への対応～バンプピッチ縮小～

高速品は、安定電位供給のために電源グランド端子数比率は50%程度。

バス幅拡大と信号線の増大のために総端子数は増化。

総端子数増化によって端子ピッチが縮小し、Cuピラーに移行

バンプ小径化によりエレクトロマイグレーションの懸念⇒Cu ピラーが有効

低価格民生品は、一括リフロー可能なはんだバンプが継続

はんだバンプ

Cuピラー

Cuピラー

バン

プピ

ッチ

(μm

)

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SiPチップ間の総バンド幅の増大

Wide IOHMC

SiPのチップ間の総バンド幅は増大する一方

放熱の課題

高性能用途では隣接実装が先行放熱課題を解決すれば三次元実装有利

コストさえ合えばTSV製品は携帯電子機器に導入可能

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Substrate (Si) TSV

Active / PassiveComponent

Bumps or Copper pillars

Micro bumps

UBM (under Bump Metallurgy)

Metal

ILD (Inter Layer Dielectric)

Dielectric passivation

Front-sideBEOL

Back-sideRDL

特性 単位 2012年 2014年 2016年 2018年 2020年 2022年最小TSVピッチ μm 60 40 30 20 20 20最小TSV径 μm 10 10 10 10 10 10TSV最大アスペクト比 10 10 10 10 10 10最小Siウェハ最終厚さ μm 100 100 100 100 100 100

最大再配線層数 (トップ側) 層 4 4 4 4 4 4

最大再配線層数 (ボトム側) 層 2 2 2 2 2 2

Siインターポーザの構造とロードマップ放熱面積を確保できる隣接実装が普及技術よりもコスト制約有機サブストレートも技術革新で追随

インターポーザの定義 (ITRS)：チップとパッケージ基板（サブストレート） との間に挿入される中間

挿入配線板

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特性 目的 単位 2012 2014 2016 2018 2020 2022コア層 Tg （TMA） ℃ 220 220 260 260 260 260ビルドアップ材 Tg （TMA） ℃ 160 160 160 180 180 180ビルドアップ材線膨張率α1 (X-Y) ppm/℃ 45 22 22 20 20 20コア層 線膨張率α1 (X-Y)

チップとパッケージのストレス低減反り低減

ppm/℃ 8 8 6 6 6 6コア層 ヤング率 GPa 33 33 35 35 35 35

ビルドアップ材 ヤング率ストレス低減

GPa 5 8 8 10 10 10最小FCランドピッチ μm 120 110 110 110 95 95最薄サブストレート総厚 mm 0.7 0.7 0.7 0.5 0.5 0.5最小導体幅／間隙 μm 10/10 8/8 8/8 5/5 5/5 3/3最小導体厚 μm 15 12 12 10 10 5最小貫通ビア径 μm 95 95 95 85 85 85

最小マイクロビア径

高密度配線

μm 53 50 50 45 45 45

Siインターポーザに対抗する有機基板技術基板メーカーへ技術開発要求をロードマップで提示

コアレス化によって浮遊インピーダンス低減

Siインターポーザに対抗

トランジスタ水平位置 r

チップ厚 t

アンダーフィル起因の垂直方向ストレス

Cu-TSV起因の水平方向ストレス

トラ

ンジ

スタ

への

スト

レス

トラ

ンジ

スタ

への

スト

レス

tg

Silicon

トランジスタ

d

r

Cu-TSV

トランジスタを配置できないキープアウトゾーン

：アンダーフィル厚

理想的なTSVに立ちはだかる困難な課題TSVを設けると、トランジスタが設置できるチップの有効面積が減ってしまう。

高アスペクトによるTSV加工スループット停滞

TSV径5umの場合r=5umでon電流変動値は6%

チップ厚が50umだと最大3倍、25umだと最大10倍のストレスが観測された

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材料 特性 単位 2012 2014 2016 2018 2020 2022

封入樹脂 熱伝導率 W/m・K 4 4 4 4 5 6

積層チップ間のアンダーフィル

熱伝導率 W/m・K 1 1 2 2 3 4

熱伝導グリース 熱伝導率 W/m・K 5 7 9 10 11 12

放熱設計と材料

Si:149 W/m・K

Cu: 401 W/m・K

樹脂：1 W/m・KSn: 68 W/m・K

ホットスポット対応

放熱

対応

グリース厚Si厚樹脂厚

ヒートシンク

グリース:5 W/m・K

実装基板/Siインターポーザ

積層チップ間の樹脂の熱伝導率はSi自体の1/100ホットスポット対策はSi厚を厚くすることが効果的チップ厚方向の熱伝導を高めるために：

• チップ間接続をCu-Cu拡散接合• チップ間ギャップを最小化• アンダーフィル材の熱伝導率向上

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まとめ：低消費電力・高速化への困難な課題分類 困難な課題 潜在的解決策 解決策に必用な条件

積層チップの放熱性・断熱性構造 Cu板挿入/マイクロチャネルマイクロバンプによる熱流路形成

低コスト

薄チップのホットスポット対策 チップ間接着剤の熱伝導率向上チップ厚の確保

高アスペクト比TSVの加工技術

キープアウトゾーンの縮小 低熱膨張金属によるTSV埋め込み 電気抵抗、熱抵抗、加工コスト

SiP/TSV

薄ウェハのハンドリング（前工程） キャリアへの仮貼り付け技術と接着剤 サポートガラス接着剤の耐熱性

ファインピッチ化に伴う接続部信頼性ボイドレスのアンダーフィル技術の確立

微細プレソルダー技術（マイクロソルダーボールマウント技術、溶融はんだ射出技術など）先樹脂塗布、熱圧着接合

ウェハレベルアンダーフィルハイブリッドボンディング

チップとパッケージのストレス低減 低CTE基板、先塗りアンダーフィルなどバンプ新材料：低粘流動はんだ、フレキシブル

微小接合の物性と故障メカニズム（拡散、クリープ、EMなど）の把握。要素技術を組み合わせた低コスト量産プロセス技術の確立。

エレクトロマイグレーション（特にマイクロバンプ）

Cu-Cu拡散接合Cu ピラー、UBM

低温接合

フリップチップ

FC接続後のパッケージ反り低減 サブストレートの高弾性化

先樹脂でフラックスとセルフアライメント効果

フラックスレス接合、No-flow Underfill樹脂開発

先樹脂のフィラー噛みこみ NCP,NCFの硬化性のコントロール 先樹脂のはんだ接続時の低粘度化

アンダーフィル

熱伝導率向上 高熱伝導アンダーフィル材 はんだ組成の変更

コアレス基板の耐ＴＣ試験耐性の改善

コアレス基板のハンドリング、反り低減

配線層数の最適化パッケージ全体構造やレイアウトの最適化低ヤング率でかつ低線膨張係数特性を有する次世代材料の開発

材料面では、低ヤング率でかつ低線膨張係数特性を有する次世代材料の開発が望まれる。

パッケージ基板

マザーボードとのCTEミスマッチ フレキシブル接続構造実装基板の低熱膨張率化

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用語集• 2D: Two dimensional die layout• 3D: Three dimensional die layout• PBGA : Plastic Ball Grid Array Package• COC : Chip on Chip• DAF: Die attach film• FC : Flip Chip• ITRS : International Technology Roadmap for Semiconductors• KGD : Known Good Die• PoP: Package on package• QFP: Quad flat package• QFN: Quad flat non-leaded• SiP : System in a Package• T/C: temperature cycle test• TSV : Through Silicon Via• Vth: Threashhold voltage• WL-CSP: Wafer level-chip size package• インターポーザ： チップとパッケージ基板の間に挿入される中間配線板• サブストレート： パッケージをプリント基板に実装するための配線基板