前瞻網路安全處理器及相關 soc 設計與測試技術研發
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前瞻網路安全處理器及相關 SOC 設計與測試技術研發. 分項計畫 B 以網路安全處理器為應用之 SOC 設計平台的系統整合、 晶片規畫與合成之自動化技術之研發. Jenq-Kuen Lee Ting-Ting Hwang. 計畫目標. 整合清大積體電路設計技術研發中心( DTC) 的 SOC 設計技術與研發人力 研究開發一個前瞻網路安全處理器架構、設計平台 、與晶片原型 研究開發相關的 SOC 設計、自動合成、系統整合、偵錯、驗證、與測試的先進技術 所開發的各項相關技術將可應用於其他 SOC 的設計、驗證、與測試並加強其優異性，有助於先進 SOC 產品之開發 - PowerPoint PPT PresentationTRANSCRIPT
前瞻網路安全處理器及相關 SOC 設計與測試技術研發分項計畫 B
以網路安全處理器為應用之 SOC設計平台的系統整合、 晶片規畫與合成之自動化技術之研發Jenq-Kuen LeeTing-Ting Hwang
計畫目標 整合清大積體電路設計技術研發中心 (DTC)的
SOC 設計技術與研發人力– 研究開發一個前瞻網路安全處理器架構、設計平台 、與晶片原型– 研究開發相關的 SOC 設計、自動合成、系統整合、偵錯、驗證、與測試的先進技術– 所開發的各項相關技術將可應用於其他 SOC 的設計、驗證、與測試並加強其優異性，有助於先進 SOC 產品之開發– 契合矽導國家型計畫目標
計畫架構
前瞻網路安全處理器及相關SOC設計與測試技術研發
B. 以網路安全處理器為應用之SOC設計平台的系統整合、晶片規劃與合成之自動化技術之研發(李政崑教授,清大資工)
C. 網路安全處理器系統之測試、偵錯與診斷技術之研發(張慶元教授,清大電機)
A. 網路安全處理器之SOC設計平台架構開發與驗證 (吳誠文教授, 清大電機)
1. 網路安全處理器平台之系統整合與晶片規劃技術之研發 (吳中浩教授, 清大資工)
1. 網路安全處理器之SOC架構與設計平台的開發及驗證 (吳誠文教授, 清大電機)
2. 應用於網路安全處理器系統之SOC設計流程的開發 (分包工研院系統晶片技術中心)
2. 網路安全處理器的低功率之合成、指令管理與編譯器之設計 (李政崑、黃婷婷教授, 清大資工)
2. 網路安全處理器系統之功率消耗管理與評估技術 (黃錫瑜教授, 清大電機)
1. 網路安全處理器系統之測試與診斷技術研發(吳誠文教授, 張慶元教授清大電機)
3. 網路安全處理器系統之內嵌式記憶體核心技術(分包創意電子公司)
3. 網路安全處理器系統之功能性測試圖樣自動產生技術研發 (張慶元教授, 清大電機) 第二、三年度
3. 網路安全處理器電路雜訊分析與消除 (張世杰, 教授 清大資工)
4. 網路安全處理器之低功率高效能可變電壓技術(黃柏鈞教授, 清大電機)
4. 網路安全處理器系統原型實做 (分包源捷、創意或智原科技公司)
總計畫 (人力、經費)第一年度: 16.8%, 28.8%第二年度: 13.4%, 23.7%第三年度: 13.4%, 23.0%
(人力、經費)第一年度: 25.5%, 19.7%第二年度: 27.6%, 18.0%第三年度: 27.6%, 16.9%
(人力、經費)第一年度: 48.0%, 34.1%第二年度: 41.2%, 29.1%第三年度: 41.2%, 27.2%
(人力、經費)第一年度: 9.6%, 17.5%第二年度: 17.8%, 29.2%第三年度: 17.8%, 32.9%
分項計畫 B- 主持人經歷主持人 現職 專長及經歷李政崑 清華大學資訊工程
教授兼副系主任 專長 : Compilers ICPP Most Original Paper Award, 1997 指導博士班學生榮獲 1999 年中華民國資訊協會最佳博士論文佳作奬 教育部產學合作奬 (89 學年度 )
吳中浩 清華大學資訊工程教授
專長 : 設計自動化、大型積體電路之設計方法 美國加州大學 IRVINE 分校博士 多篇 IEEE and ACM transactions 著作 訪問學人在 Quickturn Desifn Systems
Inc.,1995-1996
黃婷婷 清華大學資訊工程教授
專長 : Low power design, synthesis, and FPGA design 賓州州立大學資訊系博士 國科會計畫 - 單晶片系統之邏輯合成技術研究 (88/07-91/08 )
張世杰 清華大學資訊工程教授
專長 : VLSI design, VLSI design automation Ph.D:University of California at Santa Barbara 國科會計畫 - 連結佈局與佈局後的邏輯 / 實體共同合成與優化
黃柏鈞 清華大學電機系助理教授
專長 : 類比積體電路 , 通訊積體電路 國立中央大學電機工程研究所博士 聯發科技線路設計部副理 獲得多項美國專利在積體電路領域
分項計畫 B 綜覽前瞻網路安全處理器規格
ArchitectureDevelopment
(A.1)
SOCPlatform
(A.2, A.3)
IP-Centric ChipPlanning (A all, B.1,
B.3)
DFTPlanning
(C.1)
DFT Preparationfor IPs (C.1)
RTLTestability
(C.3)
PowerEstimation
andManagement
(B.2, C.2)
Logic Synthesis, Verification and Noise Analysis (B.3)
FPGA Prototyping (all) IC Prototyping (all)
Testing andDiagnosis (A, C)
Compiler(B.2)Dynami
cVoltageScaling(B.4)
分項計畫 B 架構前瞻網路安全處理器及
SOC設計測試研發A. 網路安全處理器之SOC設計平台架構開發
C. 網路安全處理系統之測試、偵錯與診斷技術之研發
B. 以網路安全處理器為應用之SOC設計平台的系統整合、晶片規劃與合成之自動化技術之研發
1. 網路安全處理器平台之系統整合與晶片規劃技術之研發
2.網路安全處理器的低功率之合成、指令管理與編譯器之設計
4.網路安全處理器之低功率高效能可變電
壓技術
3.網路安全處理器電路雜訊分析與消除
1. 以IP/核心元件為主的系統整合技術之研發2. 以IP/核心元件為主的快速系統雛形合成技術以及軟硬體共同模擬/共同驗證系統之研發3. 以IP/核心元件為主的低功率系統架構以及相關合成技術之研發
1. 網路安全處理器之Multiple-IP模擬器研發2. 高效能低功率編譯器的技術3. 加密演算法函數庫之建立4. 網路處理器低功率系統設計
1. 交互雜訊降低之技術2. 動態電路的電壓降分析和最佳化3. 高效率多階層可程式邏輯陣列的自動佈局
1. 可變電壓產生器系統設計2. 可變電壓產生器電路設計3. 可變電壓產生器晶片驗證
子項計畫 1: 網路安全處理器系統整合與晶片規劃技術之研發 第一年度計畫 以 IP 為中心之系統整合流程
IP/ 核心元件之再使用與整合技術
第二年度計畫 快速雛形系統 軟硬體共同模擬 / 共同驗證技術第三年度計畫 混合同步﹑非同步時序的系統架構以及其介面電路設計
以 IP/ 核心元件為主之低功率系統架構
計畫年度 產出物 技術指標
子項計畫 2: 網路安全處理器的低功率之合成、指令管理與編譯器之設計
第一年度計畫 多重 IP 模擬器 多重 IP 模擬器 / 週期精確性, 功能性與指令集強度
Toolkits
第二年度計畫 網路安全處理器之編譯器密碼函數庫
針對網路處理器效能最佳化以及 Industrial Strength 的編譯器 標準密碼函數庫之建立，並利用網路安全處理器之功能來作效能的最佳化
第三年度計畫 Low-Power Compilers
含 Voltage-Scheduling 考量 / Low-Power Compilers / Energy
Reduction Compilers
計畫年度 產出物 技術指標
子項計畫 3: 網路安全處理器電路雜訊分析與消除
自動產生 Multi-level Dynamic PLA Layout 於 TSMC 0.18u 製程。對於總計劃中網路安全處理器控制單元，延遲將較 Standard Cell Design Style 快 15%
高效率多階層可程式邏輯陣列的自動佈局產生器第三年度計畫
能計算出電路最差狀況的電壓降 並修改Power Line Size 使得電壓降的影響能減輕
動態電路的電壓降 (IR Drop) 分析與合成工具第二年度計畫
受交互雜訊影響的乘積排線總數，能降低至原有的受影響的 90%
減輕交互雜訊 (Cross Talk) 的影響的軟體工具 第一年度計畫技術指標產出物計畫年度
子項計畫 4: 網路安全處理器之低功率高效能可變電壓技術
第一年度計畫 低功率高效能可變電壓產生器評估 低功率高效能可變電壓產生器評估報告
第二年度計畫 低功率高效能可變電壓產生器1.5V~3.6V,
80~95% Efficiency200mA Max Load系統分析與電路架構
第三年度計畫 低功率高效能可變電壓產生器1.5V~3.6V,
80~95% Efficiency200mA Max Load硬體製作及驗證
計畫年度 產出物 技術指標
分項計畫 B: RoadMap
網路安全處理器的低功率之合成、指令管理與編譯器之設計
網路安全處理器電路雜訊分析與消除
網路安全處理器之低功率高效能可變電壓技術 第一年2002
第二年2003
第三年2004
網路安全處理器平台之系統整合與晶片規劃技術之研發 IP核心元件再使用之方法與流程 以高階系統規格為主之合成流程的設計與建構
Multiple-IP模擬器研發 密碼處理器之硬體架構和指令設計的效能評估
暫存器配置之低功率議題研究 分析交互雜訊效應的電路模型 分析交互雜訊對於不同型態的動態可程式邏輯陣的列效應使用乘積行項和輸出入的重新排序來減輕橫跨影響效應
針對網路安全處理器的特殊系統加以分析，並訂定此可變電壓產生器的規格制定與系統分析
快速雛形系統的設計與建構 軟硬體共同模擬 /共同驗證方法與流程之建構
網路安全處理器之編譯器加密演算法函數庫之建立 多重電壓排程之低功率議題研究 分析佈局後的潛在電壓降
針對電壓降所需的電路模型 同步電流切換的分析
產生電壓降問題的測試樣本
針對前一年度可變電壓產生器的分析結果進行電路設計及硬體製作的研究
以全面同步局部非同步為主的低功率系統架構之研發 混合同步非同步時序系統之介面電路設計及系統架構之合成工具
低功率之編譯器設計 可變電壓之排程
多階可程式輯輯陣列的架構設計 多階可程式輯輯陣列的分割工具 使用 Skill語言來完成自動佈局產生器
針對可變電壓產生器的電路硬體加以量測及驗證 ,並利用所得之數據評估此項可變電壓技術的效能
分項計畫 B- 人力配置暨預算分配子項計畫一：吳中浩教授2 博 2碩子項計畫二：李政崑教授2 博 5碩 黃婷婷教授 子項計畫三：張世杰教授2 博 2碩 子項計畫四：黃柏鈞教授 2 博 2碩博士後研究 1
經費需求
5,788834.5
180
3,100
人事費
旅運費
材料費業務費
單位：仟元
Research Progress (-Aug. 1, 2002)
System Development Kits For SOC/IP
Simulator Environment
Retargetable Compilers and
SDK Kits
Hardware descriptionlanguage
Fast System Software
Prototyping
An Example for Simulators and Development Kits for SOC/IP
RFBaseband
Link Manager
Java Bluetooth API
Applications
SDPTCS
HCI
L2CAPAudio
RFCommArguments
andLocal
Variables
PreviousCONST_POOL
Return PC
Previous VARS
Previous FRAME
CurrentMethod Vector
FrameStates
OperandStack
Stack Frame ofMethod 0
Stack Frame ofMethod 1
::
Stack CacheEntry 0
Entry N-1
VARS
FRAMEN Entries
32 bits 32 bits 32 bits
Java Processor IP Bluetooth IP
Embedded SOC Design Methodology Trend?
rapidly exploring and evaluating different architectural and memory configurations
using a cycle-accurate simulator and retargetable optimizing compiler to achieve the goal of meeting system-level performance, power, and cost objectives
Shrinking time-to-market cycles
Hardware Software design in parallel
Architectural Description Language
ADL is a language designed to specify architecture templates for SOCs
Features that need to be considered:– Natural and concise specification– Generality in specification– Formal Model of specification– Automatic toolkit generation
ADL should capture all aspects of SOC design, including ASIC and I/O interfaces
Benefits of ADL
Perform (formal) verification and consistency checking
Modify easily the target architecture and memory organization for design space exploration
Drive automatically the backend toolkit generation from a single specification
Adapt fast prototype of HDL-based high level synthesis by translation from ADL
DSE: Design Space Exploration
The availability of a variety of processor cores, IP libraries (DSP, VLIW, SS/RISC, ASIP…), and memory IP libraries (Cache, Buffer, SRAM, DRAM…) presents a large exploration space for the choice of a base processor architecture.
Optimizations with Specification in ADL
Timing model information ( instruction execution cycles, memory access cycles…) directs compiler optimizations in speed.
Power model information ( function unit and memory storage operation power consumption…) directs compiler optimizations in low power consumption.
Resource model and operation behavior model (pipeline information, data path constraints, …) provide detail compiler optimization issues in instruction selection, resource allocation, scheduling.
ORISAL Features (On-Going Work)
An ADL being developed by our R & D efforts. Simulator should be able to be generated
directly from the specifications. Power model gives the possibility of compiler
optimizations in low power consumption and power estimations with simulators.
Research ProgressPower Managements at OS layer
Minimize power consumptions while meet the deadline of real-time tasks
To be extended to work with 黃柏鈞教授 on voltage scaling circuits at IP levels.
Intel SpeedStep Technology
Two performance mode
–Maximum performance mode
–Battery optimized performance modeReal-time dynamic switching between the two performance modes without resetting the system
Problem Specifications Fixed Voltage: Average Power (AP) = 1W
Shutdown Mechanism: AP = 0.6W
Variable Voltage Scheduling: AP = 0.36W
Task Arrival Deadline Cycles
A 0 6 5
B 5 15 5
A B
B shutdown
5V
5V
3V
5
10 15
15
A
5
Scheduling Algorithm
1. Assume there are n periodic tasks to be scheduled.2. Sort deadlines in ascending order, namely T1, T2, ..., Tn. And put them in a list,
called reservation list.Repeat 3-6 when the reservation list is not empty3. Remove the first task, Ti, from the list.4. Compute slack time of both low and high voltage schedule, i.e. STL and STH.5. Compute CTL(Ti) and CTH(Ti).6. Schedule Ti
CTL(Ti) STL, schedule Ti with low voltage if possible.STL CTL(Ti) STH, call decision algorithm.CTL(Ti) STH, CTH(Ti) STH, schedule Ti with high voltage if possible. CTH(Ti) STH, call exception (real-time failures).
Decision Algorithms
Reservation List with…– RL-FFS (First-come First-serve Scheduling)– RL-PTV (Predefined Threshold Value)– RL-ACT (Average Computation Time)
Comparing the control cycles si
– RL-APC (Average Power Consumption) Comparing the switching activities αi
– RL-AEC (Average Energy Consumption) Comparing the product of switching activities and control cycles αi * si
– RL-WHS (Weighted Hybrid Scheme) Chose one of the above as a decision-maker by weighted voting.
( )i LV ( )i HV
PTV=0.5
Simulated System
Dual supply voltages– High voltage: 5V at 100MHz– Low voltage: 3V at 50.8MHz– Threshold voltage: 0.5V
Task set– CNC (Computerized Numberical Control)
machine controller – 8 tasks Periodavg = 4575 µs Deadlineavg = 3400 µs Computation_Time(5V)avg = 305 µs Computation_Time(3V)avg = 594 µs Switching_Activityavg = 47%
Total Power Consumption of Tasks
0
500
1000
1500
2000
100 200 400 800 1600 3200 6400 12800
Number of Tasks
Tota
l Pow
er (W
)
Fixed Voltage Variable Voltage
Avg. Power Consumption of Tasks with Diff. Decision Algorithms
0102030405060
100 200 400 800 1600 3200 6400 12800
Number of Tasks
Ave
rage
Pow
er (m
W)
RL-FFS RL-ACT RL-APC RL-AEC RL-PTV(0.9) RL-WHS
計畫實施策略 利用網路安全處理器為 Design Driver, 研發SOC各項設計、偵錯、驗證與測試之關鍵技術
與工研院 STC及產業界合作開發 SOC設計流程及發展環境 與創意電子及源捷科技合作以取得各項現有之IP(如 SRAM,FPGA,CPU,DSP等 )及其設計實作與驗證環境
計畫落實策略 積極培育積體電路與系統高級設計人才 與工業界以及國內外先進之研究機構交流合作
– 成立 SOC設計技術聯盟– 推動國際合作研究計畫 (IC-SOC)– 舉辦國際及全國性研討會、短期課程– 透過清大積體電路設計技術研發中心 (DTC)提供積體電路系統設計技術相關之服務與諮詢
透過產學合作計畫及技術移轉使本計畫研究成果能夠落實於產業界之產品發展與研究機構之技術提升
研發產出在 DTC 設計技術路程圖之定位
高速低功率無線通訊網路SOC、前瞻資訊家電SOC、高整合度消費性電子SOC
2001 2003 2005 2007 2009 2011
網路安全處理器、高速網路處理器
３C 整合系統、下世代網際網路、光通訊科技、生物科技、奈米科技等系統單晶片之應用
Giga-ScaleSOC 設計技術
Tera-ScaleSOC 設計技術
IP 設計與CAD 技術
Technology
0.13m
0.1m
0.08m
0.06m
0.04m
Advanced Encryption AlgorithmAdvanced Low Power High Speed Synthesis
Advanced Retargetable Compiler/Processor
Analog/Mixed-Signal/RF Functional Vector Automation
HW/SW/AMS Co-VerificationSystem-Level Verification
Design PartitioningRetargetable Compiler
Crypto EngineIP Verification
AMS DesignIP CAD Tools
研發產出在 DTC 測試技術路程圖之定位
高速低功率無線通訊網路SOC、前瞻資訊家電SOC、高整合度消費性電子SOC
2001 2003 2005 2007 2009 2011
網路安全處理器、高速網路處理器
３C 整合系統、下世代網際網路、光通訊科技、生物科技、奈米科技等系統單晶片之應用
Giga-ScaleSOC 測試技術
Tera-ScaleSOC 測試技術
IP 測試與CAD 技術
Technology
0.13m
0.1m
0.08m
0.06m
0.04m
Wafer-Level Built-In Self-Repair/DiagnosisRF Built-In Self-Test and Self-Diagnosis
Inductive Fault Analysis for Advanced Memory Technology
System-Level Memory Self-Repair
On-Chip Test Planning and DiagnosticsSystem-Level Debugging/Verification
Memory AC/Delay, Disturb andRetention Test
SOC Test Scheduling
SOC/IP Test Memory Built-InSelf-Test
IFA, Fault Modeling
Memory Built-InSelf-Repair
預期產業效益 網路通訊產品的 SOC 前瞻設計平台
– 可快速產生各種不同規格之網路安全處理系統，符合網路應用之多樣化 SOC 開發的設計、整合、驗證、偵錯與測試等各項先進技術
– 有助於產業界加速 SOC 產品之技術整合，取得技術領先之地位 契合矽導國家型計畫目標，對國內積體電路產業的進步與提升有極大的助益