版图绘制及 virtuoso 工具软件使用

23/4/22 微电子与光电子研究所

版图绘制及 Virtuoso 软件工具使用

2015年 11月 19 日

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电路如何转化成实物（芯片）？

？

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版图设计概述• 版图 (Layout)是集成电路设计者将设计并模拟优化后的电路转化成的一系列几何图形，包含了集成电路尺寸大小、各层拓扑定义等有关器件的所有物理信息。

• 集成电路制造厂家根据版图来制造掩膜。版图的设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。不同的工艺，有不同的设计规则。

• 设计者只有得到了厂家提供的规则以后，才能开始设计。• 版图在设计的过程中要进行定期的检查，避免错误的积累而导致难以修改。

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版图示例



主要内容1. 典型深亚微米工艺流程2. Design Rule 的简介3. Virtuoso 软件的简介及使用4. PDK 简介5. 版图设计艺术6. GDS 文件的 Export &Import

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1. 典型深亚微米工艺流程

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反相器的制作• 此处以反相器为例简单地介绍典型深亚微米的基

本工艺流程。• 此处介绍 N阱 CMOS 工艺流程，用到的 wafer

（晶圆）是 P 型衬底，所以需要用 NWELL 来构建 p 沟器件，而 n型MOS 管就构建在 p 衬底上。

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• 第一张 mask 定义为 n-well mask

a) 离子注入：制造 n-well 。b) 扩散：在所有方向上扩散，扩散越深，横向也延

伸越多。

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• 第二张 mask 定义为 active mask

有源区用来定义管子的栅以及允许注入的 p 型或者 n 型扩散的管子的源漏区。

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• 第三张 mask为 poly mask

它包含了多晶硅栅及其需要腐蚀成的形状。这里忽略了版图中无法体现的一些 mask ：比如

channel stop 、阈值电压调整等

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• 第四张 mask 定义为 p ＋ mask ，用来定义需要注入 p ＋的区域

p+ 用来定义 PMOS 管源漏区或者 NMOS 体端引出。

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• 第五张 mask是 n ＋mask

n+ 用来定义 NMOS 管源漏区或者 PMOS 体端引出。

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• 第六张 mask 定义接触孔首先腐蚀 SiO2 到需要接触的层的表面，其次要能够使金属接触到扩散区或者多晶硅区。

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• 第七张 mask 定义金属 1（metal1 ）选择性刻蚀出电路所需要的连接关系，金属 1 完成

之后还需要淀积一层钝化保护层，至此工艺完成。

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2. Design Rule 的简介

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为什么需要版图设计规则

• 版图设计规则主要是为了使得 IC 的版图能够提供合理的合格率。

• 它主要由制造工艺和设计经验决定。



图解术语

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一个简单的例子： PMOS 电流源负载差分对

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3. Virtuoso 软件的简介及使用

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创建一个新的库 File->New->Library

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创建 Layout Cellview File->New->Cellview

指定 Cellview 编辑模式

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Layout Editor Window

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Layer Selection Window(LSW)

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b

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Layout Editor 菜单（ 1 ）

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Layout Editor 菜单（ 2 ）

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Display Control Window

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Virtuoso 下的快捷键的使用（ 1 ）• Ctrl＋ A 全选• Shift + X ，进入子模块• Shift + B ，升到上一级视图• Ctrl + C 中断某个命令，一般用

ESC 代替• Shift + C 裁切（ chop ）• C 复制，复制某个图形• Ctrl + D 取消选择。亦可点击空白

处实现。• Ctrl + F 显示上层等级• Shift + F 显示所有等级• F fit ，显示你画的所有图形• K 标尺工具• Shift + K 清除所有标尺• L 标签工具

• M 移动工具• Shift + M 合并工具， Merge• N 斜 45 对角 +正交• Shift + O 旋转工具 , Rotate• O 插入接触孔• Ctrl + P 插入引脚 , Pin• Shift + P 多边形工具 , Polygon• P 插入 Path （路径）• Q 图形对象属性（选中一个图形

先）• R 矩形工具 , 绘制矩形图形• S 拉伸工具 , 可以拉伸一个边，也

可以选择要拉伸的组一起拉伸• U 撤销 , Undo• Shift + U重复 , Redo, 撤销后反悔

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Virtuoso 下的快捷键的使用（ 2 ）• V 关联 attach ，将一个子图形（ child ）关联到一个父图形（ parent ）后，若移动parent， child 也跟着移动；移动 child， parent不会移动。

• Ctrl＋W 关闭窗口• Shift＋W 下一个视图• W 前一个视图• Y 区域复制 Yank ，和 copy 有

区别， copy只能复制完整图形对象。

• Shift＋ Y 黏贴 Paste ，配合Yank 使用。

• Ctrl＋ Z 视图放大两倍（也可点住鼠标右键拖动）

• Shift＋ Z 视图缩小两倍

• ESC 键撤销命令• Tab 键平移视图 Pan ，按 Tab ，

用鼠标点击视图区中某点，视图就会移至以该点为中心。

• Delete 键删除• BackSpace 键撤销上一点。

这就不用因为 Path 一点画错而删除重画，可以撤销上一点。

• Enter 键确定一个图形最后一点，也可以双击鼠标左键。

• Ctrl ＋方向键移动 Cell• Shift ＋方向键移动鼠标• 方向键，移动视图• Z 视图放大

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制作反相器版图演示

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4. PDK 简介（ 1 ）前面， PMOS 管、 NMOS 管以及接触孔

contact 等一系列元器件都是手工绘制的，效率比较低。因此为了提高效率，让设计者有一个流畅的设计环境，降低开发周期，许多工艺制造厂商都提供了相应尺寸工艺下的 PDK。 PDK 全称Process Design Kit ，它主要是由 Cadence的Schematic和 Layout Tool 为主体所组成的，它可以看作是一个工作平台，在这个工作平台上可以加载一些模拟软件和验证软件，形成一个完整的设计平台，这样的一个设计模式有助于缩短设计者的开发周期。

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PDK 简介（ 2 ）

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PDK 简介（ 3 ） PDK不仅提供了 MOS 管和接触孔的

版图单元，而且还提供了各类电阻、电容、电感以及三极管等常用器件的 Layout cell ，并可以根据具体要求设置器件的相关属性，参考 PDK自带的说明文件，灵活的使用PDK 可以为版图的绘制带来很大的帮助。

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PDK 建立• 要想使用 PDK 首先要创建 Library时建立起和

Virtuoso 软件之间的链接关系。在建立 Library时需要定义 techfile ，此时应选

择“ Attach to an existing techfile” ，“ Technology Library” 选项中应选择所采用的 PDK ，避免以后发生无法预期的错误。

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PDK 中的常用元器件版图NMOS: PMOS:(poly)&(active)&(nplus)&(psub) (poly)&(active)&(pplus)&(nwell)

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PNP ：

n阱中的 p+ 区作为发射区， n阱本身作为基区， p 型衬底作为集电区。

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一般来说 PDK 中根据三极管发射极的面积提供了多种可供选择的三极管E

C

B

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PNP 的横截面图：

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电阻：

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PDK 中的电阻类型比较多，常见的有：扩散电阻、多晶硅电阻、阱电阻、金属电阻。不同类型的电阻其电阻值的取值范围和阻值精度也是不一样的。

• 扩散电阻扩散电阻是在源漏扩散时形成，有 N+ 扩散和

P ＋扩散电阻。在 CMOS 工艺下， N+ 扩散电阻是做在 PSUB 上， P ＋扩散是在 N阱里。这类电阻器的阻值估算为 R＝ RSL/W（ RS 为薄层电阻，L,W 分别为电阻的长和宽），其阻值较大，精度一般。

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• 多晶硅电阻多晶硅电阻结构较简单，用 POLY做阻值区。多晶硅

电阻的方块电阻较小 ,但精度最高 ,随工艺 , 电压和温度的变化较小，适合高精度场合使用。

• 阱电阻阱电阻就是一 N阱条（或 P阱条），两头进行 N+（ P

+ ）扩散以形成接触，方块电阻值比较高。其电压系数和温度系数大，受光照辐射影响也大，匹配性差，通常可用在精度要求不高的地方，如上拉电阻或保护电阻等。

• 金属电阻金属电阻是所有电阻中方块电阻中最小的，一般用来做其他电阻无法完成的小电阻。如超高速 Flash ADC 中的电阻阶梯。

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电容：

• 这是一个 19um×19um 的电容，电容值为 600fF 。

• 跟边上的 MOS 管比较起来，可见电容在 layout 中占用面积比率比较大。

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选择何种结构的电容主要由两个因素决定：一是电容所占的面积；二是底层极板寄生电容 Cp 和极板间电容 C 的比值 Cp/C 。

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二极管 CMOS N阱工艺中二极管结构一般有两种：一是 psub-

nwell ，必须保持反向偏压，用作可变电容器；另一个是sp-nwell ，正偏时存在寄生 PNP 三极管，会有很大的电流从 p+ 流向衬底。

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要使用正向偏置的二极管，可以将三极管的基极和集电极短接，采用二极管的接法。还可以增加工艺的复杂性，消除寄生的PNP 三极管。


一个常见问题：

当版图打开时，碰到这种情况，说明工作库里缺少相关模块的 CELL ，在库中加入即可。

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5. 版图设计艺术1. 寄生效应2. Dummy 的设计3. Guard Ring 保护环的设计4. 匹配的设计5. Layout 的千变万化6. 衬底耦合效应7. 布局规划、 ESD 及封装

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1. 寄生效应5.1.1 寄生的产生和影响

1 ）两种材料或结构间会有寄生电容（面积，间距）2 ）电流流过之处会有寄生电阻（线长，线宽）3 ）高频电路导线具有寄生电感（线长）4 ）器件自身也有寄生效应（叉指）

寄生效应会影响电路的速度，改变频响特性。



5.1.2 天线效应 (Antenna Effect)

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5.1.3 闩锁效应

发生起因：纵向寄生 PNP 与横向寄生 NPN 晶体管形成一个正反馈环路，如果有电流注入节点 X使 X 点电压上升，则 Q2 中的电流增大， Y 点电压下降，使得 Q1 中的电流也增大，从而导致 X 点电压进一步上升。如果环路增益大于或等于 1 ，这种现象将持续下去，直至两个晶体管都完全导通，从 VDD抽取很大的电流到地。此时该电路被闩锁。预防方法：增加保护环或者增大 N 管和 P 管距离，使寄生环路增益小于 1。

X

Y

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X

Y


5.2 Dummy 的设计IC 版图除了要体现电路的逻辑或功能确保 LVS 验证正确外，还要增加一些与 LVS （电路匹配）无关的图形，以减小中间过程中的偏差，我们通常称这些图形为 dummy layer 。有些 dummy layer 是为了防止刻蚀时出现刻蚀不足或刻蚀过度而增加的，比如metal density不足就需要增加一些 metal dummy

layer 以增加metal密度。另外一些则是考虑到光的反射与衍射等其他原因，其关键是要保持器件周围的环境一致。

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a. MOS dummy（ 1 ）• 在MOS两侧增加 dummy

poly （冗余栅），避免Length受到影响。

• 添加 dummy 管，可以提供更好的环境一致性。

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a. MOS dummy（ 2 ）但是对于工艺厂商提

供的库文件，当在版图中添加MOS dummy 管时，LVS和 DRC时常出错，一般来说可以用下面的方法解决：

将 dummy 管的源、漏、栅三端短接， dummy 管的 L 可为最小值，但W必须和MOS 管一样。

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b. RES dummy 类似于MOS dummy 的方法，有时会在电阻周围也加上

dummy ，可以在 PDK 电阻 CELLVIEW 中方便的设置电阻dummy 。

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c. CAP dummy

在版图中，对于电容精度要求较高的地方，一般避免使用大块电容，而应该将大块电容拆分成许多小块电容并联的结构，这样不仅可以方便电容的摆放，同时也能提高电容的匹配精度。

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5.3 Guard Ring 的设计

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GND

VDD

Circuit being“guarded”


保护环分两种：多数载流子保护环和少数载流子保护环。少数载流子保护环是掺杂不同类型杂质，形成反偏结提前收集引起闩锁的注入少数载流子。多数载流子保护环是掺杂相同类型杂质，减小多数载流子电流产生的降压。

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在实际运用当中，一般来说就是在模块或 MOS 管的外围包上一圈 P阱（如果在P 衬底上， P+ 注入，打一圈接触孔接地）或 N阱，连接时 P阱接低电位， N阱接高电位，如果说对于一些敏感电路可以同时包上 N阱和 P阱，即 Double Guard Ring 。

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深阱 guard ring 的应用• SMIC 提供深阱工艺（ DNW ），可

以用来有效隔离不同模块间的噪声。• 这种隔离保护技术只对 NMOS 管进行保护。

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5.4 匹配的设计

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常见的匹配问题1. 差分对、电流镜……2. 误差3. 工艺导致不匹配

1 ）不统一的扩散2 ）不统一的注入3 ）抛光后的不完美平面

4. 片上变化导致不匹配1 ）温度梯度2 ）电压变化



a. MOS的match• 对于大的宽长比的 MOS 管，常采用多指结构（又称叉指结构，降低栅电阻，减少噪声，提高工作的频率。

• 满足栅电阻小于其跨导的倒数，低噪电路为 1/5~1/10 。• 但是过多的 fingers 有时是不利的。

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插指数 N↑ ，源 / 漏区的周边电容 Cp↑

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共源共栅电路结构• 注意满足栅跟栅之间的间距。• 三个器件的宽长比相同时，不同结

构漏电容会不一样。

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IN

OUT


MOS 管的对称性差分对管：

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工艺梯度的影响

• 采用中心对称结构能够解决工艺梯度对电路性能的影响。

• 缺点是走线的复杂性增加，可能带来其他不利的寄生效应的影响。

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一维中心对称的 MOS管 layout

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交叉对称

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b. RES 的匹配一维叉指结构

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交叉对称

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实现匹配的方法交叉法

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共心法

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多个阻值不同的电阻匹配

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c. 电容的匹配


C1/C2=8

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d. PNP 管对称

1

1

1

1

1

1

1

1

2

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e. 连线•利用差动信号将串扰转换成共模干扰•屏蔽•信号的延迟与“弥散”•电压降

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减小电压降采用锥形地线

f. 参考源的分布


失配

•在大的系统中，为了减少布线难度，最好多采用几个局部的带隙参考电路。

就地生成镜像电流

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电流按比例缩放： I1=0.5IREF1 I2=2IREF1


匹配总结• 尽量将匹配的器件靠近放置• 保持器件的方向一致• 选择一个中间值作为根部件• 共心法• 交叉法• 采用虚拟器件法• 保持对称性• 布线产生的寄生参数保持一致• 使器件宽度一致• 采用尺寸较大的器件

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5.5 Layout 的千变万化对一个简单的 MOS ，可以选择不同的位置打contact ，但要注意对称性和连线方便。

对一个 width很大的 MOS，通常要进行分割，形成叉指结构，要注意其匹配性。

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Gate 连线可以有不同的方式。

连接 source/drain 的方式根据连线方便和匹配性合理分布。

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弯曲的栅

能在相同面积下，实现更大的宽长比。

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对于一些沟道长度 L 比较长的 MOS 管处理方式 1 、蛇形 MOS 管对于 L 比较长的 MOS 管，一般不画成常规的 MOS 管结

构，为了充分利用版图的面积空间，蛇形 MOS 管经常被采用，如下图所示的是一个 W=1.25um， L=80um的NMOS 管。

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2 、将 L较长的 MOS拆分成 N 个宽、长等长的 MOS 管，其中 W为原MOS 管的 W ，而

LN =L/N ，这Ｎ个管子的连接方式为源接漏依次相连，而栅极都连在一起，具体如图所示，图中橙色方框中的MOS 管是等效的。

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5.6 衬底耦合效应（衬底噪声）


内引线

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减小衬底耦合效应的措施• 采用差动电路形式• 数字信号与时钟以互补形式分布• 采用更精确的工作模式，如信号采样• 使与衬底相连的内引线的电感最小• 保护环


混合信号电路的地反射


由于地和衬底的电压反射会导致输入信号被干扰，采用差动结构，信号受到的影响会减小。

使衬底与芯片地电压反射一致

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5.7布局规划、 ESD 及封装 5.7.1 布局规划 1 ）考虑 pad位置影响来决定模块的摆放及输入输出方向

2 ）考虑模块间的连接关系确定整个布局尽量短的连线尽量少的交叉尽量不要在模块上通过连线

3 ）考虑信号的要求来决定模块布局如信号的绝对对称性

4 ）面积估算模块间留下足够的距离布线要考虑电源线走线、有对称要求的差分信号走线、有隔离要求

的信号走线等，预留足够空间5 ）估计连线问题


常用技巧：不要受最小尺寸限制，适当放大间距、宽度之类不要用最小线宽布线，而更应关注寄生电阻是否较低多打通孔，既保证连接，又减小寄生电阻尽量让所有的管子保持在同一个方向不要在模块上，或者任何元件上，走信号线敏感信号和噪声大的信号线不要经过任何元件上方信号线不要经过电容上方……


5.7.2 静电放电 (ESD)

1） ESD即静电放电效应，是芯片制造和使用过程中最易造成芯片损坏的因素之一。它的产生途径主要有三个：人体接触 --带静电的人手触摸芯片 (HBM) 机器接触 -- 制造过程中，与机器接触 (MM) 自产生电荷 --已封装芯片在组合或运输过程中产生电荷 (CDM)

2 ）人体在某种环境中可以存有 1.5KV~2KV 的静电压，这样高的电压可产生 1.3A 的峰值电流，如果施加在未加保护的芯片 PAD 上，将有可能击穿MOS通道，或将多晶硅 gate烧融。


5.7.3 封装封装问题应当是在还没有开始你的芯片版图设计之前就要考虑的问题。芯片封装的选择决定了平面布局方案，涉及有关芯片尺寸、电路块布置和其他一些问题。


芯片面积与芯片布局：

CORE Limited

IO Limited

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6. GDS 文件的 Export &Import6.1 GDS 文件的 Export

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在 Library Browser中选择要导出的 cell 的 layout ，默认保存在根目录下的 DAC_whole.gds（默认 :文件名 .gds）中， gzip 和 bzip2 为两种不同压缩方式，都可以用，点击OK 。 93/98


6.2 GDS 文件的 Import

在将 GDS导进来之前先建立一个新的库，且该库要链接到版图所用到的 tecfile 文件，例如 65nm1p8m 的工艺要链接到 smic65llrf_121825_2tm 文件上。

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gds地址

库名称

tf地址

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Completed successfully !表明导入成功。点击 OK按钮。

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版图绘制课后作业绘制一个振荡器，该振荡器为 ICO （电流控制振荡器），如下图所示：要求： 1 、版图总面积 <0.05mm^2 2 、注意各输入对管和电流镜的对称与匹配

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ICO 原理图及仿真图所在位置1. ICO 原理图及仿真图在 /home/homework/

layout/ 下，有 ico和 ico_test 两个文件夹，将这两个文件夹拷贝到自己的目录下，先做原理图仿真，仿真 ICO 振荡频率，再画版图。

2. 仿真和画版图使用 CSMC 0.5µm工艺库，在 /home/pdk/st02_200708151740/下，自己加载工艺库。

3. 画版图前设置好网格： 0.005（ PPT29 页）23/4/22 微电子与光电子研究所 98/98

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