1

LTC1418

OUTPUT CODE40960

–1.0

INL

(LSB

s)

–0.5

0

0.5

1.0

8192

1418 TA02

12288 16384

S/H 14

BUFFER

8k

10µF

10µF

REFCOMP

AIN–

AIN+

VREF

4.096V

5V

LTC1418

14-BIT ADC SELECTABLESERIAL/

PARALLELPORT

D13

DGND1418 TA01

VSS(0V OR –5V)

AGND

SER/PAR

D5D4 (EXTCLKIN)D3 (SCLK)D2 (CLKOUT)D1 (DOUT)D0 (EXT/INT)

VDD

TIMING ANDLOGIC

2.5VREFERENCE

BUSYCSRDCONVSTSHDN

1µF

14ビット、シリアルおよびパラレルI/O付き低消費電力、200ksps ADC

特長

■ 単一5Vまたは±5V電源動作■ サンプル･レート：200ksps■ 最大INL±1.25LSBおよび最大DNL±1LSB■ 低消費電力：15mW（標準）■ パラレルまたはシリアル･データ出力■ 全温度範囲にてミッシング･コードなし■ パワー･シャットダウン：ナップおよびスリープ■ 外部または内部リファレンス動作■ 差動ハイ･インピーダンス･アナログ入力■ 入力範囲：0V～4.096Vまたは±2.048V■ ナイキスト入力周波数にて81.5dB S/（N＋D）および－94dB THD

■ 28ピン細型PDIPおよびSSOPパッケージ

アプリケーション

■ 遠隔データ収集■ バッテリ動作システム■ デジタル信号処理■ 分離データ収集システム■ オーディオおよびテレコム処理■ 医療計器

概要

LTC®1418は低消費電力、200kspsの14ビットADCコンバータです。データ出力は14ビット･パラレルまたはシリアル･フォーマットを選択できます。この汎用デバイスは、単一5Vまたは±5V電源で動作します。高性能サンプル&ホールド、高精度リファレンス、および内部タイミング回路を備えており、外部回路が少なくてすみます。ユーザ選択可能な2つのパワー･シャットダウン･モードでは、15mWの消費電力がさらに低減されます。

LTC1418は単一5V電源の0V～4.096Vのユニポーラ入力、および±5V電源の±2.048Vバイポーラ入力を変換します。DCスペックには、全温度範囲での±1.25LSBのINL、±1LSBのDNLとミッシング･コードがないことが含まれます。100kHzのナイキスト入力周波数での82dBのS/（N＋D）および94dBのTHDなど、卓越したAC性能を実現しています。

柔軟な出力フォーマットにより、パラレルまたはシリアルI/Oが可能です。SPI/MICROWIRETMコンパチブルのシリアルI/Oポートは、マスタまたはスレーブとして動作し、DC～10MHzのクロック周波数をサポートします。変換スタート入力とデータ･レディ信号（BUSY）が独立しているため、変換スタートとデータ転送を容易に制御できます。

、LTC、LTはリニアテクノロジー社の登録商標です。MICROWIREはナショナル･セミコンダクター社の商標です。

標準的応用例

低消費電力、200kHz、14ビット･サンプリングA/Dコンバータ

標準INL曲線

2

LTC1418

ORDER PARTNUMBER1

2

3

4

5

6

7

8

9

10

11

12

13

14

TOP VIEW

G PACKAGE28-LEAD PLASTIC SSOP

N PACKAGE28-LEAD NARROW PDIP

28

27

26

25

24

23

22

21

20

19

18

17

16

15

AIN+

AIN–

VREF

REFCOMP

AGND

D13 (MSB)

D12

D11

D10

D9

D8

D7

D6

DGND

VDD

VSS

BUSY

CS

CONVST

RD

SHDN

SER/PAR

D0 (EXT/INT)

D1 (DOUT)

D2 (CLKOUT)

D3 (SCLK)

D4 (EXTCLKIN)

D5

LTC1418ACGLTC1418ACNLTC1418AIGLTC1418AINLTC1418CGLTC1418CNLTC1418IGLTC1418IN

LTC1418 LTC1418APARAMETER CONDITIONS MIN TYP MAX MIN TYP MAX UNITS

Resolution (No Missing Codes) ● 13 14 Bits

Integral Linearity Error (Note 7) ● ±0.8 ±2 ±0.5 ±1.25 LSBDifferential Linearity Error ● ±0.7 ±1.5 ±0.35 ±1 LSBOffset Error (Note 8) ● ±5 ±20 ±2 ±10 LSBFull-Scale Error Internal Reference ±10 ±60 ±20 ±60 LSB

External Reference = 2.5V ±5 ±30 ±5 ±15 LSBFull-Scale Tempco IOUT(REF) = 0, Internal Reference, Commercial ● ±15 ±10 ±45 ppm/°C

IOUT(REF) = 0, Internal Reference, Industrial ±20 ppm/°CIOUT(REF) = 0, External Reference ±5 ±1 ppm/°C

SYMBOL PARAMETER CONDITIONS MIN TYP MAX UNITS

VIN Analog Input Range (Note 9) 4.75V ≤ VDD ≤ 5.25V (Unipolar) ● 0 to 4.096 V4.75V ≤ VDD ≤ 5.25V, –5.25V ≤ VSS ≤ –4.75V (Bipolar) ● ±2.048 V

IIN Analog Input Leakage Current CS = High ● ±1 µACIN Analog Input Capacitance Between Conversions (Sample Mode) 25 pF

During Conversions (Hold Mode) 5 pF

tACQ Sample-and-Hold Acquisition Time Commercial ● 300 1000 nsIndustrial ● 300 1000 ns

TJMAX = 110°C, θJA = 95°C/ W (G)TJMAX = 110°C, θJA = 100°C/ W (N)

絶対最大定格（Note 1、2）

電源電圧（VDD）.......................................................... 6V負電源電圧（VSS）バイポーラ動作専用................................ －6V～GND

全電源電圧（VSSに対するVDD）バイポーラ動作専用............................................. 12V

アナログ入力電圧（Note 3）ユニポーラ動作....................... －0.3V～（VDD＋0.3V）バイポーラ動作.............（VSS－0.3V）～（VDD＋0.3V）

デジタル入力電圧（Note 4）ユニポーラ動作......................................－0.3V～10Vバイポーラ動作............................（VSS－0.3V）～10V

デジタル出力電圧ユニポーラ動作....................... －0.3V～（VDD＋0.3V）バイポーラ動作.............（VSS－0.3V）～（VDD＋0.3V）

消費電力............................................................. 500mW動作温度範囲LTC1418C.................................................. 0℃～70℃LTC1418I ............................................. －40℃～85℃

保存温度範囲 ......................................... －65℃～150℃リード温度（半田付け、10秒）............................... 300℃

パッケージ/発注情報

ミリタリ･グレードに関してはお問い合わせください。

コンバータ特性　注記がない限り、内部リファレンス使用　 （Note 5、6）

アナログ入力　（Note 5）

3

LTC1418

SYMBOL PARAMETER CONDITIONS MIN TYP MAX UNITS

S/(N + D) Signal-to-Noise Plus Distortion Ratio 97.5kHz Input Signal ● 79 81.5 dB

THD Total Harmonic Distortion 100kHz Input Signal, First 5 Harmonics ● – 94 – 86 dB

SFDR Spurious Free Dynamic Range 100kHz Input Signal ● 86 95 dB

IMD Intermodulation Distortion fIN1 = 97.7kHz, fIN2 = 104.2kHz –90 dB

Full Power Bandwidth 5 MHz

Full Linear Bandwidth S/(N + D) ≥ 77dB 0.5 MHz

PARAMETER CONDITIONS MIN TYP MAX UNITS

VREF Output Voltage IOUT = 0 2.480 2.500 2.520 V

VREF Output Tempco IOUT = 0, Commercial ● ±10 ±45 ppm/°CIOUT = 0, Industrial ±20 ppm/°C

VREF Line Regulation 4.75V ≤ VDD ≤ 5.25V 0.05 LSB/V– 5.25V ≤ VSS ≤ –4.75V 0.05 LSB/V

VREF Output Resistance 0.1mA ≤ IOUT ≤ 0.1mA 8 kΩ

SYMBOL PARAMETER CONDITIONS MIN TYP MAX UNITS

VIH High Level Input Voltage VDD = 5.25V ● 2.4 V

VIL Low Level Input Voltage VDD = 4.75V ● 0.8 V

IIN Digital Input Current VIN = 0V to VDD ● ±10 µACIN Digital Input Capacitance 1.4 pF

VOH High Level Output Voltage VDD = 4.75V, IO = –10µA 4.74 VVDD = 4.75V, IO = –200µA ● 4.0 V

VOL Low Level Output Voltage VDD = 4.75V, IO = 160µA 0.05 VVDD = 4.75V, IO = 1.6mA ● 0.10 0.4 V

IOZ Hi-Z Output Leakage D13 to D0 VOUT = 0V to VDD, CS High ● ±10 µACOZ Hi-Z Output Capacitance D13 to D0 CS High (Note 9) ● 15 pF

ISOURCE Output Source Current VOUT = 0V – 10 mA

ISINK Output Sink Current VOUT = VDD 10 mA

SYMBOL PARAMETER CONDITIONS MIN TYP MAX UNITS

VDD Positive Supply Voltage (Notes 10, 11) 4.75 5.25 V

VSS Negative Supply Voltage (Note 10) Bipolar Only (VSS = 0V for Unipolar) –4.75 –5.25 V

IDD Positive Supply Current Unipolar, RD High (Note 5) ● 3.0 4.3 mABipolar, RD High (Note 5) ● 3.9 4.5 mA

Nap Mode SHDN = 0V, CS = 0V (Note 12) 570 µASleep Mode SHDN = 0V, CS = 5V (Note 12) 2 µA

ISS Negative Supply Current Bipolar, RD High (Note 5) ● 1.4 1.8 mANap Mode SHDN = 0V, CS = 0V (Note 12) 0.1 µA

Sleep Mode SHDN = 0V, CS = 5V (Note 12) 0.1 µAPDIS Power Dissipation Unipolar ● 15.0 21.5 mW

Bipolar ● 26.5 31.5 mW

ダイナミック精度　（Note 5）

内部リファレンス特性　（Note 5）

デジタル入力および出力　（Note 5）

電源要求条件　（Note 5）

4

LTC1418

SYMBOL PARAMETER CONDITIONS MIN TYP MAX UNITS

fSAMPLE(MAX) Maximum Sampling Frequency ● 200 kHz

tCONV Conversion Time ● 3.4 4 µstACQ Acquisition Time ● 0.3 1 µstACQ + tCONV Acquisition Plus Conversion Time ● 3.7 5 µst1 CS to RD Setup Time (Notes 9, 10) ● 0 ns

t2 CS↓ to CONVST↓ Setup Time (Notes 9, 10) ● 40 nst3 CS↓ to SHDN↓ Setup Time to Ensure Nap Mode (Notes 9, 10) ● 40 nst4 SHDN↑ to CONVST↓ Wake-Up Time from Nap Mode (Note 10) 500 nst5 CONVST Low Time (Notes 10, 11) ● 40 ns

t6 CONVST to BUSY Delay CL = 25pF ● 35 70 ns

t7 Data Ready Before BUSY↑ 20 35 ns● 15 ns

t8 Delay Between Conversions (Note 10) ● 500 ns

t9 Wait Time RD↓ After BUSY↑ ● – 5 nst10 Data Access Time After RD↓ CL = 25pF 15 30 ns

● 40 ns

CL = 100pF 20 40 ns● 55 ns

t11 Bus Relinquish Time 8 20 nsCommercial ● 25 nsIndustrial ● 30 ns

t12 RD Low Time ● t10 ns

t13 CONVST High Time 40 nst14 Delay Time, SCLK↓ to DOUT Valid CL = 25pF (Note 9) ● 35 70 nst15 Time from Previous Data Remain Valid After SCLK↓ CL = 25pF (Note 9) ● 15 25 nsfSCLK Shift Clock Frequency (Notes 9, 10) 0 12.5 MHzfEXTCLKIN External Conversion Clock Frequency (Notes 9, 10) 0.03 4.5 MHztdEXTCLKIN Delay Time, CONVST↓ to External Conversion Clock Input (Notes 9, 10) 533 µstH SCLK SCLK High Time (Notes 9, 10) 10 nstL SCLK SCLK Low Time (Notes 9, 10) 20 nstH EXTCLKIN EXTCLKIN High Time (Notes 9, 10) 250 nstL EXTCLKIN EXTCLKIN Low Time (Notes 9, 10) 250 ns

タイミング特性　（Note 5）

●は全動作温度範囲の規格値を意味する。他のすべてのリミット値と標準値はTA＝25℃。Note 1：絶対最大定格はそれを超えるとデバイスの寿命に影響を及ぼす値。Note 2：すべての電圧値は、（注記がない限り）DGNDとAGNDが連結されたグランドを基準とする。Note 3：これらのピン電圧をVSSより低くするか、VDDより高くすると、内部ダイオードによってクランプされる。この製品はVSSより低い、またはVCCより高い電圧を加えてもラッチアップを起こさずに100mA以上の入力電流を処理することができる。Note 4：これらのピン電圧をVSSより低くすると、内部ダイオードでクランプされる。この製品はVSSより低い電圧を加えても、ラッチアップを起こさずに100mA以上の入力電流を処理することができる。これらのピンはVDDにクランプされない。Note 5：注記がない限り、VDD＝5V、VSS＝0Vまたは－5V、fSAMPLE＝200kHz、tr＝tf＝5nsNote 6：直線性、オフセット、およびフルスケール仕様は、AIN－を接地した状態のシングルエンド入力に適用される。

Note 7：積分非直線性は伝達曲線の実際のエンドポイントを通過する直線からのコードの偏差として定義される。偏差は量子化幅の中心から測定される。Note 8：バイポーラ･オフセットは、出力コードが0000 0000 0000 00と11111111 1111 11の間で変化するときに、－0.5LSBから測定したオフセット電圧。Note 9：設計で保証されているが、テストされていない。Note 10：推奨動作条件。Note 11：CONVSTの立下りエッジで変換を開始する。変換中にビット決定点でCONVSTが“H”に戻ると、わずかな誤差が生じる可能性がある。最良の性能を得るために、変換開始からまたはBUSYが立ち上がってから2.1µs以内にCONVSTが“H”に戻るようにする。Note 12：ピン16（D4/EXTCLKIN）、17（D3/SCLK）、および20（DO/EXT/INT）は0Vまたは5V。パワー･シャットダウンのセクションを参照。

5

LTC1418

FREQUENCY (kHz)0

–120

AMPL

ITUD

E (d

B)

–100

–80

–60

–40

20 50 70 100

1418 G05

–20

0

10 30 40 60 80 90

fSAMPLE = 200kHzfIN1 = 97.65625kHzfIN2 = 104.248046kHz

FREQUENCY (kHz)0 10 30 50 70 90

AMPL

ITUD

E (d

B)

0

–20

–40

–60

–80

–100

–12020 40 60 80

1418 F02a

100

fSAMPLE = 200kHzfIN = 9.9609375kHzSFDR = 99.32SINAD = 82.4

INPUT FREQUENCY (Hz)10k

SPUR

IOUS

-FRE

E DY

NAM

IC R

ANGE

(dB)

100k 1M

1418 G04

0

–20

–40

–60

–80

–100

–120

INPUT FREQUENCY (Hz)

SIGN

AL/(N

OISE

+ D

ISTO

RTIO

N) (d

B)

90

80

70

60

50

40

30

20

10

01k 100k 1M

1418 G01

10k

VIN = –60dB

VIN = 0dB

VIN = –20dB

FREQUENCY (kHz)0 10 30 50 70 90

AMPL

ITUD

E (d

B)

0

–20

–40

–60

–80

–100

–12020 40 60 80

1418 F02b

100

fSAMPLE = 200kHzfIN = 97.509765kHzSFDR = 94.29SINAD = 81.4

OUTPUT CODE40960

–1.0

INL

(LSB

s)

–0.5

0

0.5

1.0

8192

1418 TA02

12288 16384OUTPUT CODE

0–1.0

DNL

ERRO

R (L

SBs)

–0.5

0

0.5

1.0

4096 8192

1418 G06

12288 16384

INPUT FREQUENCY (Hz)

AMPL

ITUD

E (d

B BE

LOW

THE

FUN

DAM

ENTA

L) 0

–20

–40

–60

–80

–100

–120

1418 G03

1k 100k 1M10k

THD2ND

3RD

INPUT FREQUENCY (Hz)

SIGN

AL-T

O -N

OISE

RAT

IO (d

B)

1k0

90

80

70

60

50

40

30

20

10

1418 G02

100k 1M10k

標準的性能特性

標準INL曲線 微分非直線性と出力コードS/（N＋D）と入力周波数および振幅

SN比と入力周波数 歪みと入力周波数スプリアスフリー･ダイナミック･レンジと入力周波数

非平均化4096ポイントFFT、入力周波数＝10kHz

非平均化4096ポイントFFT、入力周波数＝100kHz 混変調歪みプロット

6

LTC1418

FREQUENCY (Hz)1k

DIST

ORTI

ON (d

B)

10k 100k

1418 G08

1M 10M

0

–20

–40

–60

–80

–100

–120

VSS

VDD

DGND

SAMPLING FREQUENCY (kHz)0

V DD

SUPP

LY C

URRE

NT (m

A)

50 100 150 200

1418 G15

250 300

5

4

3

2

1

0

INPUT FREQUENCY (Hz)1 10

COM

MON

MOD

E RE

JECT

ION

(dB)

10k 100k

90

80

70

60

50

40

30

20

10

0

1418 G09

100 1k 1MINPUT SOURCE RESISTANCE (Ω)

CHAN

GE IN

OFF

SET

VOLT

AGE

(LSB

)

10

9

8

7

6

5

4

3

2

1

010 1k 10k 1M

1418 G10

100 100k

TEMPERATURE (°C)–75

V DD

SUPP

LY C

URRE

NT (m

A)

75

1418 G12

–50 150–25 0 25 50 100 125

5

4

3

2

1

0

SAMPLING FREQUENCY (kHz)0

V SS

SUPP

LY C

URRE

NT (m

A)

50 100 150 200

1418 G16

250 300

2.0

1.8

1.6

1.4

1.2

1.0

0.8

0.6

0.4

0.2

0

TEMPERATURE (°C)–75

V SS

SUPP

LY C

URRE

NT (m

A)

75

2.0

1.8

1.6

1.4

1.2

1.0

0.8

0.6

0.4

0.2

0

1418 G13

–50 150–25 0 25 50 100 125

SAMPLING FREQUENCY (kHz)0

V DD

SUPP

LY C

URRE

NT (m

A)

50 100 150 200

1418 G14

250 300

5

4

3

2

1

0

TEMPERATURE (°C)–75

V DD

SUPP

LY C

URRE

NT (m

A)

75

5

4

3

2

1

0

1418 G11

–50 150–25 0 25 50 100 125

標準的性能特性

電源フィードスルーとリップル周波数 入力同相除去と入力周波数

入力オフセット電圧シフトとソース抵抗

VDD電源電流と温度（ユニポーラ･モード）

VDD電源電流と温度（バイポーラ･モード）

VSS電源電流と温度（バイポーラ･モード）

VDD電源電流とサンプリング周波数（ユニポーラ･モード）

VDD電源電流とサンプリング周波数（バイポーラ･モード）

VSS電源電流とサンプリング周波数（バイポーラ･モード）

7

LTC1418

1k CL

DBN

DGND

A) HI-Z TO VOH AND VOL TO VOH

CL

DBN

1k

5V

B) HI-Z TO VOL AND VOH TO VOL

DGND

1418 TC01

1k 30pF

DBN

A) VOH TO HI-Z

30pF

DBN

1k

5V

B) VOL TO HI-Z 1418 TC02

ピン機能AIN＋（ピン1）：正のアナログ入力。

AIN－（ピン2）：負のアナログ入力。

VREF（ピン3）：2.50Vリファレンス出力。1µFでAGNDにバイパスしてください。

REFCOMP（ピン4）：4.096Vリファレンス･バイパス･ピン。10µFタンタル･コンデンサと0.1µFセラミック･コンデンサを並列に接続して、AGNDにバイパスします。

AGND（ピン5）：アナログ･グランド。

D13からD6（ピン6から13）：スリーステート･データ出力（パラレル）｡D13が最上位ビットです。

DGND（ピン14）：内部ロジック用デジタル･グランド。AGNDに接続してください。

D5（ピン15）：スリーステート･データ出力（パラレル）。

D4（EXTCLKIN）（ピン16）：スリーステート･データ出力（パラレル）。ピン20（EXT/INT）を“H”に接続したときは変換クロック入力（シリアル）。

D3（SCLK）（ピン17）：スリーステート･データ出力（パラレル）。データ･クロック入力（シリアル）。

D2（CLKOUT）（ピン18）：スリーステート･データ出力（パラレル）。変換クロック出力（シリアル）。

D1（DOUT）（ピン19）：スリーステート･データ出力（パラレル）。シリアル･データ出力（シリアル）。

D0（EXT/INT）（ピン20）：スリーステート･データ出力（パラ

レル）。変換クロック･セレクタ（シリアル）。入力“L”で内部変換クロックをイネーブルします。入力“H”は外部変換クロックがピン16（EXTCLKIN）に割り当てられることを示します。

SER/PAR（ピン21）：データ出力モード。

SHDN（ピン22）：シャットダウン入力。“L”でシャットダウンを選択します。シャットダウン･モードはCSピンによって選択されます。CS＝0はナップ･モード、CS＝1はスリープ･モードです。

RD（ピン23）：READ入力。CSが“L”のときに出力ドライバをイネーブルします。

CONVST（ピン24）：変換開始信号。このアクテイブ“L”信号の立下りエッジで変換を開始します。

CS（ピン25）：チップ･セレクト。ADCがCONVSTおよびRD入力を認識するには“L”でなければなりません。また、SHDNが“L”になるとシャットダウン･モードに設定します。CSとSHDNが“L”のとき、高速ウェイクアップのナップ･モードを選択します。CSが“H”でSHDNが“L”のとき、スリープ･モードを選択します。

BUSY（ピン26）：BUSY出力はコンバータのステータスを示します。変換を実行中のときには“L”になります。

VSS（ピン27）：負電源、－5Vでバイポーラ動作を選択します。10µFタンタル･コンデンサと0.1µFセラミック･コンデンサを並列に接続して、AGNDにバイパスします。アナログ･グランドで、ユニポーラ動作を選択します。

VDD（ピン28）：5V正電源。10µFタンタル･コンデンサと0.1µFセラミック･コンデンサを並列に接続して、AGNDにバイパスします。

テスト回路

アクセス･タイミングの負荷回路 出力フロート遅延の負荷回路

8

LTC1418

14-BIT CAPACITIVE DAC COMPREF AMP

2.5V REF8k

REFCOMP4.096V

2.5V

CSAMPLE

CSAMPLE

•••

D13

D0

BUSY

CONTROL LOGIC

D2/(CLKOUT)

INTERNALCLOCK

SHDND0 (EXT/INT)D4 (EXTCLKIN) CONVST RD CS

ZEROING SWITCHES

D1/(DOUT)

NOTE: PIN NAMES IN PARENTHESES REFER TO SERIAL MODE

D3/(SCLK)

VDD: 5V

VSS: 0V FOR UNIPOLAR MODE –5V FOR BIPOLAR MODE

AIN+

AIN–

VREF

AGND

DGND

14

1418 BD

+

–

SUCCESSIVE APPROXIMATIONREGISTER

SHIFTREGISTER

SER/PAR

MUX

1418 F01

OUTPUTLATCH

SAR

CDAC+

CDAC–

VDAC–

VDAC+

–

+COMP

D13

D0

14

HOLD

HOLD

HOLDAIN

+

AIN–

ZEROING SWITCHES

CSAMPLE–

CSAMPLE+

HOLD

SAMPLE

SAMPLE

機能ブロック図

アプリケーション情報

変換の詳細説明

LTC1418は、逐次比較アルゴリズムと内部サンプル&ホールド回路を使用して、アナログ信号を14ビットのパラレルまたはシリアル出力に変換します。このADCは高精度リファレンスと内部クロックを備えています。コントロール･ロジックにより、簡単にマイクロプロセッサやDSPにインタフェースすることができます（データ･フォーマットについては、デジタル･インタフェースのセクションを参照してください）。

変換の開始は、CSおよびCONVST入力でコントロールされます。変換が始まると、逐次比較レジスタ（SAR）がリセットされます。一度変換サイクルが始まると、再スタートすることはできません。

変換中は、内部の差動14ビット容量性DAC出力が、SARによって最上位ビット（MSB）から最下位ビット（LSB）にシーケンスされます。

図1. 簡略ブロック図

9

LTC1418

FREQUENCY (kHz)0 10 30 50 70 90

AMPL

ITUD

E (d

B)

0

–20

–40

–60

–80

–100

–12020 40 60 80

1418 F02a

100

fSAMPLE = 200kHzfIN = 9.9609375kHzSFDR = 99.32SINAD = 82.4

FREQUENCY (kHz)0 10 30 50 70 90

AMPL

ITUD

E (d

B)

0

–20

–40

–60

–80

–100

–12020 40 60 80

1418 F02b

100

fSAMPLE = 200kHzfIN = 97.509765kHzSFDR = 94.29SINAD = 81.4

アプリケーション情報

図1を参照すると、AIN＋およびAIN－入力はアクイジション･フェーズ中にサンプル&ホールド･コンデンサ（CSAMPLE）に接続され、コンパレータ･オフセットはゼロ調整スイッチによってゼロになります。このアクイジション･フェーズでは、1µsの最小遅延時間により、サンプル&ホールド･コンデンサがアナログ入力を収集するのに十分な時間を与えます。変換フェーズ中は、コンパレータのゼロ調整スイッチがオープンして、コンパレータを比較モードにします。入力スイッチはCSAMPLEコンデンサをグランドにスイッチして、アナログ入力電荷をコンパレータの加算点に送ります。この入力電荷は、差動容量性DACから供給されるバイナリ･ウェイト電荷と逐次比較されます。ビットの決定は高速コンパレータで行われます。変換が終わると、差動DAC出力はAIN＋およびAIN－入力電荷とバランスします。AIN＋とAIN－の差を表すSAR成分（14ビット･データ･ワード）が14ビット出力ラッチにロードされます。

ダイナミック特性

LTC1418は、非常に高速なサンプリング能力を備えています。FFT（高速フーリェ変換）テスト手法を使用して、定格スループットでのADCの周波数応答、歪み、およびノイズ特性をテストしています。低歪み正弦波を加え、FFTアルゴリズムを用いてデジタル出力を分析することにより、基本成分外の周波数に対するADCのスペクトル成分を調べることができます。図2に、標準的なLTC1418のFFTプロットを示します。

SN比

SN＋歪み比［S/（N＋D）］は、A/D出力における基本入力周波数のRMS振幅と他のすべての周波数成分のRMS振幅との比率です。出力はDCからサンプリング周波数の1/2の周波数帯域に限定されます。図2aに、200kHzのサンプリング･レートと10kHz入力での標準スペクトル成分を示します。ダイナミック特性は入力周波数が100kHz以上のナイキスト限界まで良好です。

図2a. LTC1418の非平均化4096ポイントFFT、入力周波数＝10kHz

図2b. LTC1418の非平均化4096ポイントFFT、入力周波数＝97.5kHz

有効ビット数

有効ビット数（ENOB）はADCの分解能の尺度であり、次式のとおりS/（N＋D）に直接関係します。

N＝[S/（N＋D）－1.76]/6.02

ここで、Nは分解能の有効ビット数であり、S/（N＋D）はdBで表されます。200kHzの最大サンプリング･レートで、LTC1418は100kHzのナイキスト入力周波数まで、非常に良好なENOBを維持します（図3を参照）。

10

LTC1418

INPUT FREQUENCY (Hz)

AMPL

ITUD

E (d

B BE

LOW

THE

FUN

DAM

ENTA

L) 0

–20

–40

–60

–80

–100

–120

1418 G03

1k 100k 1M10k

THD2ND

3RD

FREQUENCY (kHz)0

–120

AMPL

ITUD

E (d

B)

–100

–80

–60

–40

20 50 70 100

1418 G05

–20

0

10 30 40 60 80 90

fSAMPLE = 200kHzfIN1 = 97.65625kHzfIN2 = 104.248046kHz

INPUT FREQUENCY (Hz)1k

EFEC

TIVE

BIT

S

14

13

12

11

10

9

8

7

6

5

4

3

210k 100k 1M

1418 F03

アプリケーション情報

図3. 有効ビットおよびS/（N＋D）と入力周波数

THD LogV V V Vn

V= + + +20 2 3 4

1

2 2 2 2...

全高調波歪み

全高調波歪み（THD）は、入力信号のすべての高調波のRMSの合計と基本波との比率です。帯域外高調波は、DCとサンプリング周波数の1/2の周波数帯域に限定されます。THDは、次式で表されます。

ここで、V1は基本周波数のRMS振幅であり、V2からVnは第2高調波から第n高調波の振幅です。THDと入力周波数の関係を図4に示します。LTC1418は、ナイキストお

よびそれを超える周波数まで良好な歪み特性を有しています。

混変調歪み

ADC入力信号が2つ以上のスペクトル成分からなるときには、ADC伝達関数の非直線性によって、THDに加えて混変調（IMD）が発生する可能性があります。IMDは別の異なる周波数の正弦波入力が現れたときに、ある正弦波入力に起こる変化です。ADC入力にfaとfbの2つの周波数の純粋な正弦波が供給されると、ADC伝達関数の非直線性によって、和および差の周波数mfa±nfbに歪み成分が形成されます。ただし、mおよびn＝0、1、2、3、...です。たとえば、2次IMDの項は（fa＋fb）と（fa－fb）です。2つの入力正弦波の振幅が等しい場合、2次IMD積の値（dB）は次式で表すことができます。

IMD(fa±fb)＝20Log (fa±fb)での振幅

faでの振幅

図4. 歪みと入力周波数

図5. 混変調歪みプロット

最大高調波またはスプリアス･ノイズ

最大高調波つまり最大スプリアス･ノイズは、入力信号とDCを除く最大スペクトル成分です。この値はフルスケール入力信号のRMS値に対するdBで表されます。

11

LTC1418

SOURCE RESISTANCE (Ω)

1

ACQU

ISIT

ION

TIM

E (µ

s)

10

1 100 1k 10k

1418 F06

0.110

100

100k

アプリケーション情報

フルパワーおよび最大直線帯域幅

フルパワー帯域幅はフルスケール入力信号を供給したときに、再生される基本成分の振幅が3dBだけ低下する入力周波数です。

最大直線帯域幅は、S/（N＋D）が77dB（有効ビット12.5ビット）に低下する入力周波数です。LTC1418は入力帯域幅が最大になるように設計されており、ADCは入力信号をコンバータのナイキスト周波数より高い周波数でアンダーサンプルすることができます。ノイズ･フロアは高周波数でも非常に低く、ナイキスト周波数よりはるかに高い周波数では、S/（N＋D）では歪みが大きな部分を占めます。

アナログ入力のドライブ

LTC1418の差動アナログ入力は簡単にドライブできます。入力は差動、あるいはシングルエンド入力として（すなわち、AIN－入力を接地）ドライブ可能です。AIN＋入力とAIN－

入力は同時にサンプリングされます。両方の入力に同相となる不要な信号は、サンプル&ホールド回路の同相除去比によって低減されます。入力電流は、変換終了時にサンプル&ホールド･コンデンサを充電する間に1つだけ小さな電流スパイクを生じます。変換中、アナログ入力にはわずかなリーク電流しか流れません。ドライブ回路のソース･インピーダンスが低い場合は、LTC1418入力を直接ドライブすることができます。ソース･インピーダンスが増加すると、アクイジション･タイムも増加します（図6参照）。ソース･インピーダンスが高いときに、アクイジション･タイムを最小にするには、バッファ･アンプを使用します。必要な条件は、アナログ入力をドライブするアンプが、小さな電流スパイクが発生した後、次の変換が開始する前に安定しなければならないことだけです（最大スループット･レートを得るには、セトリング時間が1µsであること）。

入力アンプの選択

いくつかの要求条件を考慮に入れれば、入力アンプは簡単に選択できます。まず、閉ループ帯域幅周波数で低い出力インピーダンス（100Ω以下）をもつアンプを選択します。たとえば、1の利得と10MHzの閉ループ帯域幅をもつアンプを使用した場合、10MHzでの出力インピーダンスは、100Ω以下でなければなりません。もう1つの要求条件は、最大スループット･レートを得るために十分な小信号セトリング時間を保証するには、閉ループ帯域幅が5MHz以上でなければならないことです。低速オペアンプを使

用する場合、変換と変換の間の時間を長くすれば、セトリングのための時間を長くとることができます。

LTC1418をドライブするための最適なオペアンプの選択は、アプリケーションに依存します。一般に、アプリケーションは次の2つに分類されます。ダイナミック仕様が最も重要なACアプリケーションと、DC精度とセトリング･タイムが最も重要なタイム･ドメイン･アプリケーションです。以下のリストはLTC1418をドライブするのに適したオペアンプをまとめたものです。より詳細な情報は、リニアテクノロジーのデータブックおよびLinearViewTM CD-ROMで提供されます。

LT®1354：12MHz、400V/µsオペアンプ。1.25mAの最大消費電流。優れたAC/DC仕様。デュアル電源アプリケーションに適する。

LT1357：25MHz、600V/µsオペアンプ。2.5mAの最大消費電流。優れたAC/DC仕様。デュアル電源アプリケーションに適する。

LT1366/LT1367：デュアル/クワッド高精度レール･トゥ･レール入力および出力オペアンプ。1アンプ当たり375µAの電源電流。1.8V～15Vの電源電圧範囲。低い入力オフセット電圧：150µV。サンプリング･レートが20ksps以下の低消費電力および単一電源アプリケーションに最適。

LT1498/LT1499：10MHz、6V/µs、デュアル/クワッド、レール･トゥ･レール入力および出力オペアンプ。1アン

図6. tACQとソース抵抗

LinearViewはリニアテクノロジー社の商標です。

12

LTC1418

LTC1418

AIN+

AIN–

VREF

REFCOMP

AGND

ANALOG INPUT100Ω

1418 F07

1

2

3

4

5

2000pF

10µF

ANALOGINPUT

5V

1418 F08

10µF 0.1µF

VINVOUT

LT1460

1

2

3

4

5

LTC1418

5V

AIN+

AIN–

VREF

REFCOMP

AGND

VDD

プ当たり1.7mA。2.2V～±15Vの電源電圧範囲。優れたAC性能、入力ノイズ電圧＝12nV√

–––Hz（標準）。

LT1630/LT1631：30MHz、10V/µs、デュアル/クワッド、レール･トゥ･レール入力および出力オペアンプ。1アンプ当たり3.5mA。2.7V～±15Vの電源電圧範囲。最高のAC性能、入力ノイズ電圧＝6nV√

–––Hz（標準）、THD＝100kHzで－86dB。

入力フィルタリング

入力アンプおよび他の回路のノイズと歪みがLTC1418のノイズと歪みに加えられるため、これらについても考慮しなければなりません。サンプル&ホールド回路の小信号帯域幅は5MHzです。アナログ入力に現れるノイズまたは歪み成分は、この全帯域幅に加えられます。ノイズの多い入力回路は、ノイズを低減するためにアナログ入力に送られる前にフィルタしなければなりません。多くのアプリケーションで、単純な1ポールRCフィルタで十分です。

たとえば、図7は＋AINからグランドに2000pFコンデンサと100Ωのソース抵抗を接続すると、入力帯域幅が800kHzに制限されることを示します。また、2000pFコンデンサは入力サンプル&ホールドのための電荷貯蔵庫として働き、ADC入力をグリッチの影響を受けやすいサンプリング回路から切り離します。コンデンサと抵抗は歪みを増大させる可能性があるため、これらの部品には高品質なものを使用しなければなりません。NPOとシルバ･マイカ型誘電体コンデンサは優れた直線性を備えています。また、カーボン表面実装抵抗は、自己加熱や半田付け中に生じる損傷から歪みを生じることがあります。金属皮膜表面実装抵抗はこれらの問題の影響を受けにくいものです。

アプリケーション情報

図7. RC入力フィルタ

入力範囲

LTC1418の±2.048Vおよび0V～4.096Vの入力範囲は、ノイズと歪みが低くなるように最適化されています。大部分の高性能オペアンプもこの範囲で最適に動作するため、アナログ入力への直接結合が可能で、特殊な変換回路は必要ありません。

アプリケーションによっては、他の入力範囲が必要です。LTC1418の差動入力とリファレンス回路は、多くの場合、回路をほとんどあるいはまったく追加しなくても、他の入力範囲に対応できます。以下の項ではリファレンスおよび入力回路と、それらが入力レンジに与える影響について述べます。

内部リファレンス

LTC1418は、温度補償および曲線補正されたバンドギャップ･リファレンスを内蔵しており、このリファレンスは製造時に2.500Vに調整されています。このリファレンスは内部でリファレンス･アンプに接続されており、ピン3から外部に引き出されています。8kΩの抵抗が出力と直列に接続されているため、外部リファレンスを必要とするアプリケーションで、簡単にオーバドライブできます。図8を参照してください。リファレンス ･アンプ補償ピン（REFCOMP、ピン4）は、コンデンサでグランドにバイパスしなければなりません。リファレンスは、1µF以上のコンデンサで安定します。最高のノイズ性能を得るために、10µFのタンタル･コンデンサと並列に0.1µFのセラミック･コンデンサを接続することを推奨しています。DACまたは他の方法でVREFピンをドライブして、入力スパン調整を行うことができます。規定された直線性を得るには、リファレンスを2.25V～2.75Vの範囲で保持しなければなりません。

図8. LT1460を外部リファレンスとして使用

13

LTC1418

ANALOG INPUT

1418 F10a

5V

R4100Ω

R250k

R324k

R748k

R624k

R150k

R547k

0.1µF10µF

R8100Ω

1

2

3

4

5

LTC1418

AIN+

AIN–

VREF

REFCOMP

AGND VSS

VDD

INPUT VOLTAGE (V)

0V

OUTP

UT C

ODE

–1 LSB

1418 F9b

011...111

011...110

000...001

000...000

100...000

100...001

111...110

1LSB

BIPOLARZERO

111...111

FS/2 – 1LSB–FS/2

FS = 4.096V1LSB = FS/16384

ANALOG INPUT

1418 F10b

5V–5V

–5V1N5817

R4100Ω

R250k

R324k

R624k

R150k

R547k

0.1µF*

*ONLY NEEDED IF VSS GOES ABOVE GROUND

10µF

1

2

3

4

5

LTC1418

AIN+

AIN–

VREF

REFCOMP

AGND VSS

VDD

INPUT VOLTAGE (V)

0V

OUTP

UT C

ODE

FS – 1LSB

1418 F9a

111...111

111...110

111...101

111...100

000...000

000...001

000...010

000...011

1LSB

UNIPOLARZERO

1LSB = FS16384

4.096V16384

=

アプリケーション情報

図9a. LTC1418ユニポーラ伝達特性

図9b. LTC1418バイポーラ伝達特性

図10a. －5Vがない場合のオフセットおよびフルスケール調整回路

図10b. －5Vがある場合のオフセットおよびフルスケール調整回路

ユニポーラ/バイポーラ動作と調整

図9aにLTC1418の理想的な入出力特性を示します。コード遷移は連続する整数LSB値の間の中間（すなわち、0.5LSB、1.5LSB、2.5LSB、...FS－1.5LSB）に現れます。出力コードは、1LSB＝FS/16384＝4.096V/6384＝250µVの自然バイナリです。図9bに2の補数形式で表したバイポーラ･モードでの入出力伝達特性を示します。

ユニポーラ･オフセットとフルスケール誤差

絶対精度が重要なアプリケーションの場合、オフセットとフルスケール誤差をゼロに調整できます。フルスケール誤差を調整する前に、オフセット誤差を調整しなければなりません。図10aと10bはフルスケール誤差調整に必要な追加部品を示します。ゼロ･オフセットは、AIN－入

力に印加されるオフセットを調整して達成されます。オフセット誤差をゼロにするには、125µV（すなわち、0.5LSB）をAIN＋に印加し、出力コードが0000 0000 000000と0000 0000 0000 01の間で変化するまでAIN－入力のオフセットを調整します。フルスケール調整を行うには、4.095625V（FS－1.5LSB）の入力電圧をAIN＋に印加し、出力コードが1111 1111 1111 10と1111 1111 1111 11の間で変化するまでR2を調整します。

バイポーラ･オフセットとフルスケール誤差調整

バイポーラ･オフセットおよびフルスケール誤差は、ユニポーラの場合と同様に調整されます。この場合にも、フルスケール誤差を調整する前にバイポーラ･オフセットを調整しなければなりません。バイポーラ･オフセット誤差

14

LTC1418

1418 F11

DIGITALSYSTEM

ANALOGINPUT

CIRCUITRY

542 27 28 14

1

10µF

3

1µF 10µF 10µF

ANALOG GROUND PLANE

+–

AIN+

AGNDREFCOMP VSSVREF VDD

LTC1418

DGNDAIN–

調整は、AIN－入力に印加されるオフセットを調整して達成されます。オフセット誤差をゼロにするには、－125µV（すなわち、－0.5LSB）をAIN＋に印加し、出力コードが0000 0000 0000 00と1111 1111 1111 11の間で変化するまで、AIN－入力のオフセットを調整します。フルスケール調整を行うには、2.047625V（FS－1.5LSB）の入力電圧をAIN＋に印加し、出力コードが0111 1111 1111 10と01111111 1111 11の間で変化するまでR2を調整します。

ボード･レイアウトと接地

高分解能または高速A/Dコンバータには、ワイヤラップ･ボードは使用しないでください。LTC1418から最適な性能を引き出すには、グランド･プレーン付きのPCボードが必要です。ADC領域の下のグランド･プレーンは、すべてのADCグランド間が低インピーダンス･パスになり、すべてのADCデカップリング･コンデンサが提供されるよう、できるだけ亀裂や穴がないようにしなければなりません。デジタル･ノイズがアナログ入力、リファレンス、またはアナログ電源ラインに結合されるのを防止することが重要です。レイアウトでは、デジタルおよびアナログ信号ラインができるだけ離れていなければなりません。特にアナログ信号トラックに沿って、デジタル･トラックを走らせないよう注意してください。

ロジックのシステム･グランドから離したアナログ･グランド･プレーンを、ADCの下またはADCの近くに設けなければなりません。ピン5（AGND）、ピン14（DGND）、および他のすべてのアナログ･グランドは、この1つのアナログ･グランド点に接続してください。また、REFCOMPバイパス･コンデンサとVDDバイパス･コンデンサもこのアナログ･グランド･プレーンに接続します。他のデジタル･グランドをこのアナログ･グランド･プレーンに接続してはなりません。この

ADCを低ノイズで動作させるのに、低インピーダンスのアナログおよびデジタル電源のコモン･リターンが不可欠です。また、これらのトラックのフォイル幅はできる限り広くなければなりません。ADCのデータ出力と制御信号が常時アクティブであるマイクロプロセッサ･バスに接続されるアプリケーションでは、変換結果に誤差が生じることがあります。これらの誤差は、マイクロプロセッサから逐次比較コンパレータへのフィードスルーによるものです。この問題は、変換中にマイクロプロセッサをウェイト･ステートにするか、またはスリーステート･バッファを使ってADCのデータ･バスを分離すれば解決できます。ピンとバイパス･コンデンサを接続するトレースは、できる限り短く、また幅を広くとってください。

LTC1418はノイズの結合を最小限に抑えるために差動入力を備えています。AIN＋とAIN－リードの同相ノイズは、入力CMRRによって除去されます。AIN－入力をAIN＋入力のグランド･センスとして使用できます。LTC1418はAIN＋とAIN－間の電圧差を保持し変換します。AIN＋（ピン1）へのリードとAIN－（ピン2）へのリードは、できる限り短くしなければなりません。これが可能でないアプリケーションでは、AIN＋およびAIN－トレースを平行に走らせて、結合を等しくすることが必要です。

電源のバイパス

VDDピンとREFCOMPピンには、高品質、低直列抵抗のセラミック10µFのバイパス･コンデンサを使用してください。村田製作所製GRM235Y5V106Z016などの表面実装セラミック･コンデンサは、小さなボード･スペースで優れたバイパスを提供します。あるいは、10µFタンタル･コンデンサと0.1µFセラミック･コンデンサを並列に接続して使用することもできます。

アプリケーション情報

図11. 電源グランド

15

LTC1418

V LOG

IC

+–

+VIN

GND

A+ A–

AGND

DGND

GND

V CC

V CC

V CC

V CC

V SS

JP4

V LOG

ICR1

420

Ω0.

125W

U4LT

C141

8

B[00

:13]

U574

HC57

4

U674

HC57

4

131271

4

51

13

19

620

7

EN1

EN2

DGND

HEAD

ER6-

PIN

HC14

HC14

U7F

74HC

244

98

HC14

U7D

J6-1

3

J6-1

4

J6-1

1

J6-1

2

J6-9

J6-1

0

J6-7

J6-8

J6-5

J6-6

J6-3

J6-4

J6-1

J6-2

J6-1

5

J6-1

6

J6-1

7

J6-1

8

D13

D00

D01

D02

D03

D04

D05

D06

D07

D08

D09

D10

D11

D12

D13

D13

RDY

D00

D01

D02

D03

D04

D05

D06

D07

D08

D09

D10

D11

D12

D13

D13

RDY

DGND

DGND

LED

JP1

D00

D01

D02

D03

D04

D05

D06

D07

D08

D09

D10

D11

D12

D13

D00

D01

D02

D03

D04

D05

D06

D07

D08

D09

D10

D11

D12

D13

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10

D11

D12

D13

D[00

:13]

R0, 1

k

R1 R2 R3 R4 R5 R6 R8R7 R9 R10

R11

R12

R13

HEAD

ER18

-PIN

1110

HC14

R21

1k

V LOG

ICV L

OGIC

D0 D1 D2 D3 D4 D5 D6 D7D0 D1 D2 D3 D4 D5 D6 D7

D12

D11

D10

D09

D08

D07

D06

D00

D01

D02

D03

D04

D05

D13

19 18 17 16 15 14 13 1219 18 17 16 15 14 13 12

Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7

0E0E

DATA

REA

DY

DUAL

SUPP

LY S

ELEC

T

SING

LE

NOTE

S: U

NLES

S OT

HERW

ISE

SPEC

IFIE

D1.

ALL

RES

ISTO

R VA

LUES

IN O

HMS,

1/1

0W, 5

%2.

ALL

CAP

ACIT

OR V

ALUE

S IN

µF,

25V,

20%

AND

IN p

F, 50

V, 1

0%

V CC

V SS

CLK

J7

V IN

U2LT

1121

-5

D15

SS12

R17

10k

R18

10k R1

951

Ω

R16

51Ω

R15

51Ω

R22

1M

JP5C

CS

SER/

PAR

SHDN

HC14

HC14

C11

1000

pF

C8 1µF

16V

C13

10µF 16V

C910

µF 16V

JP6

JP7

C615

pF

C5 10µF

16V

C2 22µF

10V

C10

10µF

10V

C1 22µF

10V

C12

0.1µ

FC1

40.

1µF

GND

TABG

ND

1

24

3

C4 0.1µ

F

C3 0.1µ

F

U3LT

1363

V–V+ 2 3

12

34

67

81

4

J3 7V T

O15

V

J4JP

2

J5

JP3

V OUT

V OUT

J2

1 2 3 4 25 24 23 22 21 28 26 27 5 14

6 7 8 9 10 11 12 13 15 16 17 18 19 20

B13

B12

B11

B10

B09

B08

B07

B06

B05

B04

B03

B02

B01

B00

B00

B01

B02

B03

B04

B05

B13

B12

B11

B10

B09

B08

B07

B06

1 11 2 3 4 5 6 7 8 91 11 2 3 4 5 6 7 8 9

JP5B

JP5A

V LOG

IC

4

18

15

17

16

2J8

-5

J8-4

J8-3

J8-1

J8-2

J8-6

5U8

B

74HC

244

74HC

244

74HC

244

19

B00

B01

B02

B03

B04

EXT/

INT

D OUT

CLKO

UT

SCLK

EXTC

LKIN

U8E

U8H

74HC

244

74HC

244

U8G

74HC

244

C7 0.1µ

FC1

50.

1µF

++

V SS

J1 –7V

TO–1

5V

D14

SS12

–VIN

2 4

1

3

U1LT

1175

-5

+

1418

F12

a

R20

19k

V IN

V OUT

TAB

GND

U7C

U7G

HC14

U8F

U8A

128

U8D

146

74HC

244

U8CR

23 100k

U7B

U7A

U7E

D13

D12

D11

D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0

+AIN

–AIN

V REF

REFC

OMP

CS CONV

ST

RD SHDN

SER/

PAR

V DD

BUSY

V SS

AGND

DGND

アプリケーション情報

図12a. 推奨評価回路図

16

LTC1418

1418 F12b

1418 F12c

アプリケーション情報

図12b. 推奨評価回路ボード部品面のトップ･シルクスクリーン

図12c. 推奨評価回路ボード-トップレイヤ

17

LTC1418

1418 F12d

アプリケーション情報

図12d. 推奨評価回路ボード半田面のレイアウト

これらのコンデンサはできる限りピンの近くに配置します。ピンとバイパス･コンデンサを接続するトレースは、できる限り短く、また幅を広くとってください。

レイアウト例

図12a、12b、12c、12dは、推奨評価ボードの回路図とレイアウトを示します。レイアウトは、2層PCボードでのデカップリング･コンデンサとグランド･プレーンの正しい使い方を示しています。

デジタル･インタフェース

LTC1418はシリアル･モードまたはパラレル･モードで動作できます。ADCはパラレル･モードでは、メモリ･マップド･デバイスとしてマイクロプロセッサにインタフェースするように設計されています。CSおよびRDコントロール入力は、すべての周辺メモリ･インタフェースに共通です。シリアル･モードでは、SCLK、CONVST、EXTCLKIN、DOUTの4つのデジタル･インタフェース･ラインしか必要ありません。シリアル･データ･シフト･クロックSCLKは、外部入力またはLTC1418の内部クロックから供給できます。

内部クロック

ADCには内部クロックがあります。パラレル出力モードでは、内部クロックが常に変換クロックとして使用されます。シリアル出力モードでは、内部クロックまたは外部クロックを変換クロックとして使用できます（図20を参照）。内部クロックは標準変換時間3.4µs、および全動作温度範囲における最大変換時間4µsを達成するよう製造時に調整されています。外部調整は不要で、最大アクイジション･タイム1µs、スループット性能200kspsが保証されています。

電源シャットダウン

LTC1418にはナップとスリープの2つのパワー･シャットダウン･モードがあり、非アクティブ期間中の電力を節減します。ナップ･モードでは消費電力が80%低減され、デジタル･ロジックとリファレンスだけが動作状態になります。ナップからアクティブになるまでのウェイクアップ時間は500nsです（図13aを参照）。スリープ･モードでは、すべてのバイアス電流がシャットダウンされ、リーク電流は約2µAのままです。スリープ･モードからのウェイクアップ時間は、リファレンス回路が立ち上がった後に、

18

LTC1418

t2

t1

CS

CONVST

RD

1418 F14

t4

SHDN

CONVST

1418 F13a

t3

CS

SHDN

1418 F13b

完全14ビット精度では0.05%にセトリングしなければならないため、より低速になります。スリープ･モードのウェイクアップ時間は、REFCOMP（ピン4）に接続されたコンデンサの値によって決まります。ウェイクアップ時間は推奨される10µFコンデンサでは30msです。シャットダウンはピン22（SHDN）で制御され、SHDNが“L”のときにADCはシャットダウン状態になっています。シャットダウン･モードはピン25（CS）で選択され、“L”のときナップ（図13bを参照）、“H”のときスリープを選択します。

アプリケーション情報

図13a. SHDNからCONVSTのウェイクアップ･タイミング

図13b. CSからSHDNのタイミング

変換制御

変換スタートは、CSおよびCONVST入力でコントロールされます。CONVSTピンに立下りエッジを印加すると、ADCが選択された後（すなわちCSが“L”。図14を参照）変換を開始します。一度変換を開始すると、変換が完了するまで再スタートすることはできません。コンバータのステータスはBUSY出力で表示され、変換実行中この出力は“L”になっています。

データ出力

データ･フォーマットは、SER/PAR入力ピンによって制御されます。ロジック“L”でパラレル出力フォーマットを選択します。パラレル･モードでは、14ビットのデータ出力ワードD0～D13が各変換の終わりに、ピン6～13およびピン15～20で更新されます。SER/PARにロジック“H”を印加すると、シリアル･フォーマット･データ出力が選択され、ピン16～20

図14. CSからCONVSTのセットアップ･タイミング

はシリアル機能を実行し、ピン6～13および15はハイ･インピーダンス状態になります。パラレルまたはシリアルいずれのデータ･フォーマットでも、出力はCSとRDが“L”のときにだけアクティブになります。CSとRDのその他の組合せでは、出力はすべて3ステートになります。ユニポーラ･モード（VSS＝0V）では、データはストレート･バイナリ･フォーマット（ユニポーラ入力範囲に対応）になります。バイポーラ･モード（VSS＝－5V）では、データは2の補数フォーマット（バイポーラ入力範囲に対応）になります。

パラレル出力モード

パラレル･モードは、SER/PARピンにロジック“0”を印加すると選択されます。図15～19は、パラレル出力動作の異なるモードを示します。モード1aと1b（図15と図16）では、CSとRDは両方とも“L”に接続されます。CONVSTの立下りエッジで変換を開始します。データ出力は常にイネーブルされ、データはBUSYの立上りエッジでラッチすることができます。モード1aは、幅の狭いロジック“L”のCONVSTパルスによる動作を示します。モード1bは、幅の狭いロジック“H”のCONVSTパルスによる動作を示します。

モード2（図17）では、CSは“L”に接続されます。CONVST信号の立下りエッジで再び変換を開始します。データ出力は、MPUがRD信号で読み出すまでスリーステートになっています。モード2は、共有データバスでの動作に使用できます。

低速メモリ･モードおよびROMモード（図18と図19）では、CSは“L”に接続され、CONVSTとRDは連結されます。MPUは変換を開始して、RD信号で出力を読み出します。変換はMPUまたはDSP（外部サンプル･クロックではなく）によって開始されます。

低速メモリ･モードでは、プロセッサはRD（＝CONVST）を“L”にして変換を開始します。BUSYが“L”になり、プロセッ

19

LTC1418

DATA (N – 1)DB13 TO DB0

CONVST

BUSY

1418 F16

tCONVt5

t6

t13

t7DATA N

DB13 TO DB0DATA (N + 1)DB13 TO DB0DATA

CS = RD = 0

t6t8

DATA (N – 1)DB13 TO DB0

CONVST

CS = RD = 0

BUSY

1418 F15

t5

tCONV(SAMPLE N)

t6 t8

t7

DATA NDB13 TO DB0

DATA (N + 1)DB13 TO DB0DATA

CONVST

CS = 0 (SAMPLE N)

BUSY

1418 F17

t5tCONV t 8

t12

t6

t 9t12

DATA NDB13 TO DB0

t11

t10

RD

DATA

アプリケーション情報

図15.モード1a。CONVSTによる変換の開始。データ出力は常時イネーブル(CONVST＝　　　　　　 )

図16. モード1b。CONVSTによる変換の開始。データ出力は常時イネーブル(CONVST＝　　　　　　 )

図17. モード2。CONVSTによる変換の開始。RDでデータの読み出し

20

LTC1418

RD = CONVST

CS = 0

BUSY

1418 F18

tCONV(SAMPLE N)

t6

DATA (N – 1)DB13 TO DB0

DATA DATA NDB13 TO DB0

DATA (N + 1)DB13 TO DB0

DATA NDB13 TO DB0

t11

t8

t10 t7

RD = CONVST

CS = 0

(SAMPLE N)

BUSY

1418 F19

tCONV

t6

DATA (N – 1)DB13 TO DB0

DATA DATA NDB13 TO DB0

t10

t11

t8

アプリケーション情報

図18. 低速メモリ･モード･タイミング

図19. ROMモード･タイミング

サを強制的にウェイト･ステートにします。前の変換結果がデータ出力に現れます。変換が完了すると、新しい変換結果がデータ出力に現れます。BUSYが“H”になって、プロセッサを解放すると、プロセッサはRD（＝CONVST）を“H”に戻して、新しい変換データを読み出します。

ROMモードでは、プロセッサはRD（＝CONVST）を“L”にして変換を開始し、前の変換結果を読み出します。変換が完了すると、プロセッサは新しい結果を読み出して、別の変換を開始することができます。

シリアル出力モード

SER/PAR入力ピンが“H”のときに、シリアル出力モードが選択されます。このモードでは、ピン16～20、D0（EXT/INT）、D1（DOUT）、D2（CLKOUT）、D3（SCLK）、およびD4（EXTCLKIN）は、図20に示すように、シリアル機能を実行します。（この説明では、これらのピンはシリアル機 能 名 で あ る EXT/INT、DOUT、CLKOUT、SCLK、EXTCLKINで引用します。）パラレル･モードの場合と同様、変換はCSが“L”のときのCONVSTの立下りエッジで開始されます。変換が完了し、出力シフト･レジスタが更新

されるとBUSYが“H”になり、DOUT（ピン19）上に有効データが現れます。このデータは、次の変換の開始前、または次の変換中にクロック･アウトすることができます。シリアル･データ出力バッファとシフト･クロックをイネーブルするには、CSとRDが“L”でなければなりません。

図20に、シリアル･モードのLTC1418の機能ブロック図を示します。この回路には2つの部分があります。つまり、変換クロック選択回路（EXT/INT、EXTCLKIN、およびCLKOUT）とシリアル･ポート（SCLK、DOUT、CSおよびRD）です。

変換クロック選択（シリアル･モード）

図20では、変換クロックは内部ADC動作を制御します。変換クロックは内部または外部です。EXT/INTを“L”に接続すると、内部クロックが選択されます。このクロックは16クロック･サイクルを生成し、これが各変換ごとにSARに供給されます。

外部変換クロックを選択するには、EXT/INTを“H”に接続し、外部変換クロックをEXTCLKIN（ピン16）に印加します。（変換中に外部シフト･クロック（SCLK）を使用するときは、非同期クロックで生成されるノイズを避けるために、SCLKを外

21

LTC1418

THREESTATE

BUFFER

THREESTATE

BUFFER

23RD

17• • •SCLK*

CS25

EXTCLKIN*16

EXT/INT*

BUSY*PINS 16 TO 20 ARE LABELED WITH THEIR SERIAL FUNCTIONS 1418 F20

20

DOUT*19

CLKOUT*18

26

SHIFTREGISTER

INTERNALCLOCK

16 CONVERSION CLOCK CYCLES

EOC

DATAIN14

DATAOUT

CLOCKINPUT

• • •

SAR

部変換クロックとして使用しなければなりません。精度を維持するために、外部変換クロック周波数は、30kHz～4.5MHzの間になければなりません。）SARは変換終了信号（EOC）を送ります。EOCは、外部クロック（EXTCLKIN）に16サイクル以上含まれていても16クロック･サイクルしかSARに入らないように、外部変換クロックをゲート制御します。

CSとRDが“L”のとき、これら変換クロック（内部または外部のいずれで生成されたかに関係なく）の16サイクルが、各変換中にCLKOUTに現れ、CLKOUTは次の変換まで“L”のままです。必要に応じて、CLKOUTをシリアル･ポートをドライブするためのマスタ･クロックとして使用することができます。変換中はCLKOUTが動作しているので、大きな電源過渡を引き起こし、ノイズを発生させるおそれのある過大な負荷を避けることが重要です。最高の性能を発揮させるには、CLKOUTの負荷を20pFに制限してください。

シリアル･ポート

図20のシリアル･ポートは、SCLK、RD、CSの3つの入力によって制御される16ビット･シフト･レジスタとスリーステート出力バッファによって制御されます。シリアル･ポートにはシリアル出力データを提供する1つの出力DOUTを備えています。

アプリケーション情報

図20. シリアル･モードの機能ブロック図（SER/PAR＝“H”）

SCLKはシフト･レジスタをクロック駆動するために使用されます。データは、CLKOUT（ピン18）をSCLK（ピン17）に接続するか、または外部データ･クロックをD3（SCLK）に印加することによって、内部変換クロックをマスタとして動作させて、クロック･アウトすることができます。1データ･ワードを転送するのに必要なSCLKサイクルの最小数は14です。通常、SCLKには16ビットのワード長に対して、16クロック･サイクルが含まれます。MSBを先頭とする14ビットと、それに2つのゼロ列が続きます。

RDにロジック“H”があると、SCLKをディスエーブルし、DOUTをスリーステートにします。連続SCLKを使用する場合は、RDを制御してシフト･クロック数を希望の数（すなわち、16サイクル）に制限し、データ転送後にDOUTをスリーステートに制限することができます。

CSにロジック“H”があると、DOUT出力バッファがスリーステートになります。また、“H”に接続すれば変換がディスエーブルされます。電源シャットダウン･モード（SHDN＝“L”）では、CSを“H”にすると、スリープ･モードが選択され、CSを“L”にするとナップ･モードが選択されます。通常のシリアル･ポート動作の場合、CSは接地しておくことができます。

DOUTはシリアル･データを出力します。各SCLKの立下り

22

LTC1418

t15

t14

SCLK VIL

VOH

VOLDOUT

1418 F21

LTC1418

BUSY (= RD)

CLKOUT ( = SCLK)

BUSYCONVSTCONVST

RD

SCLK

CLKOUT

EXT/INT

DOUT

2624

23

17

18

20

25

19 DOUT

CS1418 F22a

µP OR DSP(CONFIGURED

AS SLAVE)OR

SHIFTREGISTER

D12 D11

D11D12

CAPTURE ONRISING CLOCK

D13

D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0FILL

ZEROSD13

1

t5

t6

2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 1 2 3

D13 D13 D12 D11Hi-Z Hi-Z

DATA NDATA (N – 1)

(SAMPLE N)(SAMPLE N + 1)

DOUT

CS = EXT/INT = 0

CLKOUT (= SCLK)

CONVSTt13

tCONV

t8

SAMPLE HOLDHOLD

t10

t7

t11 1418 F22b

BUSY (= RD)

t15

t14

CLKOUT(= SCLK) VIL

VOH

VOLDOUT

CAPTURE ONFALLING CLOCK

エッジで14ビットをMSBを先頭に（図21と22を参照）。16のSCLKが提供された場合、14のデータ･ビットの後に2つのゼロが続きます。MSB（D13）はSCLKの最初の立上りエッジと最初の立下りエッジで有効になります。D12は2番目の立上りエッジと2番目の立下りエッジで有効になります。残りのビットもすべて同じです。データはいずれかのエッジでも捕捉できます。データがSCLKの立上りエッジで捕捉される場合に、最大のホールド時間マージンが達成されます。BUSYは変換の終わりを表示します。

LTC1418がマスタ･シリアル･デバイスとして構成されたときは、BUSYをフレーミング･パルスとして使用し、そ

アプリケーション情報

図21. SCLKからDOUTの遅延

図22. 内部変換クロックを選択。データはADCクロック出力をマスタ･シフト･クロック（CLKOUTからドライブされるSCLK）として使用して変換中に転送

23

LTC1418

D12 D11

D11D12

CAPTURE ONRISING CLOCK

D13

D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0FILL

ZEROSD13

1

t5

t6

t10

2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 1 2 3

D13 D13 D12 D11Hi-Z Hi-Z

DATA NDATA (N – 1)

(SAMPLE N)(SAMPLE N + 1)

DOUT

CS = 0, EXT/INT = 5

EXTCLKIN (= SCLK)

CONVSTt13

tCONV

t8

SAMPLE HOLDHOLD

tdEXTCLKIN

t7

t11 1418 F23b

BUSY (= RD)

t15

t14

tLEXTCLKINtHEXTCLKIN

EXTCLKIN(= SCLK) VIL

VOH

VOLDOUT

CAPTURE ONFALLING CLOCK

LTC1418

BUSY (= RD)

EXTCLKIN ( = SCLK)

BUSYCONVSTCONVST

RD

EXTCLKIN

SCLK

EXT/INT

DOUTDOUT

CS

5V

25

20

19

2624

17

16

23

1418 F23a

µP OR DSP

れをRDピンに接続することによって、シリアル出力データを転送した後に、シリアル･ポートをスリーステートにすることができます。

図22～25にいくつかのシリアル･モード動作を示し、LTC1418シリアル･ポートの柔軟性を示します。

変換中のシリアル･データ出力

変換とデータ転送に内部変換クロックを使用。図22は変換中にクロック･アウトされる前の変換からのデータを示します。変換クロックとSCLKはLTC1418の内部クロックから

供給されます。内部クロックは変換時間が最高速になるように最適化されているので、このモードでは総合的に最高の速度性能を提供することができます。内部変換クロックを選択するには、EXT/INT（ピン20）を“L”に接続します。内部クロックはCLKOUT（ピン18）に現れます。このピンをSCLK（ピン17）に接続すればSCLKを供給できます。

変換とデータ転送に外部クロックを使用。図23の回路では、変換中に前の変換からのデータが出力されます。変換クロックとシフト･クロックの両方が外部クロックから供給されます。外部変換クロックを選択するには、EXT/INTを“H”に接続し、クロックをEXTCLKINに印加します。同じク

図23. 外部変換クロックを選択。データは外部クロック（外部クロックでEXTCLKINとSCLKの両方をドライブ）を使用して変換中に転送

アプリケーション情報

24

LTC1418

LTC1418

BUSYCONVST2624

19

20

25

23

17

CONVST

RD

SCLK

EXT/INT

DOUT

CS

1418 F24a

µP OR DSP

INT

C0

SCK

MISO

12 11 10 9 8 7 6 5 4 3 2 1 0FILL

ZEROSD13

t5

t6

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

Hi-Z

DATA N

Hi-Z

(SAMPLE N)DOUT

CS = EXT/INT = 0

CONVSTt13

tCONV

t8

HOLD SAMPLE

t9

t10

1418 F24b

t11

BUSY

SCLK

RD

D11D12

CAPTURE ONRISING CLOCK

D13

t15

t14

tLSCLKtHSCLK

SCLKVIL

VOH

VOLDOUT

CAPTURE ONFALLING CLOCK

ロックをSCLKにも印加して、データ･シフト･クロックを提供します。精度を維持するために、変換クロック周波数は30kHz～4.5MHzの間でなければなりません。

非同期クロックによってノイズが発生するおそれがあるので、内部クロックによる変換中に外部クロックでデータをクロック駆動することは推奨されません。

アプリケーション情報

図24. 内部変換クロックを選択。データは変換後に外部SCLKを使用して転送される。BUSY↑は変換の終了を示す。

変換後のシリアル･データ出力

内部変換クロックと外部データ･クロックを使用。このモードでは、各変換の終了後、次の変換の開始前にデータが出力されます（図24）。内部クロックを変換クロックとして使用し、外部クロックはSCLKに使用されます。このモードはプロセッサがマスタ･シリアル･デバイスとして動作するアプリケーションに役立ちます。このモードはSPIおよび

25

LTC1418

LTC1418

BUSY

CONVSTCONVST

RD

EXTCLKIN

SCLK

EXT/INT

DOUT

CS

5V

25

1624

23

17

26

19

201418 F25a

µP OR DSP

CLKOUT

INT

C0

SCK

MISO

t5

t6

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

CS = 0, EXT/INT = 5

CONVST

EXTCLKIN

t13

tdEXTCLKIN

t8

HOLD SAMPLE

t9

t7

t11

BUSY

SCLK

RD

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 1 2 3 4

12 11 10 9 8 7 6 5 4 3 2 1 0FILL

ZEROSD13Hi-Z

DATA N

Hi-Z

(SAMPLE N)DOUT

tCONV

t10

1418 F25b

D11D12

CAPTURE ONRISING CLOCK

D13

t15

t14

SCLKVIL

VOH

VOLDOUT

CAPTURE ONFALLING CLOCK

tLSCLK

tHSCLK

MICROWIREに対応しています。また、SCLK周波数が非常に低い（30kHz以下）ときにも動作可能です。内部変換クロックを選択するには、EXT/INTを“L”に接続します。外部SCLKがSCLKに印加されます。RDが“L”になった後にだけデータをクロック駆動し、データ転送後にDOUTがスリーステートになるように、RDを使用して外部SCLKをゲート制御することができます。16を超えるSCLKが供給された場合は、データ･ワードの後にさらに多くのゼロが無制限に埋められます。

アプリケーション情報

図25. 外部変換クロックを選択。データは変換後に外部SCLKを使用して転送される。BUSY↑は変換の終了を示す。

外部変換クロックと外部データ･クロックを使用。図25では、各変換の完了後、次の変換の開始前にもデータが出力されます。外部クロックを変換クロックに使用し、別の外部クロックまたは同じ外部クロックをSCLKに使用します。変換に外部クロックを使用することを除いて、このモードは図24と同じです。このモードによって、ユーザは内部ビット･テスト･タイミングを精密に制御したり、正確な変換時間を提供するために、A/D変換

26

LTC1418

G28 SSOP 0694

0.005 – 0.009(0.13 – 0.22)

0° – 8°

0.022 – 0.037(0.55 – 0.95)

0.205 – 0.212**(5.20 – 5.38)

0.301 – 0.311(7.65 – 7.90)

1 2 3 4 5 6 7 8 9 10 11 12 1413

0.397 – 0.407*(10.07 – 10.33)

2526 22 21 20 19 18 17 16 1523242728

0.068 – 0.078(1.73 – 1.99)

0.002 – 0.008(0.05 – 0.21)

0.0256(0.65)BSC

0.010 – 0.015(0.25 – 0.38)DIMENSIONS DO NOT INCLUDE MOLD FLASH. MOLD FLASH

SHALL NOT EXCEED 0.006" (0.152mm) PER SIDEDIMENSIONS DO NOT INCLUDE INTERLEAD FLASH. INTERLEAD FLASH SHALL NOT EXCEED 0.010" (0.254mm) PER SIDE

*

**

を外部クロックに同期させることができます。図24に示すとおり、このモードはSCLK周波数が非常に低い（30kHz以下）のときに有効です。ただし、精度を維持するために、外部変換クロックは30kHz～4.5MHzの間でなければなりません。16を超えるSCLKが供給された場合は、データ･ワードの後にさらに多くのゼロが無制限に

埋められます。外部変換クロックを選択するには、EXT/INTを“H”に接続します。外部SCLKがSCLKに印加されます。RDを使用して、RDが“L”になった後でのみデータがクロック駆動されるように、外部SCLKをゲート制御することができます。

アプリケーション情報

パッケージ　注記がない限り、寸法はインチ（mm）

Gパッケージ28ピン･プラスチックSSOP（0.209）（LTC DWG # 05-08-1640）

27

LTC1418

N28 1197

0.255 ± 0.015*(6.477 ± 0.381)

1.370*(34.789)

MAX

3 4 5 6 7 8 9 10 11 12

21

13 14

151618 1719202223242526

2

27

1

28

0.020(0.508)

MIN

0.125(3.175)

MIN

0.130 ± 0.005(3.302 ± 0.127)

0.065(1.651)

TYP

0.045 – 0.065(1.143 – 1.651)

0.018 ± 0.003(0.457 ± 0.076)

0.005(0.127)

MIN0.100 ± 0.010

(2.540 ± 0.254)

0.009 – 0.015(0.229 – 0.381)

0.300 – 0.325(7.620 – 8.255)

0.325+0.035–0.015+0.889–0.3818.255( )

*THESE DIMENSIONS DO NOT INCLUDE MOLD FLASH OR PROTRUSIONS. MOLD FLASH OR PROTRUSIONS SHALL NOT EXCEED 0.010 INCH (0.254mm)

パッケージ　注記がない限り、寸法はインチ（mm）

Nパッケージ28ピンPDIP（細型0.300）（LTC DWG # 05-08-1510）

リニアテクノロジー・コーポレーションがここで提供する情報は正確かつ信頼できるものでありますが、その使用に関する責務は一切負いません。また、ここに記載された回路結線と既存特許とのいかなる関連についても一切関知いたしません。

28

LTC1418

1

2

3

4

5

6

7

8

9

10

11

12

13

14

28

27

26

25

24

23

22

21

20

19

18

17

16

15

AIN+

AIN–

VREFREFCOMP

AGND

D13(MSB)

D12

D11

D10

D9

D8

D7

D6

DGND

VDDVSS

BUSY

CS

CONVST

RD

SHDN

SER/PAR

(EXT/INT)D0

(DOUT)D1

(CLKOUT)D2

(SCLK)D3

(EXTCLKIN )D4

D5

LTC1418

10µF1µF

DIFFERENTIALANALOG INPUT(0V TO 4.096V) 10µF

1N5817*

*REQUIRED ONLY IF VSS CAN BECOME POSITIVE WITH RESPECT TO GROUND

5V

14-BITPARALLEL

BUS

µP CONTROLLINES

1418 TA03

VREFOUTPUT

2.5V

標準的応用例

単一5V電源、200kHz、14ビット･サンプリングA/Dコンバータ

関連製品

製品番号 説明 注釈

ADC

LTC1274/LTC1277 低消費電力、12ビット、100ksps ADC 消費電力10mW、パラレル/バイト･インタフェース

LTC1412 12ビット、3MspsサンプリングADC 最高のダイナミック性能、ナイキストにてSINAD＝72dB

LTC1415 単一5V、12ビット、1.25Msps ADC 消費電力55mW、SINAD 72dB

LTC1416 低消費電力、14ビット、400ksps ADC 消費電力70mW、SINAD 80.5dB

LTC1419 低消費電力、14ビット、800ksps ADC 真の14ビット･リニアリティ、SINAD 81.5dB、消費電力150mW

LTC1604 16ビット、333kspsサンプリングADC ±2.5V入力、SINAD＝90dB、THD＝100dB

LTC1605 単一5V、16ビット、100ksps ADC 低消費電力、±10V入力、パラレル/バイト･インタフェース

DAC

LTC1595 SO-8の16ビットCMOS乗算型DAC 最大INL/DNL±1LSB、グリッチ1nV • sec、DAC8043のアップグレード

LTC1596 16ビットCMOS乗算型DAC 最大INL/DNL±1LSB、DAC8143/AD7543のアップグレード

リファレンス

LT1019-2.5 高精度バンドギャップ･リファレンス 0.05%最大、5ppm/℃最大

LINEAR TECHNOLOGY CORPORATION 1998

1098 0.5K • PRINTED IN JAPAN

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