【19】中華民國　　　　　　【12】專利公報 　（B）【11】證書號數：I493878【45】公告日： 中華民國 104 (2015) 年 07月 21日【51】Int. Cl.： H03M1/06 (2006.01) H03M1/66 (2006.01)

發明　　　　　全 12 頁　

【54】名　　稱：改善電容合併切換技術的數位類比轉換電路線性度之資料加權平均演算法系統

SYSTEM OF USING A LOW-COST DATA WEIGHTED AVERAGINGALGORITHM TO IMPROVE THE LINEARITY OF A DAC CIRCUIT WITHMERGED CAPACITOR SWITCHING TECHNIQUE

【21】申請案號：101132038 【22】申請日： 中華民國 101 (2012) 年 09月 03日【11】公開編號：201412024 【43】公開日期： 中華民國 103 (2014) 年 03月 16日【72】發 明 人： 劉濱達 (TW) LIU, BIN DA；趙宜任 (TW) CHAO, I JEN；沈易律 (TW) SHEN,

YI LYU【71】申 請 人： 國立成功大學 NATIONAL CHENG KUNG

UNIVERSITY臺南市東區大學路 1號

【74】代 理 人： 吳冠賜；蘇建太【56】參考文獻：

US 6469648B2US 20020063648A1

US 7916058B1

H. T. Ziboon and H.M. Azzawi, “DWA TECHNIQUE TO IMPROVE DAC OFSIGMA-DELTA FRACTIONAL-N FREQUENCY SYNTHESIZER FOR WIMAX”,June 2009

審查人員：陳臆聰

[57]申請專利範圍1.　一種改善使用電容合併切換技術的數位類比轉換電路線性度之資料加權平均演算法系統，用以設定連接至一共模參考電壓的多數個單位電容的組態，該資料加權平均演算法

系統包括：一 2的補數校正電路，其接收一 N位元二進位碼輸入訊號，該 2的補數校正電路校正該 N位元二進位碼輸入訊號的部分二進位碼輸入訊號，以正確產生代表著連接至該共模參考電壓之多數個單位電容個數的二進位碼訊號；一指標產生器電路，連接至

該 2的補數校正電路，依據該二進位碼訊號，以更新指向下一次開始選擇該多數個單位電容的起始位址二進位碼訊號；一解碼器電路，連接至該指標產生器電路，用以將指標

產生器電路輸出之該起始位址二進位碼訊號轉換成 2N-1 位元之分別指向多數個單位電容的指標訊號，以控制桶狀移位器電路指向下一次開始選擇的頭一個單位電容；一二進位

碼至溫度碼轉換電路，連接至該 2的補數校正電路，該二進位碼至溫度碼轉換電路將該2的補數校正電路輸出之該二進位碼輸出訊號轉換成為溫度碼輸出訊號；一桶狀移位器電路，連接至該解碼器電路及該二進位碼至溫度碼轉換電路，以產生選擇連接至共模參

考電壓之單位電容的第一控制訊號；以及 一後端產生控制單位電容訊號之邏輯電路，連接至桶狀移位器電路，以產生連接至一正參考電壓與一負參考電壓之單位電容的第二及

第三控制訊號。

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2.　如申請專利範圍第 1項所述之資料加權平均演算法系統，其中，該 2的補數校正電路判斷該 N位元輸入訊號之最高位元，若該最高位元為 1，則將 N位元輸入訊號轉換成其 2的補數，若最高位元為 0，則不對該 N位元輸入訊號做任何變動。

3.　如申請專利範圍第 2項所述之資料加權平均演算法系統，其中，該 2的補數校正電路包含多個 XOR邏輯閘與半加器電路。

4.　如申請專利範圍第 3項所述之資料加權平均演算法系統，其中，該指標產生器電路係將其每一次之輸入訊號與上一次之指標訊號做相加，以產生更新之該起始位址訊號。

5.　如申請專利範圍第 4項所述之資料加權平均演算法系統，其中，該解碼器電路內建一第一真值表，該第一內建真值表可隨著其位元數的增減而有所變動，該第一內建真值的輸

入端為 N-1位元，輸出端為 2N-1 位元。6.　如申請專利範圍第 5項所述之資料加權平均演算法系統，其中，該二進位碼至溫度碼轉換電路內建一第二真值表，該第二內建真值表可隨著其位元數的增減而有所變動，該第

二內建真值的輸入端為 N位元，輸出端為 2N-1 位元。7.　如申請專利範圍第 6項所述之資料加權平均演算法系統，其中，桶狀移位器電路架構包含了一 2N-1 乘 2N-1 場效電晶體陣列與輸出緩衝器電路。

8.　如申請專利範圍第 7項所述之資料加權平均演算法系統，其中，該後端產生控制單位電容訊號之邏輯電路係將該將桶狀移位器輸出之單位電容的該控制訊號反向後與該 N位元輸入訊號之最高位元，透過 NAND閘進行 NAND運算來產生代表選擇連接至該正參考電壓的單位電容之該第二控制訊號。

9.　如申請專利範圍第 8項所述之資料加權平均演算法系統，其中，該後端產生控制單位電容訊號之邏輯電路係將該將桶狀移位器輸出之單位電容的該控制訊號反向後與該 N位元輸入訊號之反向最高位元，透過 AND閘進行 AND運算來產生代表選擇連接至該負參考電壓的單位電容之該第三控制訊號。

10. 如申請專利範圍第 9項所述之資料加權平均演算法系統，其中，該 2的補數校正電路、該指標產生器電路、該解碼器電路、該二進位碼至溫度碼轉換電路、該桶狀移位器電

路、該後端產生控制單位電容訊號之邏輯電路係以電路實現或製成積體電路。

圖式簡單說明

圖 1(A)、圖 1(B)係習知技術電容合併的示意圖。圖 2係一習知之使用電容合併技術之數位類比轉換器(DAC)電路與傳統數位類比轉換器

(DAC)電路的數位碼與相對應類比電壓的轉換對照比較表。圖 3係本發明之改善電容合併切換技術的數位類比轉換電路線性度之資料加權平均演算

法系統的方塊圖。

圖 4係本發明之 2的補數校正電路運作的流程圖。圖 5(A)及圖 5(B)係本發明之 2的補數校正電路的方塊圖。圖 6係本發明之指標產生器電路的方塊圖。圖 7係本發明之全加器的電路圖。圖 8係本發明之 D型正反器的電路圖。圖 9係本發明之解碼器電路的方塊圖。圖 10係本發明之解碼器電路的真值表之示意圖。圖 11係本發明之二進位碼至溫度碼轉換電路的方塊圖。圖 12係本發明之二位元二進位碼至三位元溫度碼子轉換器的方塊圖。圖 13係本發明之桶狀移位器電路的電路圖。

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圖 14係本發明之後端產生控制單位電容訊號之邏輯電路的電路圖。圖 15係本發明之改善使用電容合併切換技術的數位類比轉換電路線性度之資料加權平均

演算法系統的運作示意圖。

圖 16係習知技術的訊號對雜訊失真比的模擬示意圖。圖 17係本發明的訊號雜訊失真比的模擬示意圖。圖 18係本發明與習知技術的比較之示意圖。

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