21 总线

CPU

林楠

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《计算机组成原理》第三章系统总线

系统总线

存储器

运算器

控制器

接口与通信

输入 / 输出设备

Cache

总线一章不是考试的重点，需要识记的内容较多，相对的重点在于总线仲裁和定时。

了解总线标准知道有正式标准和工业标准，知道有几种不同的标准，标准规定了总线的机械结构功能结构和电气规范。

掌握总线操作和定时1 、同步定时方式2 、异步定时方式知道不同的定时方式的原理。

掌握总线仲裁1 、集中仲裁方式2 、分布仲裁方式要能说出各种不同的仲裁方式以及它们各自的原理。

了解识记

总线概述1 、总线的基本概念2 、总线的分类3 、总线的组成和性能指标注意单总线、双总线和多总线指的是有几套数据总线、控制总线以及地址总线。

第三章系统总线

3.1 、总线的概念（共享分时）3.2 、总线的分类3.3 、系统总线的组成3.4 、总线的结构3.5 、总线的仲裁3.6 、总线的标准


总线：连接计算机中的多

个部件的，一组共享信号传送线路，

它能够分时接收和发送各种信号。

共享：是指总线所连接的各部件都通过它传递信号。

分时：是指在某一时刻只允许有一个部件将信号送上总线。

分时共享是总线的主要特征。

3.1 总线的概念

总线不仅是指一组传输线，还包括相应的总线接口和总线控制器。

由于总线是分时共享的，总线所连的各个部件都应有三态门器件，这是

最基本的总线接口逻辑，

有的部件为了解决速度匹配问题，设有缓冲寄存器作为总线接口寄存器。

（例如：人 – 站台（缓冲） -- 车）

为了实现分时共享，必须制定一套相应的规则，称为总线协议，连在总

线上的各个部件必须遵守这些协议，才能有序地分时共享总线。

总线控制器便是总线协议的维护者，当多个部件争用总线时，由总线控

制器进行裁决，决定由谁首先使用总线。

3.1 总线的概念

总线的基本结构一组传输线总线接口（三态门）总线接口寄存器（缓冲作用）总线控制器（维护总线协议）

三态门 : 具有三种逻辑状态的门电路。

0 状态 , 1 状态 , 浮空状态

D Q

G

输入输出

G D Q

0 0 1

0 1 ×

0 1 Z

Review ：三态门电路

当控制信号 /G 为低电平（ 0 ）三态门的输入 D 被送到总线上，输出Q 。

C

B

A

B’

A’

C’

CPA’

CPB’

CPC’

控 A

控 B

控 C

计算机总线实现举例

典型做法：发送端：通过三态门将信号分时送入总线接收端：靠定时打入脉冲接收信号。

3.1 总线的概念

1 ）按总线连接的部件分为：

片内总线：连接芯片内各部件的总线。（例： CPU 内部总线）特点：结构简单，传输距离短，速度高。

系统总线：在一个计算机系统内连接 CPU 、主存、输入 / 输出接口等部件的总线。系统总线包括：地址总线、数据总线、控制总线，以及电源线。

特点：传输距离较短，速度较高。

通信总线：多台计算机之间，或计算机与一些智能设备之间的连线。一般仅有较窄数据线和简单的控制信号线。特点：传输距离远，速度较低。

3.2 总线的分类

重点学习

2 ）按传送方向分为：

单向总线：信号只能延一个方向传送，一个设备发送另一个设备接收。

双向总线：信号可以向两个方向传送，一个设备既可从总线上接收也可向总线上发送信号。A1

A2

A8

Y1

Y2

Y8

G

…

A1

A2

A8

B1

B2

B8

DIRG

…

地址总线单向

数据总线双向

3.2 总线的分类

3 ）按数据传送格式分为：

并行总线：并行总线的数据线有多条，可同时传送多个二进制位，通常数据总线上可同时传送的二进制位数称为数据通路的宽度；

系统总线一般是并行总线，其数据通路的宽度与 CPU 一致，并为字节的整数倍。

串性总线：串性总线中的数据线只有一条，只能串行地逐位传送数据或有两根数据线，分别实现两个方向的数据传输。外部总线多用串行总线，节省线路成本，实现远距离传述，显然串行总线的传输速度低于并行总线。

3.2 总线的分类

3.2 总线的分类

并行传送比串行传送速度快，系统总线都采用并行传送。

串行传送

并行传送

4 ）按时序控制方式分为：

同步总线：设置统一的时钟信号，数据传送时，收发双方严格遵循这个时钟信号。应用范围：总线上各部件间工作速度差异较小，其控制较简单，但时间利用率可能不高。异步总线：没有统一的时序信号，数据传送时，采用应答方式工作。应用范围：总线上各部件工作速度差异较大，传输时间可根据需要而定，时间利用率高，控制复杂。

准同步总线：采用同步异步相结合的方法。在计算机系统中，总线周期包含若干时钟周期，时钟周期数可根据需要决定，基本总线周期含有时钟的周期数最少（通常根据 CPU 方向和内存的需要而定）。

3.2 总线的分类

同步时序：时间在总线上出现的时刻由总线时钟信号来确定，所有的事件都出现在时钟信号的前沿，大多数时间只能占据单一时钟周期。

CPU→

主存→

CPU→

CPU→

主存→

3.2 总线的分类

异步时序：后一事件的出现取决于前一事件的出现，即建立在应答式或互锁机制基础上，这种系统中不需要统一的时钟信号，总线周期的长度可变。

CPU→

CPU→

CPU→

主存→

主存→

3.2 总线的分类

系统总线包括：数据总线、地址总线、控制总线和电源线。

1 ）、数据总线 DB （ Data Bus ）数据总线用来实现数据传送，一般为双向传送。数据总线的宽度，一般有 8位、 16位、 32位、 64位等，它是系统总线的一个重要指标。根据数据总线的宽度可将系统总线分为 8位总线、 16位总线、 32位总线、 64位总线等。

2 ）、地址总线 AB （ Address Bus ）地址总线用于传送地址信号，以确定所访问的存储单元或某个 I/O 端口，地址总线一般有 16位、 20位、 24位、 32位等几种宽度标准地址总线确定了可访问存储空间的大小。地址总线为单向总线，只有掌管总线控制权的主控部件，如： CPU ， DMA控制器、 IOP 等，才能向地址总线发地址码。不能掌管总线控制权的部件，如存储器，不能发送地址码，只能从地址总线上接收地址信号，进行地址译码。

3.3 系统总线的组成

需要一提的是在微处理器中，由于芯片的引脚数有限，常将地址总线与数据总线复合或部分复合使用以减少芯片引脚数目。

例如：部分复合使用时，在总线周期开始，先用地址 / 数据复合线传送地址码的高位部分，将它送入一个地址锁存器，同时专用地址线传送地址码的低位部分，两部分合成为完整的地址码。然后再用地址 / 数据复合线传送数据。

3 ）控制总线 CB （ Control Bus ）

控制线用来传送各类控制 / 状态信号。各种不同的总线标准其数据总线和地址总线的差别都不大，而它们的控制总线则各具特色，差别最大。

3.3 系统总线的组成

1 、以 CPU 为中心的双总线结构

主存

输入 / 输出接口






CPU

存储总线

I/O 总线

3.4 总线的结构

1 ）结构特点：两簇总线。 CPU 与内存之间交换信息的通路，即存储总线 M-BUS 。 CPU 与输入输出设备之间交换信息的通路，即 I/O-BUS 。

2 ）分析与结论根据结构特点画关系图，显而易见，内存与 I/O 设备之间交换信息

都要通过 CPU ，因此称面向 CPU 的双总线结构。

优点：是同一时间内只能进行一种传送，因此控制线路简单，时间关系

易于处理，可以采用同步控制方式。缺点：是由于 I/O 设备与存储器交换信息要有 CPU 的干预，因而当

I/O 设备工作频繁时要占用大量的 CPU 时间，从而降低了

CPU 的工作效率，因此，这种结构为多数低档小型机所采用。

存储器输入 / 输出设备CPU

3.4 总线的结构

2 、单总线结构

主存







CPU

总线使用级别：1 ）外部设备的级别最高，2 ） CPU次之，3 ）存储器最低。

系统总线

3.4 总线的结构

2 、单总线结构 CPU 使用单总线取指令

外部设备和存储器统一编址。

例如：假设地址范围FF00~FFFF 作为外部设备的地址，其他为内存地址。

这样 CPU就会在不同的地址单元读写数据，对外部设备的输入输出操作完全与内存单元的操作方法相同。

CPU 使用单总线与外设传送数据

3.4 总线的结构


使用单总线进行 DMA 操作

在单总线结构中，某些外部设备也可以指定地址。此时，外设占用总线控制部件交换信号， CPU放弃总线控制权，让给外设，外设得到总线控制权后，向总线发出地址信号，与其他设备进行信息交换。1 ）如果外设指定的地址单元是内存地址，那么内存与外设之间将进行直接内存信息传送，这就是 DMA 传送。

3.4 总线的结构


2 ）如果外设指定的地址是一个外设，则外设与外设进行数据传送。

使用单总线进行两外设间数据传送

3.4 总线的结构

1 ）结构特点：靠一组总线（包括地址总线、数据总线和各种控制线）

来实现 CPU 、存储器、 I/O 设备之间的信息交换。

2 ）分析与结论 1 ）中央处理器不再是计算机的中心， CPU 与其他设备一样，

只不过是单总线的一个子系统。 2 ）采用单总线结构后系统功能增强。因为采用单总线传送方式允许 I/O 设备直接与存储器交换信息，

除分配总线使用权时还要与 CPU 打交道外，基本上不影响 CPU ，

外部设备和内存统一编码， CPU可以象访问内存一样访问外设。

3 ）存在问题 1 ）单总线的工作不允许有两个主设备同时使用总线，因此，当

I/O 设备控制总线使用权时， CPU 不能从主存中读取数

据，因而降低了 CPU 的处理速度。 2 ）由于所有设备都连在一组总线上，总线负载重。

3.4 总线的结构

3 、以存储器为中心的双总线结构（当前广泛使用）

主存




输入 / 输出设备CPU

系统总线

存储总线

3.4 总线的结构

1 ）结构特点在内存上开了两个口子，一个与 CPU 相连，专供它与 CPU交换信息；

另一个口子与原来的单总线相通，实现内存与外设的信息交换。

2 ）分析与结论 1 ）存储器为计算机的中心，这种结构为面向存储器的双总线结

构。 2 ）这种结构不是对单总线结构的否定，而是对它很好的补充。首先， CPU 通过专用总线与主存交换信息，不仅提

高了 CPU 的速度，而且减轻了系统总线的负担。其次，主存与 I/

O 设备交换信息，不必经过 CPU ，因此又保持了单总线的主要优点 ----灵活。

整个计算机系统由早期以 CPU 为中心发展为以存储器为中心，

因此，这种总线结构被广泛采用。

CPU 输入 / 输出设备存储器

3.4 总线的结构



输入输出总线CPU

DMA 接口

存储总线

DMA 总线：存储器与高速外部设备（磁盘）之间的总线

4 、带 DMA 的三总线结构（常用在大、中型计算机中）

3.4 总线的结构

DMA Direct Memory Access （存储器直接访问）

高速 I/O 设备

DMA 总线内存

CPU

系统总线

内存





输入 / 输出总线

IO处理机

5 、带 I/O处理机的三总线结构

存储总线

3.4 总线的结构

具有特殊功能的处理器，由通道对 I/O 统一管理。

CPU

系统总线

内存







扩展总线

6 、带 Cache 总线和桥接器的总线结构

Cache局部总线

桥

3.4 总线的结构

CPU

系统总线

内存

扩展总线（ ISA ）

7 、带高速总线的系统总线结构

Cache局部总线

桥高速 I/O

桥

高速总线（ PCI ）

高速 I/O

低速 I/O 低速 I/O低速 I/O

3.4 总线的结构

总线结构举例： PCI 总线体系结构

3.4 总线的结构

大多数计算机采用了分层次的多总线结构。速度差异较大的设备模块使用不同速度的总线，速度相近的设备模块使用同一类总线。

　　PCI 总线：用于连接高速的 I/O 设备模块。通过“桥”芯片，上与更高速的 CPU 总线相连，下与低速的 ISA 总线相接。 PCI 总线是一个 32( 或 64位 ) 的同步总线， 32位 ( 或 64位 ) 数据 / 地址线是同一组线，分时复用。

PCI 是一个与处理器无关的高速外围总线，又是至关重要的层间总线。它采用同步时序协议和集中式仲裁策略，并具有自动配置能力。

　　系统中允许有多条 PCI 总线。

总线结构举例（续）

3.4 总线的结构

ISA 总线： Pentium 机使用该总线与低速 I/O 设备连接。主板上一般留有 3—4 个 ISA 总线扩充槽，以便使用各种 16位 /8位适配器卡，如声卡、 CD-ROM适配器、以太网卡等。该总线支持 7 个 DMA 通道和 15级可屏蔽硬件中断。

即插即用简称 PnP 。就是说，新设备应只需简单的插入即可开始运行，不需要用户去拨动开关、插拔跳线以及复杂地安装软件来调整和重新配置系统。这意味着重新配置行为是自动完成的，并且对用户是透明的。

Intel 和 Microsoft联手提出了一个即插即用 ISA 规范，该规范定义了 ISA 总线适配器卡最小实现功能集。 PnP ISA 规范还不能做到识别什么样的适配器卡插在哪个槽的地理位置，但它已能读取和重新配置这种 PnP卡的配置信息。而且它允许 PnP ISA适配卡与老式的 ISA 总线适配器卡共存于系统中。　

总线结构举例（续）

3.4 总线的结构

在 PCI 总线体系结构中有三种桥。

桥连接两条总线，使彼此间相互通信。桥又是一个总线转换部件，可以把一条总线的地址空间映射到另一条总线的地址空间上，从而使系统中任意一个总线主设备都能看到同样的一份地址表。

以桥连接实现的 PCI 总线结构具有很好的扩充性和兼容性，允许多条总线并行工作。它与处理器无关，不论 HOST 总线上是单CPU 还是多 CPU ，也不论 CPU 是什么型号，只要有相应的HOST桥芯片 ( 组 ) ，就可与 PCI 总线相连。

Pentium 机总线系统中有一个核心逻辑芯片组，简称 PCI 芯片组，它包括主存控制器和 cache 控制器芯片、北桥芯片和南桥芯片。这个芯片组叫 Intel 430 系列、 440 系列，它们在系统中起着至关重要的作用。

3.4 总线的结构

　正在发展的 Futurebus+ 总线标准是 VME国际贸易协会、 IEEE微处理机标准委员会等团体以及来自公司、大学的专家们协作开发的。其目标是开发一种真正开放的总线标准，使之能支持 64位地址空间， 64位、 128位、 256位数据传输，为下一代的多处理机系统提供一个稳定的平台。

　 Futurebus+ 的重要意义在于，它很可能取代当代微处理机的总线策略。 Futurebus+ 是一个高性能的异步总线标准。

Futurebus+ 总线是迄今为止最复杂的总线标准，覆盖了物理层和逻辑层。它既可用于 CPU 总线，也可用于高速外围总线而与 PCI 总线竞争。

Futurebus+ 和 PCI 都支持很高的数据传输率，但 PCI 的总线物理范围较小，适合于低成本的小系统 ( 如 PC 机 ) ，而Futurebus+ 的目标是提供灵活和宽广的能力，以满足各类高性能系统的需求，适合于高成本的较大规模计算机系统。

3.4 总线的结构

连接到总线上的功能部件有主和从两种形态。

如： CPU 在不同的时间可以主动，也可以被动，但是存储器只能被动。

主设备可以启动一个总线周期，从设备只能响应主部件的请求。

每次总线操作，只能有一个主设备占用总线控制权，但同一时间里可以有一个或多个从设备。

为了解决多个主设备同时竞争总线控制权，必须具有总线仲裁部件，以某种方式选择其中一个主设备作为总线的下一次主方。

对多个主设备提出的总线请求，一般采用优先级或公平策略进行仲裁。

除 CPU外，输入输出设备也可以提出总线请求。对输入输出设备的总线请求采用优先级策略。

3.5 总线的仲裁

按照总线仲裁电路的位置不同，仲裁分为集中式和分布式仲裁两类。

集中式仲裁总线控制：总线控制逻辑电路基本集中在一起。

分布式仲裁总线控制：总线控制逻辑基本分散在总线各个部件中。

1 ）、集中式仲裁

集中式仲裁中每个总线上的部件有两条线连仲裁器：

一条是送往仲裁器的总线请求信号线 BR ，一条是仲裁器送出的总线授权信号线 BG 。

(1) 链式查询方式(2) 计数器定时查询方式(3) 独立请求方式

3.5 总线的仲裁

(1) 链式查询方式

特点：总线授权信号 BG串行地从一个 I/O 接口传送到下一个 I/O 接口。假如 BG 到达的接口无总线请求，则继续往下查询；假如 BG 到达的接口有总线请求，则该 I/O 接口获得了总线控制权。

离仲裁器最近的设备具有最高优先级，通过接口的优先级排队电路来实现。

优点 : 只用很少几根线就能按一定优先次序实现总线仲裁，易扩充设备。

缺点 : 询问链电路中，如果第 i 个设备接口有故障，第 i 个以后的设备不能工作。查询链的优先级是固定的，各个设备使用总线不公平。

3.5 总线的仲裁BS －总线忙BR －总线请求BG －总线同意

总线控制部件 I/O 接口 0 …

BS

BR

I/O 接口 1 I/O 接口 n

…BG

数据线

地址线

I/O 接口 1

3.5 总线的仲裁

(1) 链式查询方式（过程演示）

BS －总线忙BR －总线请求BG －总线同意

（ 1 ）当某个设备请求使用总线时，在该设备所属的请求线上发出 BRi 信号。（ 2 ） CPU根据优先原则同意后，回答 BGi 信号。（ 3 ）链式查询各设备，遇到第一个请求的设备对其授权总线控制，该设备下降自己的 BRi 信号，并上升 SACK 信号证实已收到BGi 信号。（ 4 ） CPU 接到 SACK 信号后下降 BGi 作为回答。（ 5 ）在 BBSY 为“ 0” 时该设备上升 BBSY表示该设备获得了总线控制权。（ 6 ）设备用完总线后，下降 BBSY 和 SACK ，释放总线。

CPU→

外设→

3.5 总线的仲裁

外设→

BS －总线忙BR －总线请求BG －总线同意

(2) 计数器定时查询方式

1 ）总线上的任一设备要求使用总线时，通过 BR 线发出总线请求。 2 ）中央仲裁器接到请求信号以后，在 BBSY 线为“ 0” 的情况下让计数器开始计数，计数值通过一组地址线发向各设备。每个设备接口都有一个设备地址判别电路，当地址线上的计数值与请求总线的设备地址相一致时，该设备置 BBSY 线“ 1” ，获得了总线使用权，此时中止计数查询。　　每次计数可以从“ 0”开始，也可以从上次终止点开始。如果从“ 0”开始，各设备的优先次序与链式查询法相同，顺序固定。如果从上次终止点开始，则每个设备使用总线的优先级相等。

3.5 总线的仲裁BS －总线忙BR －总线请求总线同意换成设备地址线

0

总线控制部件

数据线

地址线

I/O 接口 0 …

BS

BR

I/O 接口 1 I/O 接口 n

设备地址

I/O 接口 1

计数器

设备地址

1

3.5 总线的仲裁

(2) 计数器定时查询方式（动态演示）

BS －总线忙BR －总线请求总线同意换成设备地址线

(3) 独立请求方式

　　每一个共享总线的设备均有一对总线请求线 BRi 和总线授权线BGi 。当设备要求使用总线时，便发出该设备的请求信号。中央仲裁器中的排队电路决定首先响应哪个设备的请求，给设备以授权信号 BGi 。

优点：响应速度快，确定优先响应的设备所花费的时间少，用不着一个设备接一个设备地查询。其次，对优先次序的控制相当灵活，可以预先固定也可以通过程序来改变优先次序；还可以用屏蔽 (禁止 ) 某个请求的办法，不响应来自无效设备的请求。

3.5 总线的仲裁BS －总线忙BR －总线请求BG －总线同意

排队器排队器

总线控制部件

数据线

地址线

I/O 接口 0 I/O 接口 1 I/O 接口 n…

BR0

BG0

BR1

BG1

BRn

BGn

3.5 总线的仲裁 BR －总线请求BG －总线同意

(3) 独立请求方式（动态演示）

2 ）分布式仲裁

不需要中央仲裁器，每主动部件都有自己的仲裁号和仲裁器。

当有总线请求时，把各自唯一的仲裁号发到共享的仲裁总线上，

每个仲裁器把从仲裁总线上得到的号与自己的号进行比较。

如果仲裁总线上的号大，则它的总线请求不予响应。

最后，获胜者的仲裁号保留在仲裁总线上。

显然，分布式仲裁是以优先级仲裁策略为基础。

3.5 总线的仲裁

总线传输周期（总线周期）

一次总线操作所需要的时间。（分四个阶段：申请、寻址、传输、结束）

申请分配阶段：主设备提出申请，总线仲裁机构决定授予总线使用权。

寻址阶段：主设备取得了总线使用权后，通过总线发出访问从设备的存储地址或设备地址及有关命令，启动传输。

传输阶段：主设备和从设备之间进行数据交换。

结束阶段：主设备从系统总线上撤出有关信息，让出总线使用权。

3.5 总线的仲裁

早期计算机生产厂家生产的计算机系统中，其总线只供自己和少数配套厂家使用，相互间缺乏互换性，阻碍了计算机的推广。随着微型计算机技术的发展和普及，对标准化的需求日益增强，许多厂家都采用了开放式策略，明确定义并公开了总线标准，使其他厂家也能按此标准生产各种插件与配套产品。用户可以按照总线标准选购所需模块，组装成所需的系统。

美国电气电子工程师协会（ IEEE ）先后制定了许多广为流行的总线标准，这些总线标准一般是先由某些厂家开发出来，并已经得到社会较大程度的认同后，再由 IEEE 进行标准化并予以推荐。

PC 机常用的总线标准：

PC 总线（ 8位）、 AT 总线（ 16位，常称为工业标准 AT 总线，简称为 ISA 总线）， EISA 总线（ 32位，扩展工业标准 AT 总线）， PCI 总线等。

3.6 总线的标准

1.5 Mbps (USB1.0)

12 Mbps (USB1.0)

480 Mbps (USB2.0)

普通无屏蔽双绞线

带屏蔽双绞线

最高

串行接口

总线标准USB

数据终端设备（计算机）和数据通信设备（调制解调器）之间的标准接口

串行通信

总线标准RS-232

266 MBps

533 MBps

66.7 MHz （独立）

133 MHz （独立）

32AGP

132 MBps

528 MBps

33 MHz （独立）

64 MHz （独立）

32

64PCI

133 MBps32 MHz （ CPU ）32VESA

(VL-BUS)

33 MBps8 MHz （独立）32EISA

33 MBps8 MHz （独立）16ISA

带宽总线时钟数据线总线标准

3.6 总线的标准

PentiumPC 总线结构是一个三层次的多总线结构，即有： CPU 总线， PCI 总线， ISA 总线。CPU 总线： 64位数据线和 32位地址线的同步总线。PCI 总线：用于连接高速的 I/O 设备模块，采用集中式仲裁方式。ISA 总线：用于连接低速 I/O 设备。

3.6 总线的标准

CPU 总线和 PCI 总线的桥为“北桥”，桥的作用是信号速度缓冲、电平转换和控制协议的转换。

PCI 总线和 ISA 总线的桥为“南桥”，通过桥可以将两类不同的总线粘合在一起。

小结：总线的性能指标

1. 总线宽度

2. 标准传输率

3. 时钟同步 / 异步

4. 总线复用

5. 信号线数

6. 总线控制方式

7. 其他指标

数据线的根数

每秒传输的最大字节数（ MBps ）

同步、不同步

地址线与数据线复用

地址线、数据线和控制线的总和

负载能力

并发、自动、仲裁、逻辑、计数

考研例题精选

1 、在一个 16位的总线系统中，若时钟频率为 100MHz ，总线传输周期为 5 个时钟周期，求总线的数据传输率。

解：时钟频率为 100MHz ，所以 1 个时钟周期 =1/100=0.01 （微秒）。 5 个时钟周期 = 5 * 0.01=0.05微秒数据传输率 = 16 bit / 0.05 微秒 = 4 * 107 B/s

2 、设一个 32位的 CPU ，配有 16位数据总线，时钟频率为50MHz ，总线传输最短周期为 4 个时钟周期，求总线的最大数据传输率。若想提高一倍数据传输率，可采用什么措施？

解：时钟频率为 50MHz ，所以 1 个时钟周期 =1/50 （微秒）。 4 个时钟周期 = 4 * 1/50 = 8 * 10-8 秒最大数据传输率 = 16 bit / 8 * 10-8 秒 = 2.5 * 107 B/s

若想提高一倍数据传输率，可采用以下两种措施：1 ）数据总线宽度增为 32位2 ）时钟频率增为 100MHz

考研例题精选

1 、计算机使用总线结构便于增减外设，同时（） A 减少了信息传输量 B 提高了信息的传输速度 C 减少了信息传输线的条数 D 提高了信息传输的并行性2 、计算机使用总线结构的主要优点是便于实现积木化，缺点是（） A 地址信息、数据信息、控制信息不能同时出现 B 地址信息、数据信息不能同时出现 C 两种信息源的信息在总线上不能同时出现 D 数据传输的效率低

4 、计算机中控制总线上传输的信息有（） A 存储器和输入、输出设备的地址码 B 存储器和输入、输出设备的时序信号和控制信号 C 来自存储器和输入、输出设备的响应信号 D B 与 C

3 、计算机中地址总线的作用是（） A 只用于选择存储器单元 B 只用于选择指令的操作数地址 C 由设备向主机提供地址 D 选择指定存储单元和 I/O 设备接口地址

C C D D

考研例题精选

1 、以下描述 PCI 总线的基本概念中，正确的是（） A PCI 总线是一个与 CPU 时钟频率无关的高速外围总线 B PCI 总线需要人工方式实现系统配置 C 系统只允许有一条 PCI 总线 D PCI 总线不支持即插即用

2 、系统总线中的数据总线、地址总线、控制总线是根据（）划分的。 A 总线所处的位置 B 总线传输的方向 C 总线传输的内容 D 生产商自己规定的3 、总线中数据信号和地址信号分别用一组线路传输，该传输方式为（） A 串行传输 B 并行传输 C 复用传输 D 异步传输4 、总线通信中的同步控制是（） A 只适合于 CPU 控制的方式 B 由统一时序控制的方式 C 只适合于外围设备控制的方式 D 既有统一的时钟，又允许速度差别大的设备自行协调工作的方式

A C B B

考研例题精选

1 、三种集中总线仲裁控制中，（）方式响应速度最快。 A 链式查询 B 计算器定时查询 C 独立请求 D 没正确选项

2 、三种集中总线仲裁控制中，（）方式对电路故障最敏感。 A 链式查询 B 计算器定时查询 C 独立请求 D 没正确选项

3 、三种集中总线仲裁控制中，独立请求最快，是以（）为代价。 A 增加处理机的开销 B 增加控制线条数 C 增加处理机的开销与增加控制线条数 D 增加控制线条数和更大的存储单元4 、在计数器定时查询方式下，若每次计数从上一次终止点开始则（） A 设备号小的优先级高 B 每个设备使用总线的机会相等 C 设备号大的优先级高 D 无法确定设备的优先级

C A B B

复习与作业

复习章节：

第 3 章系统总线

作业

P66 2 、 5 、 14

21 总线

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