3. ゲート回路の基礎Basic gate circuit

2019年前期ディジタル電子回路

3.1 CMOSインバータCMOS inveter

i) 回路/circuit

VDD

VOVi = VG

Qp

Qn

Gp

Gn

VGSp

VGSn

Sp

Sp

Qp（pMOSFET）は前章の説明とは上下が逆で，上がS．SはBに接続されているのでVGSpはVDDを基準として考える．つまり，Vi≦VDDのとき，VGSp≦0となりQpはON．

Qn（nMOSFET）は前章の説明と同じく，Sに接続されたBを基準として電圧を考えれば，VGSnそのものによりFETがON/OFFする．つまり，Viをゲート電圧として考えれば良い．

VGSp≦0 (Qp ON), when Vi≦VDDPolarity of VGSp must be considered based on VDD .

Qn becomes ON/OFF based on polarity of VGSn, that is, gate voltage Vi .

ii) 動作/operationVi=L のときØ pMOSFETはVGSpが大きな負でONØ nMOSFETはVGS=0でOFF

VDD

VOVi = L= 0 V

Qp：ON

Qn:OFF

Gp

-VDD

0 V

Sp

Sp

VDD

V0 = H=VDD

この部分がチャネルで抵抗を持つ/channel resistance

Vi=HのときØ pMOSFETはVGSp=0でOFFØ nMOSFETはVGS=が大きく正でON

VDD

VOVi = H=VDD

Qp：OFF

Qn:ON

Gp

0V

VDD

Sp

Sp

VDD

V0=L=0V

動作のまとめと特徴

Ø入力と出力が反転（invertor）として動作：NOT回路

Ø上下のMOSFETが相補的（complementary）に動作• CMOSFET，略してCMOSと呼ばれる

Ø定常時は電流が流れず，極めて消費電力が小さいNo current flows in steady state, then power consumption is quite low.

Vi Qp Qn Vo

0 on off VDD

VDD off on 0

iii) CMOSインバータの構造/structure

S.M. Sze，半導体デバイス第2版

iv)理想入出力特性/ideal IO property

0.0V 0.5V 1.0V 1.5V 2.0V 2.5V 3.0V 3.5V 4.0V 4.5V 5.0V0.0V

0.5V

1.0V

1.5V

2.0V

2.5V

3.0V

3.5V

4.0V

4.5V

5.0VV(n003)

Vi：入力電圧/Input

V o：出力電圧

/Out

put

VDD=5V

VDD/2

VDD/2

Vtp

VtnVDD

Rp

Rn

Vo=VDDRp/(Rp+Rn)

nMOSオフ領域 nMOS飽和領域 nMOS線形領域nMOSピンチオフ点/pinch off point

pMOS線形領域 pMOS飽和領域 pMOSオフ領域

pMOSピンチオフ点

V1

5V2

M1NMOS

M2PMOS .dc V2 0 5 0.01

LTspiceの解析回路

• 入出力特性 （実素子: AO6408, AO6407）Actual IO property for AO6408, AO6407Ø nMOSFETとpMOSFETでチャネル抵抗が異なる/different

channel resistance• nMOS: 0.012Ω• pMOS: 0.034Ω

0.0V 0.5V 1.0V 1.5V 2.0V 2.5V 3.0V 3.5V 4.0V 4.5V 5.0V0.0V

0.5V

1.0V

1.5V

2.0V

2.5V

3.0V

3.5V

4.0V

4.5V

5.0VV(n003)

Vi

Vo

M1AO6407

M2AO6408

V1

V2

5

.dc V1 0 5 0.01

v) 動作点解析/operating point analysis

Ø nMOS, pMOSのIDS-VDS曲線（次ページ図）において，等しいViに対する2本の曲線の交点（同じドレイン電流の点；動作点）で，2つのFETは動作する

Ø動作点（ViとVo）をプロットすると入出力特性が描ける．

VDD

VOVi

VGSp

VGSn

VDSp

VDSn

IDSp

IDSn

VDSn-VDSp=VDDIDSn= -IDSpVGSn-VGSp=VDDVDSn=VoVGSn=Vi

上式の関係から• VDSpはVDSn軸上でVDDだけ正方向にずらす

• IDSpはIDSn軸と正負反転• VGSpはVi=0Vの時に-VDD，Vi=VDDのときに0V

-5.0V -4.5V -4.0V -3.5V -3.0V -2.5V -2.0V -1.5V -1.0V -0.5V 0.0V-270uA

-240uA

-210uA

-180uA

-150uA

-120uA

-90uA

-60uA

-30uA

0uAId(M1)

動作点解析

0.0V 0.5V 1.0V 1.5V 2.0V 2.5V 3.0V 3.5V 4.0V 4.5V 5.0V0uA

30uA

60uA

90uA

120uA

150uA

180uA

210uA

240uA

270uAId(M1)

Vi=5V （VGSn=5V）

Vi=4.5V （VGSn=4.5V）

Vi=4V

Vi=3.5V

Vi=3V

Vi=2.5VVi=2VVi=1.5VVi=1V

Vi=0.5VVi=0V

Vi=0V （VGSp=5V）

Vi=0.5V （VGSp=4.5V）

Vi=1V

Vi=1.5V

Vi=2V

Vi=2.5V

Vi=3VVi=3.5V

動作点/operating point（この点をViとVoでプロットすると入出力特性が得られる）

VDSn=Vo

Vi=4V

I DSn=-I

DSp

※2章のnMOS, pMOSの特性図を重ねるとこの図が得られる．

vi) スイッチング動作/switching propertyØインバータへの入力電圧変化

→チャネルの状態変化→寄生容量の充放電

Ø出力が確定するまでの時間遅れ• 伝搬遅延時間（propagation delay time）

tp：VDD/2に達するまでの時間

寄生容量：ゲート，ソース，ドレイン，ボディ間配線間，配線-GND間

VDD

VOVi

0.0ps 0.5ps 1.0ps 1.5ps 2.0ps 2.5ps 3.0ps 3.5ps 4.0ps 4.5ps 5.0ps0.0V0.5V1.0V1.5V2.0V2.5V3.0V3.5V4.0V4.5V5.0V5.5V

V(n003)

0.0ps 0.5ps 1.0ps 1.5ps 2.0ps 2.5ps 3.0ps 3.5ps 4.0ps 4.5ps 5.0ps0.0V0.5V1.0V1.5V2.0V2.5V3.0V3.5V4.0V4.5V5.0V5.5V

V(n002)

Vi Vo

Ø寄生容量/stray capacitance

p

n+ゲート容量/gate capacitance拡散容量（n+-p間）

配線間容量配線-基板間容量wiring/wire-body capacitance

配線容量wiring capacitance

さらに配線はインダクタンス成分・抵抗成分を持つため、スイッチング信号は共振的な減衰振動で変化する

Ø出力側にCを付加effect of C at output

0.0us 0.5us 1.0us 1.5us 2.0us 2.5us 3.0us 3.5us0.0V

0.5V

1.0V

1.5V

2.0V

2.5V

3.0V

3.5V

4.0V

4.5V

5.0VV(n002) V(n003)

V1

5V2

PULSE(0 5 0.5u 0.01p 0.01p 1u 2u 5)

M1NMOS

M2PMOS

C1

20p

.tran 4u

Time

V i, V

o

tpHL

tpLH

ViVo

M1AO6407

M2AO6408

V1

PULSE(0 5 5n 0.01n 0.01n 20n 40n 4)

V2

5

.tran 60nØ実素子

actual device

0ns 5ns 10ns 15ns 20ns 25ns 30ns 35ns 40ns 45ns 50ns 55ns 60ns0.0V

0.5V

1.0V1.5V

2.0V

2.5V

3.0V

3.5V4.0V

4.5V

5.0VV(n002) V(n003)ViVo

Ø H→Lへの遷移（Vi: L→H）

Vi = H at t =0ON at t=0

VDD

t =0

q =CVDD

t=0 でVGD=0, VGS=VDDだからnMOSFETはONでドレイン端はピンチオフ．このとき，ドレイン電流IDnは飽和電流（一定電流）で

この一定電流でCLが放電されると近似すると，蓄積された電荷が1/2まで放電される時間は

放電が進むとVGDは閾値電圧Vtを越え，ドレイン端もONとなり，FETは抵抗領域で動作し，VDが0 Vになるまで速やかに放電される．

IDsat =K(VGS −Vtn )

2

2=K(VDD −Vtn )

2

2

tpHL =q

2IDsat=

CLVDDK(VDD −Vtn )

2

IDsat

CL

Ø L→Hへの遷移

Ø伝搬遅延時間

|Vt|

演習問題1

• 次の回路でswオンで定常状態に達した後，スイッチを開いた．十分に時間が経った後のVoを求めよ．ただし，|Vt|=1Vとする．Calculate Vo after opening the switch.

Vi =0V

VDD=5V

t=0

CL

VO

1. t=0でCLは放電されておりVO=0V．2. sw OFFの直後はVO=0V，つまり

VGD=0V≧Vt=-1VであるからFETはドレイン端でピンチオフ．一方，VGS= -5VであるからFETはONで飽和領域動作．VGSは負に大きく，大きな一定の飽和電流でCLを充電する．

3. その後，VO=|Vt|，つまりVGD=Vtに達するとFETは抵抗領域になり指数関数的に充電が進む．

4. 以降，VGD

演習問題2

• 前問と同様に，十分に時間を経た後のVoを求めよ．Calculate Vo after opening the switch.

Vi = 5VON at t=0

VDD=5V

t=0

CL

VO

1. t=0でCLは充電されておりVO=5V．また，VGS=5V>Vt=1VでありFETはON．

2. sw OFFの直後はVO=5V，つまりVGD=0V≦Vt=1VであるからFETはドレイン端でピンチオフしており，飽和領域の大きな一定電流でCLは放電される．

3. その後，VO=VDD-Vt=4Vに達するとVGD=Vtとなり，FETは抵抗領域で動作し，さらに放電が進む．

4. さらに放電されても，VGD>Vt，VGS>VtであるからFETはONを維持し，t→∞でVO=0Vまで放電される．

演習問題3

• 前問と同様に，十分に時間を経た後のVoを求めよ．Calculate Vo after opening the switch.

Vi = 0VON at t=0

VDD=5V

t=0

CL

VO

1. t=0でCLは充電されておりVO=5V．また，VGS=-5VVt=-1VであるからFETはドレイン端でピンチオフしており，飽和領域の一定電流でCLは放電される．

3. その後，VOが減少（VGSが減少）すると，飽和電流もどんどん低下し，VOの低下はどんどん緩やかになる．

4. さらに，VO=|Vt|=1Vに達するとVGS=Vt=-1Vとなり，ソース端もピンチオフ．これはFET OFF状態（body=Sだから反転層ができない）．つまり，その状態で電流は止まり，t→∞でもVO=1V．

演習問題4

• 前問と同様に，十分に時間を経た後のVoを求めよ．Calculate Vo after opening the switch.

Vi =5V

VDD=5V

t=0

CL

VO

1. t=0でFETはソース端はチャネルが形成されており，ドレイン端はピンチオフ．飽和領域の一定電流でCLは充電される．

2. さらに，VO=4 Vに達するとVGS=Vt=1Vとなり，ソース端もピンチオフし，FETOFF．つまり，その状態で電流は止まり，t→∞でもVO=4V．

演習問題5

• 演習問題1〜4で．Voの時間変化の概形を描け．Draw an outline of Vo time course.（単純なexpカーブでは無いことに注意/not a simple exponential curve）

Vo [V]

5

t抵抗領域

ピンチオフ（飽和領域）

0

1

VGD=-1V

Vt

演習問題1の時間変化グラフ 演習問題3の時間変化グラフVo [V]

5

t

FET OFF

ピンチオフ（飽和領域）

0

1

VGS=-1V

Vt

expカーブ

演習問題6

• CMOSインバータでプルアップ側をnMOSFETに，プルダウン側をpMOSFETとした場合，出力電圧の定常値とスイッチング特性について説明せよ．If nMOSFET and pMOSFET were used for pull-up and pull-down, calculate output voltage in steady state and discuss switching property of output voltage.

vii) 電力損失/power lossØ負荷容量の充放電電流

charge discharge current in load capacity• 充電時（出力: L→H）/charging phase電源から供給されるエネルギーfrom power supply:

CVDD2キャパシタに蓄積されるエネルギーEnergy stored in the capacitor:

WC=CVDD2/2pMOSのチャネル抵抗などでの消費Power concumption in channel resistance：

CVDD2/2

Vi = L at t=0

VDD

t=0

CL

IDp

主に熱になる．一部は電磁波（ノイズ）として輻射Turning mainly into heat,and radiating into electromagnetic wave noise

• 放電時（出力: H→L）/discharging phase

WCはnMOSFETで消費されるEnergy WC is consumed in nMOSFET

Vi = H at t=0ON at t=0

IDn

CL

• 以上，H→L→Hの1サイクルでCVDD2 [J]のエネルギーがインバータに供給され，主に熱となり放出される．

• f [Hz]で動作すると p=fCVDD2 [W]の電力が消費される．Total power loss becomes p=fCVDD2 [W], operating in f [Hz]

• ここで，C=nCL+Cpdである．n: ファンアウト数/fan outCL: 負荷容量（ゲートの入力容量）Cpd: 電力消費等価容量（ゲート内の等価容量〜20pF）

[W]=[J/s]つまり，pは単位時間のエネルギー消費（電力）

ファンアウト数n=3

Ø貫通電流による消費電力• 入力電圧がVDD/2付近の状態（禁止入力）でnMOS, pMOSともに導通して流れる電流による電力消費

• CMOSを低電圧化し，しきい値電圧を下げると貫通電流が流れる時間は長くなる

• スイッチングによる電力消費の15%程度

Øリーク電流・オフ電流による消費電力• オフ状態のMOSFETにはサブスレッショルド電流が流れる• LSIの微細化に伴い，ゲート絶縁膜が薄くなったことによるトンネル電流の増加

– 高い誘電率を持つhigh-k材料を用い，ゲート絶縁層を厚くすることで対策

以上の和がCMOS論理回路の消費電力LSIを微細化・低電圧化・高速化すると消費電力が増える傾向

Ø例1• C=30 pF, VDD=5 V, f=1 GHzのときp=75 μW

Ø例2• Core2 duo (intel, 2008年):

45nmプロセス，2GHz, VDD=1V，ゲート数〜108個 （トランジスタ〜4億個）

p=2μWとするとtotal 200W．spec sheet値は60W〜100W

VDD=1Vだと 3μWに低下し、エネルギー消費を大きく低減できる

微細化により寄生容量が下がり，高速動作が可能

パワーマネジメントにより動作周波数，動作電圧，動作回路を制御し，消費電力を下げている

Power loss decrease drastically by decreasing power supply voltage

Higher operating speed by decreasing stray capacitor

Decreasing power consumption by power management on operating frequency, voltage, and circuit.

• ARM11: 0.4mW/MHz, 400MHzで動作させると0.16Wシンプルな構成で低消費電力化

Core2 duoは500mW/MHz

ARMプロセッサはスマートフォン，ゲーム機などで用いられるプロセッサ

Arm processors, the most used processor in smart phones, decrease power consumption by simple circuit structure and power management

3.2 TTL

• TTL （Transistor-Transistor Logic）Ø 商用化された最初の汎用ゲート

Øバイポーラトランジスタ（BJT）により構成Ø定常的に電流が流れて動作する

Ø電源電圧：VCC=4.5V〜5.5V

• TTLレベル/TTL compatible logic levelØ入力： H≧2.0V， L≦0.8VØ出力： H≧2.4V， L≦0.4V

3.4節で再度説明

MOSFET系の電源電圧はドレイン電圧でありVDD，BJTはコレクタ電圧でVCCと書かれる事が多い．

B

C

E

BJTB:ベースC: コレクタE: エミッタ

• TTLインバータの入出力特性（典型例）typical IO property of TTL

Vo [V]

2

4

3

2

1

2.4

3.6

1.510.5

0.4

0.8Vi [V]

論理0の許容入力範囲 論理1の許容入力範囲

〜5V

論理

0の保証出力範囲

論理

1の保証出力範囲

禁止領域forbidden

禁止領域forbidden

0

permitted input voltage for logic level 0 permitted input voltage for logic level 1

guar

ante

ed o

utpu

t vol

tage

fo

r log

ic le

vel 1

guar

ante

ed o

utpu

t vol

tage

fo

r log

ic le

vel 0

3.3 トランスミッションゲート

• 回路構成と動作

Ø S=Lのとき• |Vi-Vo|

• 例A

A

A

A

B Y

sw1

sw2

A=Lのとき，SW1がONとなりY=BA=Hのとき，SW2がONとなりY=B’

A B Y

L L L

L H H

H L H

H H L

Y=A’B+AB’=A XOR BXOR: 排他的論理和（exclusive OR）

3.4 CMOSインバータの特性

• 汎用ロジックICØ 74シリーズ：TTL汎用論理ゲート

• 7404: hex invertor（6回路インバータ）• 74S04: Schottky• 74LS04: low power Schottky• 74HC04: high speed CMOS

デファクトスタンダード74シリーズの型番のCMOS• 74AHC04: advanced high speed• 74VHC04: very high speed

Ø 4000シリーズ：CMOS汎用ゲート• 4069: hex invertor

Ø 歴史• 74シリーズ：1962年 Texas Instruments• 4000シリーズ：1968年 RCA

– MOSFET: 1959年 Bell Laboratory– CMOS： 1963年 Fairchild Semiconductor

SOICパッケージ（表面実装用）

14pin DIPパッケージ（スルーホール基板用）

~2cm

~0.8cm

• 74VHC04（低電圧hex invertor）の例Ø電源電圧 VCC=2V〜5.5VØ入力電圧レベル/input logic level

• VIH=0.7×VCC， VCC=4.5VのときVIH=3.15V• VIL=0.3×VCC， VCC=4.5VのときVIL=1.35V

Ø出力電圧レベル/output logic level• VCC=4.5V のとき VOH=3.94V• VCC=4.5V のとき VOL=0.36V

市販のCMOSインバータ

• TC74HC4049の内部回路と入出力特性Øインバータを3段カスケード接続し，波形を整形

東芝 TC74HC4049スペックシートより

ピン配置

• LTSPICEによる入出力特性のシミュレーション

V1 V2

Vin

V out

V1V2

Vout

TC74VHC04F/FT/FK

2007-10-01 3

DC Ta = 25°C Ta = 40~85°C

VCC (V)

“H” VIH

2.0

3.0~5.5

1.50

VCC × 0.7

1.50

VCC × 0.7

“L” VIL

2.0

3.0~5.5

0.50

VCC × 0.3

0.50

VCC × 0.3

V

IOH = 50 A

2.0

3.0

4.5

1.9

2.9

4.4

2.0

3.0

4.5

1.9

2.9

4.4

“H” VOH VIN = VIL

IOH = 4 mA

IOH = 8 mA

3.0

4.5

2.58

3.94

2.48

3.80

IOL = 50 A

2.0

3.0

4.5

0.0

0.0

0.0

0.1

0.1

0.1

0.1

0.1

0.1

“L” VOL VIN = VIH

IOL = 4 mA

IOL = 8 mA

3.0

4.5

0.36

0.36

0.44

0.44

V

IIN VIN = 5.5 V or GND 0~5.5

±0.1 ±1.0 A

ICC VIN = VCC or GND 5.5 2.0 20.0 A

AC (input: tr = tf = 3 ns)

Ta = 25°C Ta = 40~85°C

VCC (V) CL (pF)

15 5.0 7.1 1.0 8.5 3.3 ± 0.3

50 7.5 10.6 1.0 12.0

15 3.8 5.5 1.0 6.5

tpLH

tpHL

5.0 ± 0.550 5.3 7.5 1.0 8.5

ns

CIN 4 10 10 pF

CPD ( ) 18 pF

: CPD IC

ICC (opr) = CPD·VCC·fIN + ICC/6 ( )

東芝 74VHC04のデータシートから抜粋

TC74VHC04F/FT/FK

2007-10-01 1

CMOS

TC74VHC04F,TC74VHC04FT,TC74VHC04FK Hex Inverter

TC74VHC04 CMOSCMOS CMOS

TTL Q&Q

3

( VCC

) 5.5 V

2 5 V 3 V

: tpd 3.8 ns ( ) (VCC 5 V) : ICC 2 A ( ) (Ta 25°C) : VNIH VNIL 28% VCC ( ) : tpLH tpHL : VCC (opr) 2~5.5 V : VOLP 0.8 V ( ) 74ALS04

TC74VHC04F

TC74VHC04FT

TC74VHC04FK

SOP14-P-300-1.27A : 0.18 g ( ) TSSOP14-P-0044-0.65A : 0.06 g ( ) VSSOP14-P-0030-0.50 : 0.02 g ( )

~10mm

~5mm

~4mm

• CMOSの入出力電圧とTTLレベルTTL compatible level and CMOS level

Vo [V]

4

3

2

1

CMOS (VCC = 4.5V) TTL

0.4V （ VOL: Lレベル最大出力値）

0.8V （ VIL: Lレベル最大入力値）

2.4V （VOH: Hレベル最小出力値）

2.0V （ VIH: Hレベル最小入力値）

0.36V (VOL)

1.35V (VIL)

3.94V (VOH)

3.15V (VIH)

H-L間の差，許容幅が小さい（ノイズマージンが小さい）

禁止入力

禁止入力

3.15V3.94V

G1 G2

1.35V0.36V

0V

H出力の電圧範囲

L出力の電圧範囲

H入力の許容範囲

L入力の許容範囲

• ノイズマージン/noise marginØ CMOSの場合

Ø TTLのノイズマージンは小さいnoise margin of TTL is small

3.15V

3.94V0.79V

G1 G2

G1のH出力の最小レベルに振幅 -0.79Vのノイズが加わるとG2はLと誤認識する

1.35V

0.36V

0.99V

G1のL出力の最大レベルに振幅+0.99Vのノイズが加わるとG1はHと誤認識

信号レベルの例

• USBØ D+電圧とD-電圧の差を信号とする．差信号の電圧レベルはVIL≦0.8V, VIH≧2.0V• つまり、TTLレベルである．正しくは、この信号レベルはLVTTL（low voltage TTL）と呼ばれ，電源電圧は3.3Vである．

• HDMIØシールド付き作動信号で伝送されており，low lineとhigh

lineの差電圧を信号とする．1本の信号線の電圧でVIL, VIHを規定するディジタル信号では無い．

ØコントロールICなどはLVTTLレベルで動作

D-D+GND VBUS (4.75 - 5.25 V)

演習問題

• TTLのノイズマージンについて説明せよ．また，CMOSの出力をTTLに接続する場合，TTLの出力をCMOSに接続する場合について，論理レベルの整合性とノイズマージンについて説明せよ．Discuss about logic level and noise margins when CMOS output connects to TTL, or TTL output connects to CMOS input.

3.5 バッファ

• バッファ：論理的な機能は無いが，波形整形や駆動能力の向上に用いられる

Ø波形整形：非ディジタル的な電圧変化をディジタル信号に変換．

t

V

t

V

＝

Buffer

Øバッファとしてオープンドレインゲートを用いることで，駆動能力を上げることができる．

• 信号の伝送• リレーやLEDの駆動

Øオープンドレイン：プルアップ回路をなくし，切り離されたドレインを出力端子とする．

Vi

VO

D

S

nMOS ON: 出力は0VOFF: 出力は不定

Vi

Y=A’

VDD

大電流sink可能なドレイン出力：大きなIDに耐えるnMOSを使う．

Vi

VDD

発光ダイオード（LED）をON/OFF

高輝度LEDプルアップ抵抗

数10mA

TTLの場合はオープンコレクタと呼ぶ