주간기술동향 통권 1367호 2008. 10. 8.

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3D SiP(System-in-Package) 기술 동향

최광성* 문종태** 엄용성** 전용일**

SiP(System-in-Package)는 하나의 단위로 패키징하여 시스템이나 서브 시스템과 연관된 다기능을 수

행하도록 한, 서로 다른 기능의 능동 전자 부품들의 조합이다. SiP는 초경량, 초소형 부품 혹은 시스템 개발

이라는 모바일 시대의 키워드를 구현할 수 있을 뿐만 아니라 패키징이나 보드 레벨에서 시스템의 성능을 떨

어뜨리는 요인을 제거하여 부품이나 시스템의 성능을 최적화할 수 있는 이점을 제공하기 때문에 이에 대한

관심이 증대되고 있다. 본 고에서는 국내외 삼차원 SiP 기술 동향을 MCP(Multichip Package), BoB(Board-

on-Board), 실리콘 기반 삼차원 SiP로 나누어 설명하고 시장에서 어느 정도 성공을 거둔 MCP, 삼차원 시

스템의 기술적인 가능성을 보여준 BoB 기술개발 사례를 참고하여 실리콘 기반 삼차원 SiP가 시장에서 경

쟁력을 갖기 위해서 넘어야 할 과제와 그에 대한 해결책을 모색해 보고자 한다. ▨

I. 개 요

모바일 및 유비쿼터스 센서 네트워크(Ubiquitous

Sensor Network: USN) 시대가 도래함에 따라 가볍

고, 얇고, 작은, 즉 경박단소의 부품과 동시에 다양한

기능을 하나의 부품에 구현하여 다기능 혹은 시스템

에 준하는 성능을 구현하도록 하는 부품에 대한 시

장의 요구가 날로 증대하고 있다. 패키징 영역에서

전통적으로 이러한 시장에 대응해왔던 기술로 MCM

(MultiChip Module) 기술이 있었지만, KGD(Known

Good Die) 문제와 표준 부재 그리고 메인 프레임

컴퓨터 등 제한된 시장을 목표로 하였기에 저변 확

대에 실패하였다. 개념적으로 볼 때, MCM 과 SiP

(System-in-Package) 기술은 칩을 2 차원 혹은 3

차원으로 배열하는 형태의 차이지 기능적으로 볼 때

차이가 없다고 할 수 있다. MCM의 실패를 딛고 SiP

목 차

* ETRI 시스템통합기술팀/선임연구원

** ETRI 시스템통합기술팀/책임연구원

I. 개 요

II. SiP 기술 동향

III. 과제와 전략

IV. 결 론

포커스

포커스

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기술이 각광을 받고 있는 이유는 웨이퍼 레벨 테스트 및 burn-in 기술로 인해 KGD 문제가 해결

되며, bare die가 상용화되고 있고 고성능, 초소형, 초경량, 짧은 제품 개발 주기(time-to-market)

라는 시장의 요구사항을 SiP가 충족시킬 수 있는 대안으로 떠오르고 있기 때문이다. 이로 인해,

SiP 기술의 응용 분야를 살펴보면 휴대폰 및 무선 분야, 캠코더나 디지털 카메라, MP3 등 멀티

미디어 분야 제품에 적용되기 시작하여 USN용 센서 노드, 컴퓨팅 분야, 고성능 네트워크 분야,

자동차 분야 제품으로 적용 분야가 확대되고 있다[1],[2].

SiP를 구체적으로 논의하기에 앞서 SiP의 정의에 대해 정리할 필요성이 있다. 조지아 텍의

Tummala 교수는 SiP를 유사하거나 서로 다른 IC들을 수직으로 적층한 것으로 정의하고 SoP

(System-on-Package)는 RF, 광, 디지털 등 여러 기능의 IC 와 패키지의 기능 최적화를 통한

초소형 시스템으로 정의하여 구별하였다[2]. 이러한 정의는 지엽적인 차이로 혼란을 줄 수 있으

므로 여기서는 ITRS(International Technology Roadmap for Semiconductors)의 정의를 따르

겠다(SiP 정의: 하나의 단위로 패키징하여 시스템이나 서브 시스템과 연관된 다기능을 수행하도

록 한, 서로 다른 기능의 능동 전자 부품들의 조합[3]).

최근 다양한 SiP 기술 중 3D SiP가 주목 받고 있는 이유는 이차원 배열에 비해 삼차원 배열

을 통해 interconnection 길이를 최소화하므로, 이차원 배열 시 발생하는 신호 지연(delay), 임

피던스 부정합 등의 손실을 최소화할 수 있고, 공간적으로도 수직 방향을 활용하므로 단위 면적

당 실장 면적을 극대화하여 대용량, 초소형 부품을 개발할 수 있기 때문이다. 높은 개발 비용과

긴 개발 시간을 필요로 하는 SoC(System-on-Chip) 기술에 비해 SiP 기술은 빠른 개발 속도를

장점으로 적용 분야를 넓혀가고 있지만, 모바일 시대의 특징이라 할 수 있는 점점 짧아지는 제

품 수명으로 인해 SiP 부품 개발 시간을 더욱 줄여야 하는 부담이 가중되고 있으며 삼차원 설계

소프트웨어(CAD) 부재, 표준화 부재, 테스트 등 풀어야 할 과제가 산적해 있다고 할 수 있다[4].

본 고에서는 3D SiP의 국내외 기술 동향을 MCP, BoB, 실리콘 기반 삼차원 SiP로 나누어

소개하고 최근에 주목 받고 있는 실리콘 기반 삼차원 SiP 가 시장에서 성공하기 위해 해결해야

할 과제와 전략에 대해 기술하고자 한다.

II. SiP 기술 동향

1. MCP

MCP는 하나의 패키지 안에 여러 개의 칩이 적층되어 있는 ISM(Internal Stack Module)과

주간기술동향 통권 1367호 2008. 10. 8.

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패키지 위에 패키지를 적층하는 PoP(Package-on-Package)로 구분된다[5]. MCP는 최소한의

비용으로 적기에 시장에 진입할 수 있는 장점이 있다. (그림 1 (a))는 ISM 의 구조를 보여준다

[1]. ISM 는 SDRAM 과 flash, DSP+SRAM+Flash, ASIC+메모리, 그래픽+메모리 등과 같은

여러 조합 형태로 시장의 요구에 따라 발전되어 왔다[1]. 2006년 삼성전자에서 8Gb 낸드 플래

시 16개가 탑재되어 16Gbyte의 대용량을 64 볼 FBGA(Fine-Pitch Ball Grid Array) 패키지

로 구현한 ISM를 발표하기도 하였다. 앞서 언급한 KGD 문제로 인해 테스트 및 burn-in이 용

이한 패키지를 또 다른 패키지 위에 적층하는 PoP도 개발되고 있다. PoP는 bare die가 아닌

패키지를 적층함으로 짧은 시간 안에 대용량의 모듈을 제작할 수 있는 장점이 있으며, 탑재되는

부품은 응용분야에 따라 SRAM+Flash, 다수의 DDR DRAM 등 다양한 조합으로 된 제품이 가

능하다. (그림 1)의 (b), (c), (d)는 여러 가지 형태의 PoP를 보여준다. 패키지와 패키지의 삼차원

연결을 위해 (b)는 솔더 볼을 이용하여[1], (c)는 플랙서블 기판을 접어서[6], (d)는 핀 커넥터를

이용하여 PoP 를 구현하였다[7]. 어떤 형태의 PoP 를 적용할 것인가는 먼저 특허 문제를 검토

해야 하며, 기존 인프라에 보다 유리한 형태를 고려해야 하고, 마지막으로 칩의 I/O 인터페이스

에 대한 PoP 채널의 특성을 고려하여 결정되어야 한다[8].

MCP가 각광을 받는 또 하나의 이유는 표준화가 진행되고 있기 때문이다. JEDEC 위원회JC-

63에서는 ISM 및 PoP에 대한 표준을 차근차근 진행하고 있다. 표준화된 MCP를 보면 {Flash,

PSRAM, SRAM 과 LPDRAM(SDR/DDR)}, {Flash, SRAM, LPDRAM(SDR/DDR)}, {x16 NOR/

NAND Flash, PSRAM, SRAM} 등 여러 가지 조합에 대한 표준화가 진행되고 있다[9]. 그리고,

(c) folded package[6] (d) uni-stack package[7]

(그림 1) MCP 의 종류

(a) ISM[1] (b) PoP[1]

포커스

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MCP 적용을 위해 디바이스 동작에 필요한 전기적인 특성 및 적층 설계를 위한 라우팅을 위해

메모리 디바이스의 패드 순서에 대한 가이드도 제시하고 있다[10]. (그림 2 (a))는 표준화된 예

로서 x16/x32 LPDRAM(SDR/DDR)과 x8 eMMC Flash 를 위한 0.5mm 피치 LFBGA(Low-

profile Fine-pitch ball grid array) MCP의 ball map을 나타낸 것이다. 이와 같은 ball map은

SSN(Simultaneous Switching Noise), SI(Signal Integrity), crosstalk의 패키지의 전기적 특성

뿐만 아니라 솔더 접합 신뢰성 등 MCP 에 요구되는 여러 특성을 고려하여 결정되었기 때문에

MCP 개발 시 시행착오를 줄여 빠른 시장 진입을 가능하도록 한다. (그림 2 (b))는 적층을 위한

디바이스 상의 패드의 순서를 표준화한 예이다. 일반적으로 개발된 디바이스는 이차원 배열을

염두에 두었기 때문에 삼차원 배열에 적합하지 않아 라우팅에 많은 어려움이 따르며 경우에 따

라서는 간단한 배치가 불가능하여 칩 간 혹은 패키지 간에 interposer를 도입하는 경우도 있다.

그러나 (그림 2 (b))와 같이 적층을 고려하여 패드가 설계되어 있으면 추가적인 비용과 노력이

필요 없어 짧은 시간 안에 개발을 완료할 수 있다. 이는 삼차원 SiP가 시장에서 살아남기 위한

해답을 제시한다는 점에서 좋은 사례가 된다고 생각된다. 결론적으로, MCP는 기존 인프라와 표

준화로 인해 저가, 대량 생산 가능, 시장 진입 용이 등 여러 가지 장점이 있어 시장에서 계속 응

용 분야를 넓힐 것으로 예상된다.

(a) x16/x32 LPDRAM (SDR/DDR)과 x8 eMMC Flash ball map (b) x16 NAND 메모리 실리콘 패드 순서

(그림 2) JEDEC 표준화 예

153-Ball LFBGA-Active MatrixTop view, Ball Side Down

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11

10

9

8

7

6

5

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3

2

1

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10

9

8

7

6

5

4

3

2

1

A B C D E F G H J K L M N PA B C D E F G H J K L M N P

X16/X32 DRAM ONLY

X32 DRAM ONLY eMMC ONLY NO CONNECT DO NOT USE

11.5

mm

13.00mm

DNU DNU

DNU DNU

NC

NC

NC

NC

NC

NC

NC

NC

NC

NCNC NC NC NC

NC

NC

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D-DQS1

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D-DQ24

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M-VDD

M-VSS

M-VDD

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VSS

M-VDD

M-VDD

D-DQ10

M-CLK

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M-VCSQ

M-VCDQ

M-VCDQ

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M-VSSQ

M-CMD

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M-VDDQ

M-VSSQ

M-VSSI

DAT7

DAT2 DAT6

DAT1 DAT5

DAT0 DAT4

DAT3

D-A4

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D-A7 D-A8 D-A9

D-A6 D-A11 D-A13

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D-A10 D-A1 D-A2 D-A3

D-CEO#

D-RAS#

D-A7 D-A8 D-A9

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D-CE1#

D-VSS

D-A0

D-A5 D-A12 D-CKE0

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2. BoB

USN 용 초소형 센서 노드를 개발하기 위해 BoB(Board-on-Board)를 이용한 시스템 구현

이 시도되었다. 이는 실리콘 수준에서 시스템을 구현하기에는 아직까지 기술의 성숙도가 떨어지

고 패키지 수준에서 구현하기에는 향후에 언급하겠지만, 하나의 독립된 시스템 관점에서 RF, 베

이스 밴드, 아날로그, 센서, 디지털 IC에 대한 사양을 요구하고 그에 따라 각 부품들의 세부 사

양을 조정할 수 있는 기구가 부재하기 때문에 어렵다. 따라서, 미세 패턴을 지원하는 기판을 기

반으로 한 삼차원 시스템 구현이 현실적인 방법이라고 할 수 있다.

<표 1>은 독일 IZM Fraunhofer 에서 eGrain 이라는 과제를 통해 개발한 센서 노드들의 사

양을 보여주며 응용 분야는 환경 감시, 타이어 압력 감시이다[11],[12]. 센서 노드의 크기는 모

두 10×10mm2이고 2.4GHz 무선 주파수에 최대 1Mbps의 데이터 전송 속도를 지원한다. 송수

신 칩은 QFN 으로 패키징되어 있고 마이크로 컨트롤러 칩은 bare die 를 본딩 와이어로 FR4

기판에 연결되었다. 기판과 기판 연결은 wave soldering 을 이용한 연결, 측면 연결, folded

flexible 기판을 통한 연결 등을 이용하였다. 탑재된 센서는 온도 센서, 광 센서, 압력 센서 등이

다. IZM에서는 이를 실리콘을 기반으로 하는 삼차원 시스템으로 구현할 경우 5×5×5mm3 이하

의 센서노드를 개발할 수 있을 것으로 예상하고 있다. 벨기에 IMEC 은 eCube 라는 과제를 통

해 뇌 활동을 감시하는 무선 뇌전도 시스템을 BoB를 이용하여 14×14×t12 mm3 크기의 삼차

원 시스템으로 구현하였다[13]. 이를 위해 총 114 개의 표면 실장용 부품과 CSP(Chip Scale

Package)를 사용하였다. 특히, 주문 제작된 EEG(Electroencephalography) ASIC 을 사용하였

<표 1> IZM 에서 BoB로 구현한 초소형 센서 노드

구분

3D Inter connect Insde interconnections Sidewall Interconnections Folded Flexible Substrate

Edge Length 10mm 10mm 10mm

Chip Set TI MSP430F149 Nordic

nRF2401 Atmel ATMega 128L

Chipcon CC1100 Atmel ATMega 128L

Chipcon CC1100

Antenna Embedded Antenna External Wire Mini-loop Antenna

Range 0.5~3m(1Mbits) 4~75m(500kbits) 2~30m(38kbits)

Energy Capacity

120mWh(Ag2o) 400mW(ZnO2)

120mWh(Ag2o) 400mW(ZnO2)

75mWh(Ag2o)

포커스

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고, 이것이 bare die로 gold stud bump를 이용한 열 압축 방식 플립 칩 본딩으로 기판에 접착

되었다. 기판과 기판의 수직 연결은 일반적인 솔더 볼을 이용하였으며 기판 간격이 솔더 볼 하

나보다 크기 때문에 두 개의 솔더 볼을 적층하는 기법을 적용하였다. 현재 IMEC 은 이를 모두

실리콘에서 구현하는 것을 목표로 과제(eCube)를 수행하고 있으며, 응용 분야는 헬스 케어, 자

동차, 우주 항공 등이다.

이러한 삼차원 센서 모듈을 개발하기 위해서 필요한 기술은 삼차원 설계 소프트웨어(CAD

tool), 삼차원 interconnection, 초소형 절전형 기능 부품(센서, 컨트롤러, RF 디바이스 등), 전지

등 여러 분야에 걸쳐 있다. (그림 4)는 삼차원 레이아웃의 단계를 보여주고 있다[14]. 이를 통해

부품의 삼차원적 배치, 배선의 최적화를 얻을 수 있어야 한다. 그러나, 이러한 문제는 디바이스

의 interconnection 방식(와이어 본딩, 플립 칩 등), 디바이스 배향, 수직 적층 방식, 수동 부품

종류(개별 부품, 내장형 수동 부품 등) 등에 따라 복잡도가 매우 증가하므로 설계 소프트웨어는

전기적 특성, 공정성, 양산성, 열적 특성, 신뢰성, 제품 높이 등의 변수 등을 제한(constraint)으

(그림 3) IMEC의 무선 바이오 센서 노드

(a) 초기 (b) 구획화 (c) 부품 배치 및 라우팅[14]

(그림 4) 삼차원 레이아웃 설계

L0

L1

L2

L2

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L1

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로 하여 이를 반영하여야 하며 칩과 패키징의 특성을 동시에 고려하여 설계하는 기법이 필요하

다. 삼차원 interconnection 은 (그림 1)의 MCP 처럼 칩 적층, 솔더 볼을 이용한 패키지 적층,

플랙서블 기판을 접는 적층 방식, 핀 커넥터로 적층하는 방식 혹은 추후 논의될 칩 레벨에서 적

층 등 여러 가지 방법이 있으므로 이들 기술의 전기적 특성, 수직 interconnection 밀도, 공정

조건, 수동 소자 실장 밀도, 재배열 밀도 등을 검토하여 적합한 기술을 선정해야 한다. 부품 선

정에 있어 중요한 기준은 전체 시스템의 최종 크기를 결정하는 주된 부품을 결정하는 것이다.

시스템을 구성하는 부품들의 기능상 중요도와 그 크기를 비교하여 이를 최적화하는 것이 필요하

다. 저전력 부품은 센서의 수명을 결정하는 중요한 요인이기 때문에 매우 중요하며 특히, 컨트롤

러와 RF 송수신기의 전력 소모가 크기 때문에 이들 부품 선정에 주의하여야 한다. 마지막으로,

전지 선정은 복잡한 문제로 부피 대비 에너지 밀도가 높아야 하고 전압, 자가 방전 전류, 최대

부하 크기, 온도 의존성, 메모리 효과 등 여러 요인들을 고려하여야 한다[11],[12]. 이러한 예는

실리콘 기반 삼차원 SiP 개발 시 필요한 기술과 넘어야 할 과제에 대해 시사하는 바가 많다고

할 수 있다.

3. 실리콘 기반 삼차원 SiP

2006년 삼성전자는 처음으로 wafer level stack 공정과 관통 전극 비아(Thru Silicon Via:

TSV)를 이용하여 50㎛ 두께, 여덟 개의 2Gbit NAND flash 다이를 적층하여 16Gbit 메모리를

0.56mm 높이로 제작하였다[15]. 이것은 전세계 반도체 시장에 삼차원 적층을 통한 고집적 IC

개발의 지평을 여는 사건이었으며 이로 인해 반도체 시장에 삼차원 적층 기술 특히 TSV 기술

이 본격적으로 도입되기 시작하였다. 이 기술이 주목 받는 이유는 컴퓨터 마이크로프로세서,

NAND 플래시, DRAM 등 고집적 반도체 IC의 선 폭 축소를 통한 고집적화가 온 칩 지연(on-

chip delay), litho 공정의 어려움, 캐패시터 개발의 어려움 등으로 봉착한 한계[16]를 극복할 수

있는 해결책으로 고려되고 있기 때문이고, 이를 통해 무어의 법칙이 깨지지 않고 지속될 수 있

<표 2> 실리콘 기반 삼차원 SiP 공정 요소 기술

요소 기술 내용

Wafer thinning Grinding, CMP(Chemical Mechanical Planarization), Wet etching Plasma etching

Wafer handling Wax, glues, liquid resists Dry film laminated Electrostatic mobile carrier

Via drilling Laser drilling, DRIE(Deep Reactive Ion Etching)

Via filling Electroplating, CVD(Chemical Vapor Deposition)

Wafer/chi bonding Glass frit, metal-to-metal, eutectic, adhesive, oxide bonding

포커스

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을 것으로 예상된다. 이에 더 나아가 삼차원 SiP 기술은 아날로그/RF, 수동소자, 전원, 센서, 엑

추에이터, 바이오 칩 등 기능적으로 다양한 칩들을 패키징 기술로 집적화함으로 무어의 법칙을

뛰어넘는 가치를 창출할 수 있다는 장점이 있다[3]. 이와는 별도로, 삼차원 집적회로를 단일 칩

에 구현하는 기술도 최근에 개발되었다[17].

실리콘 기반 삼차원 SiP 를 개발하기 위해 필요한 기술은 <표 2>에 있다[18]. Wafer/chip

본딩 방법에는 (그림 5)에 나타나 있듯이 웨이퍼 간, 칩과 웨이퍼 간, 그리고 칩 간 본딩 방식이

있다. 웨이퍼 간 본딩 방식은 저가라는 이점이 있으나 웨이퍼 상 소자의 크기가 같아야 하며, 열

팽창 계수가 비슷해야 하고, 웨이퍼의 수율이 낮을 경우 전체 모듈의 수율이 떨어진다는 단점이

있다. 이러한 방식은 웨이퍼 수율이 높은 단일 칩 제조회사에 적합하다. 칩과 웨이퍼 혹은 칩 간

본딩은 칩 크기나 칩 소재, 공정, 제조사 등에 자유도가 높고 수율이 높다는 이점이 있으나, 칩

핸들링 문제와 양산성이 떨어진다는 단점이 있다. 웨이퍼 간 본딩 방식의 장점을 살리기 위해

웨이퍼 메모리 칩에 프로세서와 관련 소프트웨어를 내장하여 테스트하고 리페어하는 기구를 제

안하는가 하면[19] sawing 후 good die 만을 이용하여 웨이퍼를 만든 후 이를 이용하여 웨이퍼

간 접합을 시도하는 기술이 개발되고 있다[20]. 칩과 웨이퍼 간, 칩 간 본딩 방식은 KGN 만이

사용되기 때문에 수율이 높고 칩의 소재, 공정, 크기, 모양과 관계 없이 여러 칩의 조합이 가능

하다는 장점이 있는 반면 양산성이 떨어지고 개별 칩의 핸들링이 문제가 된다.

<표 3>은 ITRS SiP 개발 로드 맵으로 SiP 적층 기술을 개발하는데 있어 중요한 변수를 로

드 맵으로 나타낸 것이다[3]. 기술의 주된 관심은 몇 개의 다이가 적층되느냐와 함께 이를 구현

(그림 5) Wafer/Chip bonding 방법

Wafer-to-Wafer Chip-to-Wafer Chip-to-Chip

Sensors

Converter

CMOS Logic

Memory

Wafer Stack

Sensors

Converter

CMOS Logic

Memory

Wafer Stack

Dicing, Packaging

Wafer-scale Processing(complete IC-fabrication)

Testing, ThinningSeparation

Chip-to-waferAligned Bonding

Wafer-scale Processing(InterChip Metallization)

Dicing, Packaging

Wafer-scale Processing(complete IC-fabrication)

Testing, ThinningSeparation

Dicing, stacking, Packaging

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하기 위한 TSV 의 사양 그리고 웨이퍼의 두께 등이다. 표 중에 색깔이 있는 부분은 열 문제로

인한 제약이 있는 분야로 고성능의 디바이스는 방열에 대한 관리가 필요한데 이는 적층 문제가

해결하기 어려운 부분이다. 따라서, 로드 맵을 만족시키기 위해서는 추가적인 연구가 필요하다.

<표 3>에 따라 개발되는 다이를 이용하여 적층하면 패키지 두께가 두꺼워 휴대용 단말기나 단

일 패키지에 적용하기 어려울 것으로 예상된다. 이는 주로 handling 문제로 야기된 것으로 이

또한 풀어야 할 기술적인 문제이다.

현재까지 실리콘 기반 삼차원 SiP 의 적용이 가장 활발한 곳은 플래시, SDRAM 등 메모리

적층 혹은 메모리와 프로세서 적층이다. 이는 앞서 언급한 메모리 용량 확대의 장점과 메모리와

프로세서 간 인터페이스에서 발생하는 지연과 손실을 삼차원 적층 기술로 최소화할 수 있다는

이점이 있기 때문이다. CMOS 이미지 센서 모듈로의 적용도 활발한데 이는 휴대 단말기에서 요

구하는 초소형, 초경량 이미지 센서 모듈에 삼차원 적층 기술이 적합하기 때문이다. 실리콘 기반

삼차원 SiP 개발 동향은 <표 4>와 같이 정리할 수 있다. 표준화는 현재 Tezzaron사와 Ziptronix

사가 만든 3D-IC alliance가 활동 중이며 주로 메모리 디바이스와 프로세서 간의 인터페이스에

<표 3> SiP 개발 로드 맵

Year of Production 2007 2008 2009 2010 2011 2012

Number of terminals-low coast handheld

700 800 800 800 800 800

Number of terminals-high performance(digital)

3,050 3,190 3,350 3,506 3,684 3,860

Number of terminals-maximum RF

200 200 200 200 200 200

Low cost handheld/die/stack 7 8 9 10 11 12

High performance/die/stack 3 3 3 4 4 4

Low coast handheld/die/SiP 8 8 9 11 12 13

High performance/die/Sip 6 6 6 7 7 7

Minimum TSV pitch 10.0 8.0 6.0 5.0 4.0 3.8

TSV maximum aspect ratio 10.0 10.0 10.0 10.0 10.0 10.0

TSV exit dinmeter(㎛) 4.0 4.0 3.0 2.5 2.0 1.9

TSV layer thickness for minimum pitch

50 20 15 15 10 10

Minimum component size(㎛) 1,005 600×300 600×300 400×200 400×200 400×200

Min. thickness of thinned wafer(general product)

50 50 50 50 45 40

Min. thickness of thinned wafer(for ex. Smart card)

20 20 15 15 10 10

□: Manufacturable solutions exist, and are being optimized □: Manufacturable solutions are known □: Interim solutions are known

포커스

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대한 사양과 두 회사가 보유한 삼차원 적층에 필요한 공정, 마스크 설계에 대한 것으로 제한적

이다[21]. 이와 같은 활동은 두 회사가 삼차원 적층 기술에 주도권을 잡기 위한 일환으로 진행

되는 것으로 보이며 실제 표준화가 JEDEC 안에서 이루어질지 기술 선두 그룹 주도로 이루어질

지는 시장 상황에 따라 좌우될 것으로 예상된다.

이와는 별도로 실리콘 기반 삼차원 SiP를 개발함에 있어 지금까지 논의해왔던 능동 칩 혹은

웨이퍼 간의 직접적인 본딩이 아닌 중간에 실리콘 인터포저를 적용하는 방법이 개발되어 왔고

관련 국제 컨소시엄도 결성되었다[22],[23]. 실리콘 인터포저의 장점은 PCB나 LTCC 등의 기

판에 비해 미세 패턴을 제공하여 매우 작은 부품을 개발할 수 있다는 장점과 더불어 능동 칩과

열 팽창 계수가 같으므로 신뢰성 문제가 줄어들며 열 전도도가 높고 능동 칩 간의 본딩에 있어

라우팅의 자유도를 제공한다는 이점이 있다. 실리콘 인터포저의 장점 중에 하나는 임피던스 정

합이나 필터에 필요한 저항, 인덕터, 캐패시터를 웨이퍼 레벨로 구현한 WL-IPD(Wafer Level

Integrated Passive Devices)를 적용할 수 있다는 것이다. 웨이퍼 레벨 박막 공정으로 가능한

IPD 들의 특성은 아래와 같다[3].

- 저항: 10Ohm~150kOhm(e.g. NiCr 100Ohm/sq, TaN 25Ohm/sq.)

- 인덕터: 1nH~80nH(Q: 30~150)

- 캐패시터: (3-6)pF/mm2(er=2.65,e.g. polymer BCB)

- 캐패시터: (1-3)nF/mm2(er=23, e.g. Ta2O5)

IPD의 특성은 RF 시스템의 요구사항을 대부분 만족하며, fab 공정이므로 수율이 높고 후막

에 비해 공정 여유(tolerance)가 작기 때문에 설계 값과 공정 값이 유사하므로 튜닝(tuning)의

추가 공정이 필요하지 않다는 장점이 있다. 그러나, 캐패시터의 경우 디지털에 적용되기에는 아

직까지 캐패시턴스 값이 작아 표면 실장형 수동소자를 대체하기에는 무리가 있다.

<표 4> 실리콘 기반 삼차원 SiP 개발 동향

개발 제품 개발자

이미지 센서 Aptina, Toshiba, Sanyo, Fujikura, Ziptronix, ZyCube, Tessera

메모리 Samsung, Elpida, Tezzaron, Micron, Hynix

프로세서 IBM, Intel

센서노드 Fraunhofer, IMEC

MEMS CEA-LETI, NXP Semiconductors

Laser Radar Imager Lincoln Lab@MIT

주간기술동향 통권 1367호 2008. 10. 8.

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실리콘 인터포저의 또 하나의 장점은 앞서 언급한 바와 같이 아날로그/RF, 수동소자, 전원,

센서, 엑추에이터, 바이오 칩 등 기능적으로 다양한 칩들을 집적할 수 있는 플랫폼을 제공할 수

있다는 점이다. 이러한 장점은 USN용 초경량, 초미세 센서 노드를 개발함에 있어 실리콘 기반

삼차원 SiP 기술의 경쟁력을 높일 수 있을 것으로 생각된다. 즉, (그림 6)과 같이 온도, 습도, 압

력 등 각종 센서에 공통적으로 필요한 안테나, RF/아날로그, 디지털 등의 부품을 실리콘 기반 삼

차원 SiP로 완성한 다음 센서/ROIC(Read out IC)와 디지털과의 인터페이스로 실리콘 인터포저

를 사용하는 것이다. 이는 안테나, RF/아날로그, 디지털을 공통 플랫폼으로 사용함으로 개발 비

용을 줄일 수 있다 것과 개별 센서 노드에 필요한 실리콘 인터포저만을 설계함으로 전체 센서

노드의 개발 비용과 시간을 감소시키는 장점을 얻게 된다. 이와 같은 개념은 새로운 것이 아니

다. Smart dust와 같은 과제에서 이미 제시된 개념으로, 보드 레벨 무선 센서 노드 플랫폼이 개

발되었다[24]. 실리콘 인터포저는 보드 레벨에서 구현된 시스템을 실리콘 레벨에서 재현시킬 수

있는 현실적으로 접근 가능한 기술이라 할 수 있다.

마지막으로 실리콘 기반 삼차원 SiP의 응용 분야는 MEMS 분야로 압력 센서, 가속도계, 자

이로스코프 등이다. 이는 밀봉 및 MEMS 소자와 열팽창계수가 유사한 기판 혹은 칩에 접착을

필요로 하는 MEMS 의 요구를 실리콘 기반 삼차원 SiP 가 대응할 수 있기 때문이다. 또한,

MEMS는 공정이 이미 실리콘 기반이기 때문에 TSV 등의 공정을 적용하기 용이하다는 이점이

있다. (그림 7)은 ETRI 에서 개발한 MEMS 압력 센서를 위한 삼차원 SiP 시제품이다. (a)는

(그림 6) 각종 센서 탑재를 위한 삼차원 공통 플랫폼

Pressure sensor

Humidity sensor Temperature sensor

Bio sensor

Gas sensor

Acceleration sensor

Si Interposer

Digital

RF/Analog

Antenna

Sensor

Common platform

포커스

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ASIC과 MEMS 센서를 wafer-to-wafer bonding 한 이후 sawing한 것을 보여주며 (b)는 chip-

to-wafer bonding을 (c)는 chip-to-chip bonding 에 의한 SiP를 보여준다. (c)에서 interposer

는 FR-4를 사용하였고 향후 이를 실리콘 기반으로 대체할 예정이다.

III. 과제와 전략

지금까지 3D SiP기술 동향을 MCP, BoB, 그리고 실리콘 기반 삼차원 SiP로 나누어 살펴보

았다. Tessera사의 김박사[4]는 2004년 MCP가 성공하기 위해서 넘어야 할 5가지 장애물에

대해 설명하였다. SiP 개발 주도자(owner), 설계 소프트웨어, 표준화, 테스트, 기판과 내장 수동

소자가 그것이다. 이 문제는 요즘 주목 받고 있는 기술인 실리콘 기반 삼차원 SiP에서도 동일하

게 적용된다. 메모리 적층이나 메모리와 프로세서 간의 적층 혹은 이미지 센서 모듈 개발은 한

제조 회사에서 진행되는 것이므로 상기 문제로부터 어느 정도 자유롭다고 볼 수 있다. 문제는

제조 회사가 다른 여러 개의 칩을 조합하여 하나의 시스템으로 구현해야 하는 USN 용 삼차원

SiP 센서 노드이다.

<표 4> 삼차원 SiP 관련 국가 과제

과제명 주관기관 총연구기간

3D 적층칩 SiP의 설계, 측정, 분석 방법 연구 한국과학기술원 2006.3.1.~2009.2.1.

Deep via를 이용한 3D 패키지 개발 앰코코리아 2006.11.1.~2011.10.1.

Chip/wafer 레벨의 집적접합을 이용한 SiP 패키지 기술 개발 앰코코리아 2006.11.1.~2011.10.1.

Deep via기술을 기반으로 한 차세대 고밀도 적층메모리 기술 개발 ㈜하이닉스반도체 2006.11.1.~2011.10.1.

Deep via 기술을 기반으로 한 적층용 시스템 IC 설계 및 공정 기술개발 동부일렉트로닉스 2006.11.1.~2011.10.1.

3D stack SiP용 decoupling/bypass 용 내장형 커패시터 재료 및 공정 기술개발

한국과학기술원 2006.3.1.~2009.2.1.

3D 적층 SiP에서의 via 형성 및 filling 기술 개발 한국과학기술원 2006.3.1.~2009.2.1.

마이크로 시스템 패키징 기술개발 (재)서울테크노파크 2007.6.1.~2012.5.1.

(a) Wafer to wafer bonding(sawing 후) (b) Chip to wafer bonding (c) Chip to chip bonding

(그림 7) 본딩 방법에 따른 MEMS 패키징

주간기술동향 통권 1367호 2008. 10. 8.

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<표 4>는 삼차원 SiP 관련 국가 과제 목록을 보여준다. 대부분의 과제가 공정 개발에 관한

것이고 설계 및 전기적인 특성 분석 그리고 소재 개발에 관한 과제가 있다. 이와 같은 과제는 앞

서 언급한 실리콘 기반 삼차원 SiP 의 장애물에 대한 부분적인 해결책을 제시할지는 몰라도 모

든 장애물에 대한 필요 충분한 해결책을 얻기에는 부족하다고 생각한다. 필요 충분한 해결책을

얻기 위해서는 응용 분야에 따라 ASIC, 메모리, 센서, RF, 전지, 웨이퍼 레벨 패키징 등에 연관

된 여러 회사, 연구소, 학교의 참여가 필요하고, 하나의 시스템을 개발하기 위해 필요한 각 부품

의 사양을 조정해야 하는 컨트롤 센터가 필요하다고 판단된다. 여기에 가장 중요한 참여자인 개

발된 시스템을 이용하여 서비스를 제공할 서비스 프로바이더의 참여가 필요하다. 서비스 프로바

이더는 시스템의 기능, 사양, 품질에 대해 정의를 내릴 수 있고, 개별 부품 회사는 삼차원 시스

템에 필요한 부품의 특성 예를 들어 패드 재배치와 같은 설계 변경 등을 통해 삼차원 적층을 위

해 설계된 부품을 제공할 수 있고 테스트와 관련된 지식을 기반으로 BIST(Built-In Self-Test)

혹은 테스트를 위한 패드 설계 등 테스트에 대한 해결책을 제시할 수 있다. 개별 회사 차원에서

보면 이러한 접근 방법은 초기 시장 규모가 작기 때문에 그다지 매력적이지 않다. 그러나 이와

같은 산ㆍ학ㆍ연 협조를 통해 개별 부품 간 표준화가 진행되고 이를 통해 시장에 대한 접근성이

원활해질 때 관련된 시장이 커질 수 있고 이러한 성공 체험으로 인해 새로운 시장과 응용 분야

가 탄생할 수 있다고 생각한다. 이러한 접근 방법을 통해 칩, 패키징, 시스템 동시 해석을 통한

설계, 개별 부품에 대한 테스트 및 이를 통한 SiP 테스트 기술 개발 등이 가능하여 앞서 언급된

대부분의 문제를 해결 할 수 있는 방안으로 판단된다.

IV. 결 론

3D SiP 기술 동향을 MCP, BoB, 그리고 실리콘 기반 삼차원 SiP 로 나누어 살펴보았다.

MCP는 기존 인프라와 표준화로 인해 저비용, 대량생산, 시장에 대한 접근 용이성 등의 장점으

로 인해 앞으로도 시장에서 성숙한 기술로 계속 발전할 것으로 예상된다. BoB 개발 사례를 통

해 삼차원 집적 시스템을 개발하기 위해서 삼차원 설계, 삼차원 interconnection, 저전력 소자,

전지 등의 기술적인 문제가 필요함을 살펴보았다. 실리콘 기반 삼차원 SiP 에서는 메모리나 이

미지 센서를 위한 삼차원 SiP 는 이미 산업계의 기술 개발이 성숙하였으나, USN 용 센서 노드

시스템 구현과 이를 통한 시장 창출에는 아직까지도 극복해야 할 난관들이 있음을 살펴보았고

이를 해결하기 위해서는 산ㆍ학ㆍ연 공조를 통한 기술 개발이 필요함을 확인하였다.

포커스

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* 본 내용은 필자의 주관적인 의견이며 IITA의 공식적인 입장이 아님을 밝힙니다.