4장 논리 게이트 · 2016-10-31 · 한국기술교육대학교 정보기술공학부장영조...

4장 논리 게이트

한국기술교육대학교정보기술공학부 장영조

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4.1 기본 게이트게이트 : 논리연산 수행

AND, OR, NOT, NOR, NAND, XOR, XNOR

버퍼 게이트버퍼 : 연결할 회로 사이에 전류, 전압등의 구동이나 레벨을 맞추기 위한 완충을 목적으로 사용

진리표와 기호

진리표 게이트 기호 IEEE 표준 기호

Vcc

16 15 14 13 12 11 10

1 2 3 4 5 6 7VSS

8

9NC NC

MC14050B 버퍼 게이트


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기본 게이트인버터 게이트

입력과 출력이 반대 논리 레벨로 작동되는 게이트

진리표와 기호

진리표게이트 기호 IEEE 기호

Vcc14 13 12 11 10 9 8

1 2 3 4 5 6 7GND

SN74LS04 게이트


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NOT 게이트펄스연산(pulsed operation)

인버터회로 : 입력펄스가 H일때 L로 출력되고, 입력이 L이면H가 출력됨.

NOT 게이트의 입/출력 펄스


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4.2 AND와 NAND게이트AND 게이트

2개 이상의 입력에 의해 하나의 출력을 가진 게이트.

모든 입력 전압이 L이면 L로 출력.

진리표와 기호

진리표

게이트 기호 IEEE 기호


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AND게이트다중 입력의 AND 게이트

3개 이상의 입력을 갖는 AND 게이트 : F = xyz

AND 펄스 연산

입력펄스 x,y에 의해 출력되며, 입력 모두가 H일 때만 출력펄스가 H로 연산.


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NAND게이트AND - NOT 게이트

한 개 이상의 입력 전압이 L이면 출력은 H

진리표와 기호

진리표 게이트 기호 IEEE 기호

F = X Y = X + Y


8

다중입력 NAND게이트3개 이상의 입력을 갖는 NAND 게이트 :

F = X Y Z = X + Y + Z

NAND 펄스 연산

입력펄스 x,y에 의해 출력되며, x,y 중 하나 이상의 값이 L이면 H가 출력되는 연산.


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AND/NAND 게이트 IC

Vcc14 13 12 11 10 9 8

1 2 3 4 5 6 7

GND

VDD

14 13 12 11 10 9 8

1 2 3 4 5 6 7

VSS

MC14011B 2 input NAND 74LS11 3 input AND

74LS08 2 input AND 게이트 74LS00 2 input NAND 게이트


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4.3 OR와 NOR게이트OR 게이트


한 개 이상의 입력 전압이 H일때, H가 출력

진리표와 기호

진리표게이트 기호 IEEE 기호


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OR 게이트다중 입력 OR 게이트 F = X + Y + Z

OR 펄스 연산

입력펄스 x,y에 의해 출력되며, 입력 중 하나 이상이 H이면출력 펄스는 H로 연산.

Vcc14 13 12 11 10 9 8

1 2 3 4 5 6 7

GND

SN74LS32 OR 게이트


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NOR 게이트OR-NOT 게이트

한 개 이상의 입력 전압이 H라면 출력은 L로 출력.

진리표와 기호

다중 입력 NOR 게이트 : F = X + Y + Z = X Y Z

NOR 펄스연산 :

= x . y

VDD

14 13 12 11 10 9 8

1 2 3 4 5 6 7

GND

SN74LS02 NOR 게이트


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4.4 XOR 및 XNOR 게이트XOR 게이트- Exclusive OR 논리, 배타논리


입력이 서로 같으면 출력은 L, 다르면 H

진리표와 기호

XOR 펄스연산

Vcc14 13 12 11 10 9 8

1 2 3 4 5 6 7

GND

SN74LS86 XOR 게이트


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XNOR 게이트

XNOR 게이트- Inclusive OR 논리2개 이상의 입력에 의해 하나의 출력을 가진 게이트.

입력이 서로 같으면 출력은 H, 다르면 L

진리표와 기호

펄스연산

GND

14 13 12 11 10 9 8

1 2 3 4 5 6 7

VCC

MC74HC266 XNOR 게이트


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4.5 3-상태 버퍼3-상태버퍼 (Tri state buffer)

출력이 3가지 상태 : 0, 1 , Z (Hi-impedence)

3-상태 버퍼의 기호 및 진리표

x F

S

x F

S

16 15 14 13 12 11 10

1 2 3 4 5 6 7

VCC

8

9

GNDG1

G2

TTL 버퍼/드라이브의 예(SN74LS365A)


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4.6 wired AND와 wired ORwired logic

특정 논리 함수의 기능이 가능하도록 게이트 출력 단자의 일부를 바로 연결한 논리 형식

wired AND

AOI(AND-OR-invert)

TTL 게이트의 출력 단자들을 직접 연결하면 게이트가 파손될수 있다. 개방 콜렉터(OC,open collector)라고 표시된 게이트의 출력 단자를 서로 묶어야 한다.

wx

yz

AND-OR-Invert


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wired logic Wired OR

ECL(Emitter Coupled Logic) 게이트의 NOR 게이트의 출력을함께 결선하면 wired OR 기능을 수행

wxyz

Fwxyz

F wx

yz

OR결합 직접연결ELC 결합 NOR게이트 wired OR


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IC 논리군의 특성TTL논리군

기본 논리 회로 : NAND 게이트.

표준(standard) TTL, 고속(high speed) TTL, 저 전력(low power) TTL, 쇼트키(schottky) TTL, 저전력 쇼트키(low power schottky) TTL, 진보된 쇼트키(advanced schottky) TTL

표준 TTL 게이트 : 초기에 시작된 TTL

쇼트키 TTL : 전파지연 시간은 줄고, 동작 속도는 다소 늦다.

저전력 TTL : 표준 TTL과 동일한 전파시간을 가지고 있으나전력소모는 줄였으며, 표준 TTL보다 팬 아웃을 향상시킴.


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IC 논리군의 특성ECL 논리군

기본 논리 회로 : NOR-OR 게이트.

낮은 전파 시간을 가지며, 전력소모는 상당히 높음.

매우 빠른 시스템을 구성할 때 사용(낮은 전파시간때문)

CMOS 논리군기본 회로 : NAND 또는 NOR 게이트.

특징 : 적은 전력 소모(평균 약 10nW) 정도이며, 게이트의 신호가 변할 때 회로가 동작하는 주파수에 따라 전력 소모가 변동.

단점 : 전파 지연 시간이 크기 때문에 고속의 동작을 요구하는 시스템에서는 부적합하고 ,전파 지연 시간을 감소시킨다.


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4.7 논리게이트의 전기적 특성전파 지연 시간(propagation delay time)

논리회로가 동작하는 속도를 제한

논리 게이트에서 2진 신호가 입력에서 출력까지 전달되는데 걸리는 평균 시간- 입력의 50% 레벨에서 출력의 50%레벨을 기준

tPHL : 출력이 논리 1에서 0으로 변환하는데 소요시간.

tPLH : 출력이 논리 0에서 1로 변화하는데 소요시간.

총전파 지연 시간 Tt

게이트 당 전파지연 시간 × 총 논리 단계 수

TTL의 1 게이트의 지연시간은 보통 10nsec 정도임

10개 게이트 통과시 최대 동작 주파수는?

VIN

VOUT

tPHL tPLH

50% 50%L

H

H

L

50% 50%

VIN

VOUT


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전기적 특성전력소모(power dissipation)

논리 게이트의 동작시 소모되는 전력.

단위 : mW

PAVG = 공급 전압(Vcc) × 평균 공급전류(Icc)

Fanout한 개의 게이트 출력에 여러 개의 게이트가 연결될 때 출력의 정상 레벨을 유지하게 연결할 수 있는 최대 부하 게이트 수

Fanin논리 게이트의 정상 동작에 영향을주지 않고 게이트의 입력에 연결할수 있는 입력의 최대 개수

작은값더중에서 IL

OL

IH

OH

II

II F.O 혹은=

TTL LS TTL CMOS

IIH 40 uA 20uA 1uA

IIL -1.6mA -0.4mA -1uA

IOH-400uA -400uA -1.6mA

IOL16mA 8mA 1.6mA

TTL 과CMOS의 전류 입출력 특성


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전기적 특성잡음 여유도(NM, noise margin)

동작하는 전압 레벨 변화(잡음)에 대한 허용 값, 단위= V

High noise margin = VOH MIN – VIH MIN

Low noise margin = VIL MAX – VOL MAX

TTL LS TTL CMOS

VIL MAX0.8 0.8 1.5

VIH MIN2.0 2.0 3.5

VOL MAX0.4 0.4 0.5

VOH MIN 2.4 2.7 4.5

Logic threshold 1.4 1.4 2.5

TTL과 CMOS의입출력 전압레벨

VOH MIN

VOL MAX

VIH MIN

VIL MAX

VDD

GND

출력 입력

NM H

NM L


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4.8논리 레벨과 펄스 파형논리 레벨

정 논리(positive logic)

높은 전압을 논리1(H), 낮은 전압을 논리 0(L)으로 표시, 주로사용

부 논리(negative logic)

낮은 전압을 논리 1(H)로, 높은전압을 논리 0(L)으로 표시.


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펄스 파형전압 레벨이 높은 전압에서 낮은 전압으로, 낮은 전압에서 높은 전압으로 연속적으로 변화.

정 펄스(positive pulse)

전압 레벨이 낮은 전압에서 높은 전압으로 되었다가 다시 낮은 전압으로 되는 펄스 구간.

부 펄스(negative pulse)

전압 레벨이 높은 전압에서 낮은 전압으로 되었다가 다시 높은 전압으로 되는 펄스 구간.

<정 펄스> <부 펄스>


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펄스 파형실제적인 펄스 파형

tr : 낮은 전압 레벨에서 높은 전압 레벨로상승되는데 소요되는 시간

(최대전압의 10%에서 90%까지 상승시 걸리는 시간

tf : 높은 전압 레벨에서 낮은 전압 레벨로하강하는데 소요되는 시간.

최대전압의 90%에서 10%까지 하강시 걸리는 시간

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