Министерство общего и профессионального образования РФ

Самарский Государственный аэрокосмический Университет имени академика С.П. Королева

Проектирование микропроцессорных устройств обработки данных

Утвержденоредакционно-издательским советом университета в качестве методических указаний к курсовомупроектированию длястудентов

Самара 1998УДК 681.3

В методических указаниях раскрывается цель, порядок выполнения и содержание основных этапов проектирования систем сбора и обработки данных на основе современной элементной базы — микропроцессорных комплектов БИС. указания и рекомендации по проектированию всей системы основных блоков: процессора и памяти, а также рекомендации по оформлению курсового проекта.

Предназначены для студентов специальности 2202Ю, выполняющих курсовой проект по дисциплине “ Схемотехника, ЭВМ и микропроцессоры”.

Составители: В.Г. Иоффе, В.П. Павлов, Ю.В. Пшеничников

Содержание

1. Объект проектирования и исходные данные...................................................................2. Этапы проектирования3. Разработка алгоритмов функционирования4. Обобщенная структура СОД5. Проектирование аппаратных средств5.1. Принципы организации интерфейса5.2 .Организация процессорного блока5.2.1. Процессорный блок на базе К5805.2.2. Процессорный блок на базе К18215.2.3. Процессорный блок на базе К1810 ВМ86/ВМ885.2.4. Процессорный блок на базе К1816 ВЕ515.3. Проектирование блоков памяти5.3.1. Выбор БИС ПЗУ и ОЗУ5.3.1.1. Разновидности БИС ОЗУ5.3.1.2. Быстродействие ЗУ5.4. Построение блоков памяти на БИС ЗУ с различной организацией5.5. Адресация блоков памяти и устройств ввода-вывода5.6. Программируемые БИС5.6.1. Программируемые таймеры5.6.2. Программируемый параллельный адаптер К580 ВВ555.6.3. Программируемый адаптер последовательного интерфейса КР580 ВВ515.6.4. Программируемый контроллер прерываний5.6.5. Программируемые БИС МПК К18216. Программирование алгоритмов7. Оценка быстродействия8. Оформление курсового проекта Список использованных источников Приложение А

Целью курсового проекта является закрепление теоретических знаний и приобретение практических навыков самостоятельного проектирования микропроцессорных устройств систем сбора и обработки данных.

1 ОБЪЕКТ ПРОЕКТИРОВАНИЯ И ИСХОДНЫЕ ДАННЫЕ

Объектом курсового проектирования является система сбора и обработки данных, реализуемая на основе современной элементной базы - микропроцессорных комплектов больших интегральных схем (МПК БИС). Система сбора и обработки данных (СОД) - комплекс аппаратных и программных средств, предназначенный для информационного обслуживания пользователей и (или) технических объектов. В состав аппаратных средств входят устройства для ввода, хранения, преобразования и вывода данных. Программное обеспечение представляет собой совокупность программ, реализующих возложенные на систему функции. Функции СОД состоят в выполнении требуемых процедур обработки данных: ввода, хранения, преобразования и вывода. Современные МПК БИС по принципам построения делятся на два основных класса: однокристальные и многокристальные (секционные) комплекты. Наибольшее распространение и применение в настоящее время имеют однокристальные комплекты. Они используются при построении как автоматизированных СОД, так и универсальных ЭВМ. Секционные комплекты используются при построении проблемно-ориентированных и специализированных ЭВМ. Исходные данные для проектирования:- алгоритмы задач обработки данных, представленные на вербальном и (или) математическом уровнях;- класс микропроцессорного комплекта;- целевая функция проектирования.

2 ЭТАПЫ ПРОЕКТИРОВАНИЯ

Проектирование микропроцессорных СОД включает следующие основные этапы, реализуемые обычно итерационно.1. Системный анализ. Целью этого этапа является определение требований и ограничений на основные характеристики СОД.Перечень требований включает: цель разработки и назначение СОД, класс или набор реализуемых алгоритмов, порядок и способ взаимодействия СОД с внешними устройствами или системами, типы и количество входных и выходных данных, характеристики СОД - точность, производительность, надежность и др.В перечень ограничений включаются возможные пределы значений характеристик системы, отражающие современный уровень техники и технологии.Результатом системного этапа является техническое задание на проектирование СОД. Качественный системный анализ существенно сокращает сроки и трудоемкость проектирования системы.2. Разработка алгоритмов функционирования. На этом этапе выбираются основные функциональные устройства СОД, их параметры, определяются способы ввода-вывода информации, форматы данных, организация памяти и т. д. и разрабатываются алгоритмы функционирования СОД.

Разработка алгоритмов сводится к их описанию. В зависимости от сложности системы описание алгоритмов может выполняться с различной степенью детализации - в виде иерархии описаний. На верхнем уровне иерархии описание осуществляется на уровне (в терминах) процедур. На других, более низких уровнях иерархии различные процедуры описываются более детально.Описание алгоритмов на этом этапе обычно осуществляется в графической форме - в форме граф-схем алгоритмов (ГСА).3. Разработка структуры. На этом этапе путем анализа алгоритмов функционирования СОД производится разделение функций СОД между аппаратными и программными средствами. От решения этого вопроса существенно зависят две основные характеристики СОД - быстродействие и затраты оборудования: чем больше функций СОД будут реализованы на аппаратном уровне, тем выше быстродействие; напротив, программная реализация функций требует меньших аппаратных затрат, но уменьшает быстродействие. Сложность этой задачи состоит в том, что нет аналитических методов ее решения, поэтому требуется предварительная проработка нескольких различных вариантов реализации СОД. Рациональное решение этой задачи можно получить путем использования методов имитационного моделирования, однако этот путь ведет к большой трудоемкости. Поэтому решение о разделении программных и аппаратных средств принимается проектировщиком на основании опыта разработки аналогичных систем. Принятое решение о разделении функций СОД может неоднократно корректироваться после выполнения последующих этапов проектирования. Результатом этапа является состав структурных (аппаратных) модулей - устройств типа процессор, основная память и др.4. Разработка аппаратных средств. На этом этапе осуществляется выбор элементной базы и проектирование модулей, входящих в структуру СОД. А именно, выбор внутреннего и внешнего интерфейсов, проектирование центрального процессора, запоминающих устройств, контроллеров периферийных устройств и др.Выбор элементной базы осуществляется в соответствии с ограничениями и требованиями по быстродействию, энергопотреблению, габаритам и др. Наиболее сложным и ответственным при этом является выбор МПК БИС. Выбор комплекта осуществляется на основе анализа целевой функции системы и требований (ограничений), указанных в техническом задании.5. Разработка программных средств. На этом этапе осуществляется разработка программ (программирование) алгоритмов, полученных на втором этапе проектирования. Программирование осуществляется в терминах выбранного или заданного языка программирования (ассемблер или др.).6. Разработка средств контроля и диагностики. Степень сложности современных микропроцессорных СОД достигла такого уровня, что их эксплуатация существенно затруднена, если СОД не имеет встроенных средств контроля и диагностики, использование которых увеличивает достоверность получаемых результатов и обеспечивает автоматический поиск неисправностей. Поэтому алгоритм функционирования СОД должен содержать процедуры, обеспечивающие контроль достоверности обрабатываемой информации. Эти функции обычно реализуются за счет введения информационной и аппаратной избыточности в разрабатываемую СОД. Одновременное выполнение этапов 4, 5, 6 повышает качество системы.7. Оценка эффективности проекта. На этом этапе осуществляется оценка качества разработанной системы путем вычисления значений критерия и различных характеристик системы (затраты оборудования, быстродействие и др.)

и сравнения последних с заданными ограничениями. Нарушение одного или нескольких ограничений ведет к необходимости повторного проектирования системы или ее частей.В настоящих методических указаниях основное внимание, в силу специфики курса “Схемотехника, ЭВМ и МП”, уделяется этапам 2, 3, 4, 5, 7.

3 РАЗРАБОТКА АЛГОРИТМОВ ФУНКЦИОНИРОВАНИЯ В данном курсовом проекте функциональная схема СОД указывается в исходных данных к проекту, поэтому в настоящем разделе рассматриваются только вопросы разработки и описания алгоритмов функционирования СОД. Для каждой задачи обработки данных разрабатывается алгоритм ее решения и производится его описание в форме ГСА. ГСА состоит из описания слов и массивов, в котором указывается имя переменной, ее разрядность, функциональное назначение , и схемы алгоритма, отражающей последовательность выполнения процедур и операций. ГСА является основным документом, на базе которого проектируется СОД. ГСА составляется в обобщенном виде и не отражает конкретные технические средства, с помощью она может быть реализована. Выбор технических средств ( микропроцессорного комплекта, элементной базы и т.д.) осуществляется на более поздних стадиях проектирования с учетом требований по быстродействию, габаритам, энергопотреблению. В разработке алгоритмов важное место занимает задача выбора форматов представления данных, особенно чисел, так как выбор форматов их представления существенно влияет на точность результатов вычислений и затраты ресурсов. В случае, когда диапазон представления чисел известен, предпочтение следует отдавать формату с фиксированной запятой. Достоинства этого формата - высокое быстродействие при выполнении арифметических операций. Формат с плавающей запятой при его программной реализации требует больших временных затрат, поэтому его применение целесообразно в случае, когда диапазон представления чисел велик или не определен. Уменьшения временных затрат можно достичь при аппаратной реализации операций с плавающей запятой при помощи соответствующего сопроцессора. Разрядность чисел с фиксированной запятой определяется заданной точностью вычислений, а с плавающей - заданным диапазоном (разрядностью порядка) и точностью вычислений (разрядность мантиссы). При описании алгоритмов используется формальное описание слов и массивов информации. Для описаний операций (действий по обработке информации) используется формализм под названием “оператор“. Слова информации описываются в виде: A(n :m), где A - идентификатор слова; n, m - номера соответственно старшего и младшего разрядов. Массивы информации описываются в виде: M[k : h](n : m), где M - идентификатор массива; k, h - границы номеров слов, составляющих массив. При описании операторов используется знак присваивания “:=”. Слева от него указывается слово (часть слова или составное слово), а справа - выражение. Выражение описывает суть преобразования данных (операции) в виде описания слов и знаков операций над ними. Например, вычитание двух чисел A (0:15) и B (0:15) можно описать в виде оператора C:=A-B, где A, B, C - шестнадцатиразрядные двоичные числа; “-” - знак операции вычитания двоичных кодов. Арифметический правый сдвиг на один разряд записывается в виде

С(15:0) :СПА(С(15).С(14:0)).

где “.” - знак конкатенации (склеивания).Операция конъюнкции с константой:

С(3:0):=С (3:0)1011Пересылка:

A(15:4):=B(11:0)A(3:0):=C(15:12)

Порядок выполнения действий, описываемых операторами, зависит от логических условий (ЛУ). ЛУ - булева функция, описание которой осуществляется в виде

x = (A, B, ...)где - тип булевой функции; x - значение булевой функции, A, B ... - слова информации. Например, сравнение двух слов А и B можно описать в виде

x : A = B Значение ЛУ x определяется булевским выражением x = A B , где - символ логической операции сложения по модулю 2 с инверсией. Для представления алгоритма в форме ГСА используются вершины четырех типов: начальная, конечная, операторная и условная (рисунок 1).

начало конец

оператор(ы) ЛУда нет

а б

в г

Рисунок 1 - Графическое обозначение вершин ГСА: а - начальная, б - конечная, в - операторная, г - условная

Начальная и конечная вершины означают соответственно начало и конец алгоритма. В операторной вершине представляется описание действий (операций) в виде операторов. В условной вершине указывается логическое условие. При описании логических условий могут использоваться знаки отношений: “=”, ”<“, ”>“, ”“, ”“ и т. п. В приложении А в качестве примера приведен словесный алгоритм функционирования СОД и пример составления на его основе граф-схем алгоритмов различных уровней детализации: на уровне процедур и операций. Назначением СОД является обработка измерительной информации, получаемой с объекта исследования. Приведение измерительных данных (кодов) к физическому параметру (температуре, например) выполняется по схеме Горнера

P(y) = ((...(an y + an-1 ) y + an-2 ) y + ... + a1 ) y + a0 ,

которая в рекуррентном виде записывается следующим образом:

Si+1 = Si y + an- i , i = 1,n (3.1)

где n - степень полинома P; an , ... , a0 - коэффициенты полинома; y - значение аргумента полинома; S1 = an . Вычисления по формуле (3.1) производятся n раз до получения значения Sn+1 , которое является значением полинома P(y).

4 ОБОБЩЕННАЯ СТРУКТУРА СОД

При построении автоматизированных СОД используются устройства трех типов: операционные, запоминающие и ввода-вывода. Для объединения устройств в систему используются один или несколько интерфейсов.

Операционное устройство предназначено для выполнения операций из заданного набора операций. К классу операционных устройств относятся процессоры (в том числе центральный процессор), контроллеры периферийных устройств.

Запоминающие устройства (ЗУ) используются для построения памяти ЭВМ и СОД. Память ЭВМ строится на основе оперативных ЗУ (ОЗУ), постоянных ЗУ (ПЗУ), однократно программируемых ЗУ (РПЗУ) и внешних ЗУ (ВЗУ). ОЗУ, ПЗУ и РПЗУ используются для построения основной оперативной памяти ЭВМ. ОЗУ предназначены для хранения программ, данных и промежуточных результатов. ПЗУ используются для хранения неизменяемой части программ, констант, таблиц и т. п. информации. РПЗУ предназначены для тех же целей, что и ПЗУ, но их применение обеспечивает потенциальную возможность изменения функций СОД в процессе эксплуатации (или модернизации).

ВЗУ (накопители на магнитных дисках, лентах и т. п.) используются для организации внешней памяти ЭВМ.

Устройства ввода-вывода (УВВ) обеспечивают связь СОД с внешним миром: с объектом измерения (управления), с системами других уровней, с человеком (оператором СОД) и т. п. Назначение УВВ - обеспечение информационной и электрической совместимости источников (приемников) входной (выходной) информации с интерфейсом СОД. УВВ обычно состоят из двух функциональных блоков: блока преобразования (БП), осуществляющего преобразование физической величины в цифровой электрический сигнал или обратное преобразование, и контроллера, предназначенного для управления БП и интерфейсного согласования сигналов БП с интерфейсом СОД. Обычно БП и контроллер разделяются и конструктивно.

Интерфейс - это комплекс аппаратных и программных средств, реализующий стандарт по организации взаимодействия устройств (модулей), объединяемых в систему. Интерфейс обеспечивает информационную, электрическую и конструктивную совместимость модулей.

Типичная структура простейшей автоматизированной СОД представлена на рисунке 2. Она состоит из центрального процессора (ЦП), ОЗУ, ПЗУ, контроллеров периферийных устройств, аналогового мультиплексора АМ и аналого-цифрового преобразователя АЦП. АМ и АЦП используются для подключения к ЭВМ датчиков аналоговых сигналов, подключенных к объекту измерения, и преобразования аналоговых электрических сигналов в цифровую форму. Дисплей Д, клавиатура К, печатающее устройство ПУ используются для общения человека - оператора с СОД. Специализированный процессор СП увеличивает быстродействие ЦП при выполнении различных операций, например с плавающей запятой и др.

ЦП СП ПЗУ ОЗУ

Контроллер АЦП и АМ

Контроллер ДК

Контроллер ПУ

АЦП Д К

АМ

ПУ

. . .

Рисунок 2 - Структура системы сбора и обработки измерительной информации

Следует отметить, что для класса однокристальных МПК БИС структура СОД практически предопределена типом комплекта БИС и соответствующим (выбранным) интерфейсом, используемым для подключения устройств. Проектирование структуры СОД в этом случае сводится к выбору номенклатуры и характеристик устройств: типов, емкостей и быстродействия запоминающих устройств, типов контроллеров и внешних устройств, и основная тяжесть (трудоемкость) при проектировании таких СОД ложится на разработку программного обеспечения.

Типичные структурные решения на основе МПК К580 представлены на рисунках 1.6, 1.7, 1.32, 1.33 в работе [МП-ры]. Аналогичные решения на основе МПК К1810 представлены на рисунках 4.5, 4.6, 4.7 в [МП-ры].

5 ПРОЕКТИРОВАНИЕ АППАРАТНЫХ СРЕДСТВ

Исходные данные для проектирования аппаратных средств определяются исходя из анализа требуемых технических характеристик, схемы алгоритма (ГСА) и структурной организации СОД. Проектирование микропроцессорной системы обработки данных (МСОД) целесообразно начинать с выбора принципов организации интерфейса, так как интерфейс является ядром любой микропроцессорной системы (МПС), влияющим на ее производительность, надежность, стоимость, аппаратные затраты.

5. 1 Принципы организации интерфейса

Большинство магистрально-модульных МПС строятся на базе многоуровневых интерфейсов [1]. В данном курсовом проекте рассматриваются только одноуровневые интерфейсы. Применительно к МСОД выбор архитектуры интерфейса заключается в решении следующих задач:

- определение количества шин и линий интерфейса,- обеспечение заданной скорости передачи информации,- обеспечение информационной и конструктивной надежности.Задача проектирования интерфейса может быть сформулирована

следующим образом: обеспечить заданную скорость передачи информации и требуемую надежность при минимальном количестве линий интерфейса (или минимальной стоимости).

Чем меньше число линий интерфейса, тем выше конструктивная надежность и, в общем случае, ниже быстродействие. Информационная надежность обеспечивается выбором соответствующих протоколов обмена и средств контроля.

Исходными данными при проектировании интерфейса является ГСА, структурная организация и требуемые технические характеристики СОД.

Каноническим является трехшинный интерфейс, состоящий из шины адреса (ША), шины данных (ШД) и шины управления (ШУ).

Некоторые МПК на базе однокристальных микроконтроллеров могут быть построены на базе одной последовательной шины. Примером может служить шина I C bus2 (Intel Integrated Circiut Bus) фирмы Philips Semiconductor, использующая линию земли, линию синхронизации и линию последовательных данных, по которой передается информация в определенном формате. Для построения СОД необходимы специальные периферийные БИС, БИС памяти, способные воспринимать этот формат [?]

Достоинством двухшинной организации являются меньшие аппаратные затраты, меньшее взаимовлияние помех при передаче информации, большая конструктивная надежность. Целесообразность использования двухшинного интерфейса, у которого ША и ШД является совмещенной, определяется наличием соответствующих периферийных БИС. Структура этих БИС должна содержать встроенные аппаратные средства, позволяющие разделять информацию об адресе и о данных внутри микросхемы. Примером подобных БИС могут быть микросхемы 1821РУ55, 1821РФ(РЕ)51. Однако большинство микропроцессорных комплектов (МПК) не имеют в своем составе подобных БИС. Поэтому наиболее часто используется трехшинная организация интерфейса.

Разрядность ШД определяется требуемой скоростью передачи и особенностями согласования с периферийными устройствами. Для обеспечения максимального быстродействия разрядность ШД должна соответствовать разрядности микропроцессора (МП). При пониженных требованиях по быстродействию возможна параллельно-последовательная передача информации по ШД интерфейса. Однако всегда разрядность ШД кратна байту. В некоторых интерфейсах вводятся специальные линии, характеризующие количество используемых байт ШД.

Разрядность ША определяется требуемыми объемом памяти и числом адресуемых периферийных устройств (ПУ). При использовании раздельного обращения к памяти и внешним устройствам разрядность адресной шины определяется суммарным объемом ОЗУ и ПЗУ, так как число ПУ в МПС, как правило, незначительно.

Если обращение к ПУ осуществляется как к ячейкам памяти, разрядность ША определяется суммарным объемом ОЗУ, ПЗУ и ПУ.

При работе с МП фирм Intel, Zilog разработчику предоставляется право выбора способа обращения к ПУ. Достоинством единого обращения к памяти и ПУ являются: большие операционные возможности МПС, так как источником или приемником данных ПУ может быть любой программно-доступный регистр или ячейка памяти, возможность обработки данных ПУ без их пересылки в регистр

или ячейку памяти. При раздельном обращении к памяти и ПУ обмен данными возможен только через аккумулятор.

Некоторые микропроцессоры не имеют команд ввода-вывода (например, фирмы Motorolla). Поэтому обращение к внешним устройствам возможно только как к ячейкам памяти.

Способ разделения адресного пространства между памятью и ПУ выбирается исходя из конфигурации системы и условия минимизации аппаратных затрат. Например, при использовании МП Intel 8080/8085 разделение адресного пространства может быть реализовано разрядом шины адреса А15. Младшие адреса предназначены для памяти А15=0, старшие - для ПУ А15=1.

В МПС на базе Intel 8086 зона адресов ПУ должна располагаться в середине, так как младшие адреса зарезервированы за зоной векторов прерываний, а в старших адресах располагается ПЗУ. При работе со стандартными интерфейсами, например ISA, адреса ПУ пользователей являются заданными.

В МПС на основе MC 68000 в младших адресах (1 Кб) находится зона векторов прерываний, младшие 8 байт памяти содержат вектора начальной установки, которые могут содержать любой адрес. Поэтому адреса ПУ могут находится в любом месте. Однако, как правило, для них выделяются старшие адреса (4 Кб).

Разрядность ШУ определяется выбранным способом обмена информации, количеством адресуемых устройств, способом обращения к ПУ. ШУ можно разделить на группу специальных линий, состав которой определяется выбранным способом обмена информации, и группу линий общего назначения.

Для передачи информации параллельного интерфейса обычно используется один из двух способов — синхронный и асинхронный.

При синхронном способе управления обменом информации между устройствами, подключенными к интерфейсу, осуществляется сигналом синхронизации (стробом), который вырабатывается передающим устройством и подается в приемное устройство. Продолжительность сигнала определяется временем распространения электрических сигналов по цепям интерфейса и временем приема информации в приемном устройстве(регистре или ячейке памяти). Если к интерфейсу подключается несколько устройств, отличающихся быстродействием, продолжительность “строба” определяется для самого медленного из них. Отсюда следует, что при обмене с более быстрыми устройствами будут неизбежны потери времени на передачу информации. Достоинством синхронного способа обмена являются его простота и минимальные аппаратные затраты. К недостаткам относятся значительные потери времени при обслуживании скоростных устройств, а также необходимость изменения длительности сигнала синхронизации при изменении состава устройств и длины линий интерфейса.

Более эффективным в смысле потерь времени на обмен является второй способ — асинхронный (обмен типа запрос-ответ). Сущность асинхронного обмена рассмотрим на примере однонаправленного (симплексного) интерфейса. В этом случае передающее устройство выставляет данные на шину данных и сопровождает их специальным сигналом запроса, который передается в приемное устройство по цепи запроса. Приемное устройство по сигналу запроса принимает данные и после этого вырабатывает ответный сигнал, который передается в передающее устройство по цепи ответа. Передающее устройство, приняв сигнал ответа, снимает данные с шины данных и сбрасывает сигнал запроса. На этом цикл обмена заканчивается и передающее устройство может генерировать новый цикл обмена.

Программно-управляемый ввод-вывод под управлением процессора (ПВУП) используется, если быстродействие УВВ соизмеримо с быстродействием МП (tУВВ 3-5 tКВВ ), где tУВВ - время выполнения процедуры ввода-вывода, tКВВ - время выполнения команды ввода-вывода. Если быстродействие МСОД не является определяющим, то ПВУП применяется с целью сокращения аппаратных затрат.

Возможны два способа реализации ПВУП. Синхронный обмен используется для обслуживания УВВ, быстродействие

которых априорно известно. В этом случае обмен информации реализуется в фиксированные моменты времени. При обслуживании группы устройств, отличающихся быстродействием, скорость ввода-вывода будет определяться наиболее медленным устройством. Достоинством синхронного ПВУП является минимальные аппаратные затраты. К недостаткам относятся: значительные потери времени при обслуживании группы устройств, существенно отличающихся по быстродействию, необходимость перестройки частоты опроса при изменении состава УВВ и длины линий связи.

Для реализации синхронного обмена необходима линия системной синхронизации. В некоторых случаях она может отсутствовать, тогда считывание/запись информации УВВ выполняется программно в фиксированные моменты времени.

Более универсальным является асинхронный ПВУП, при котором в процедуре обмена участвуют дополнительные сигналы (сигналы квитирования, handshake): запрос и подтверждение готовности. В частном случае при асинхронном обмене можно ограничиться контролем сигнала готовности, который формируется в ответ на сигналы записи/чтения. Использование асинхронного обмена несколько увеличивает время обмена, а также аппаратные затраты. Достоинством асинхронного обмена является повышение достоверности информации, возможность работы с УВВ различного быстродействия без перестройки частоты синхронизации, большая производительность при обслуживании группы устройств с различным быстродействием. Реализация асинхронного обмена возможна двумя способами: с занятием шины данных в процессе ожидания сигнала готовности (рисунок а) и совмещенный ввод/вывод , при котором отсутствие сигнала предполагает выполнение процедуры, следующей за вводом/выводом(рисунок б) и возврат к проверке готовности.

Более предпочтительным является второй способ, так как уменьшает простои процессора в циклах ожидания.

гот.

б

ввод/вывод

гот.

а

ввод/вывод

Рисунок 3. Способы ввода/вывода при асинхронном обмене.Время ожидания сигнала готовности обычно контролируется, чтобы МП не

“завис” в состоянии ожидания. В стандартных интерфейсах при превышении допустимого времени возникает прерывание. При проектировании нестандартных МСОД алгоритм может быть представлен в виде:

Сч:=n

Гот.

ввод/выводСч:=n-1

Сч=0

п/п обраб. ошибки

конецввода/вывода

Рисунок 4. Алгоритм анализа сигнала готовности.В общем случае для реализации асинхронного ПВУП в состав ШУ должны

входить линии запроса готовности и подтверждения готовности УВВ. Количество этих линий определяется особенностями проектируемой системы.

Асинхронный обмен может быть реализован путем анализа содержимого программно доступных регистров состояния или использованием входа готовности READY. Сигналы от нескольких устройств могут быть объединены на входе READY по схеме “монтажное ИЛИ”, а определение конкретного устройства реализуется методом поллинга. Нахождение МП в состоянии ожидания индицируется сигналом WAIT или на основании анализа сигналов состояния.

Программно-управляемый ввод/вывод по прерыванию (ПУВП) используется в том случае, если “простои” процессора в циклах ожидания являются недопустимыми. Ввод/вывод по прерыванию повышает производительность МСОД, но для его реализации требуются дополнительные программно-аппаратные ресурсы. Поэтому его применение должно быть экономически и технически обосновано. Необходимо учесть, что скорость ввода-вывода определяется временем реакции на прерывание и временем работы подпрограммы обработки прерываний. Это снижает скорость по сравнению с ПУВП.

Для обеспечения ПУВП в состав ШУ должны входить, как минимум, два сигнала: INTR - запрос прерывания, INTA - подтверждение прерываний. В стандартных интерфейсах магистраль обычно содержит линии запросов прерываний IRQ0-IRQ7 и линию INTA. Такая конфигурация обеспечивает в случае необходимости каскадное соединение контроллеров прерываний.

Режим прямого доступа к памяти (ПДП) используется в том случае, если требуется максимальная скорость ввода/вывода. Принцип организации линий ПДП аналогичен линиям прерываний. Минимальный состав линий: требование ПДП- HOLD и подтверждение ПДП- HLDA. Максимальное количество линий, как правило, определяется функциональными возможностями контроллера ПДП. а. Соответственно требуемым количеством каналов ПДП на шину выводятся сигналы запроса ПДП DREQi и подтверждение ПДП DACKi. При организации многопроцессорных систем дополнительно вводятся линии “Занято” (BUSY) и общий запрос магистрали CBRQ, а также линии модуля арбитра, обеспечивающий управление магистралью [ ].

К числу линий общего назначения относятся системная синхронизация, запись/чтение памяти и УВВ, сброс.

На линии системной синхронизации могут выводиться тактовая частота микропроцессора и/или частота синхронизации периферийных БИС.

Число линий записи/чтения памяти и УВВ определяется способом использования адресного пространства.

В состав магистрали интерфейса могут входить также шины специальных управляющих сигналов. К ним относятся линии питания, внутрисистемной диагностики, линии команд (пуск, останов, начальная установка), резервные линии [ ].

5.2. Организация процессорного блока

Проектирование процессорного блока заключается в выборе состава микросхем из соответствующего МПК БИС и их соединения в единую структуру (схему), обеспечивающую реализацию функций центрального процессора ЭВМ, а также функций системного интерфейса, выбранного на предыдущем этапе проектирования.

Процессорный блок (ПБ) состоит из микропроцессора (МП), системного генератора, формирователей сигналов ШД, ША, ШУ, контроллера прерываний и контроллера ПДП. Состав ПБ определяется назначением СОД и в минимальной конфигурации может включать только МП.

В данных методических указаниях рассматриваются ПБ на базе однокристальных МП и ЭВМ фирмы Intel (8080/8085, 8086/8088, 8051, 8751,87С51) и их отечественных аналогов (серии К580, К1821, К1810, К1816, К1830). Технология проектирования ПБ на основе других МП аналогична, хотя и имеет некоторые особенности, связанные с отличиями архитектур микропроцессоров. Основные технические характеристики МП приведены в [ ].

Одной из основных задач при проектировании ПБ является обеспечение требуемой нагрузочной способности линий интерфейса и необходимых временных диаграмм, определяемых особенностями циклов выполнения команд МП. Требуемая нагрузочная способность выходных формирователей ПБ определяется из соотношений

I Ii доп ji=0

n

для постоянного тока,

C Ci доп ji=0

n

для переменного тока,

где I j - входной ток элемента j, подключенного к соответствующему выходу ПБ. При этом необходимо контролировать нагрузку как при передачи уровня “0”, так и уровня “1”.

C j - суммарная емкость элемента j, состоящая из входной/выходной емкости и емкости монтажа.Iдоп , Сдоп - соответственно допустимая нагрузочная способность выхода j ПБ по постоянному и переменному току.

При выбранном формирователе допустимое количество элементов n определяется как наименьшее из двух значений.Допустимая нагрузочная способность МП, выполненных по n-МОП и КМОП технологиям, составляет в среднем Iдоп 1,6-2 мА, Cдоп 100 пФ.

Обеспечение требуемой нагрузочной способности осуществляется с помощью шинных формирователей соответствующих микропроцессорных комплектов (580ВА86(87), 580ИР82(83)) или комплектов 1533, 555, 155, 1561 (микросхемы типа ЛП, ЛН, ИР, АП). Если предполагается в СОД использовать режим ПДП, то формирователи должны быть с тремя состояниями или открытым коллектором. При отсутствии ПДП целесообразно использование схем с

бистабильным выходом. Предпочтение следует отдавать микросхемам с минимальным энергопотреблением [ ].

Формирование временных диаграмм производится под управлением МП аппаратными средствами, входящими в состав ПБ.

5.2.1. Процессорный блок на базе К580

Минимальный состав ПБ на базе К580 представлен на рисунке1.6 в [6]. Сигналы синхронизации формируются системным генератором К580ГФ24. Частота кварцевого резонатора должна быть в 9 раз больше требуемой частоты микропроцессора, которая формируется на выходах F1, F2. При выборе кварца необходимо учитывать, что минимальная частота МП 400-500 КГц. На линии интерфейса обычно выводится усиленная по мощности последовательность F2T (Iдоп15мА). Если необходима основная частота генератора, то выход OSC должен быть усилен.

Формирование основных управляющих сигналов и усиление сигналов ШД выполняется системным контроллером КР580ВК28. Нагрузочная способныыость выходов контроллера Iдоп 10 мА, Сдоп 100 пФ.

В качестве контроллера прерываний могут быть использованы микросхемы К580ВН59, К1810ВН59А. Принципы программирования К580 ВН59 отражены в [ ]. При отсутствии контроллера возможно аппаратное формирование кода команды RSTn и передача его по сигналу INTA в микропроцессор. Если необходимо обеспечить одноуровневое прерывание, то для этих целей можно использовать К580ВК28. При появлении сигнала INT системный контроллер сформирует код команды RST7, если выход INTA присоединить через резистор 10 К к источнику напряжения +12В.

Режим ПДП реализуется с помощью контроллера К580ВТ57, который содержит четыре канала прямого доступа, обеспечивающих передачу блока данных размером до 16 Кб с произвольным 16-разрядным начальным адресом [ ].

Условные графические обозначения основных микросхем комплекта приведены в приложении 1.

5.2.2. Процессорный блок на базе К1821.

Использование микропроцессора К1821ВМ85 обеспечивает меньшие аппаратные затраты, меньшее энергопотребление, большие операционные возможности, большее быстродействие. В отличие от К580ВМ80 этот микропроцессор выполнен по КМОП-технологии (ток потребления 2-3 мА), имеет в 1,5-2 раза больше тактовую частоту, напряжение питания +5В, содержит внутри кристалла системный генератор, подсистему векторных прерываний, канал последовательного обмена. Система команд и программная модель К1821ВМ85 соответствует, в основном, К580ВМ80. Дополнительно введены регистр прерываний IP и две команды, устанавливающие взаимодействие IP и аккумулятора: RIM - (A):=(IP) и SIM - (IP):=A. Форматы команд приведены на рисунок , где SID, SOD - соответственно данные последовательного ввода/вывода, М7.5, М6.5, М5.5 - маски прерываний, SDEN - разрешение последовательного вывода, MSEN - разрешение установки маски, IE - разрешение прерывания, I7.5, I6.5, I5.5 - флаги запросов прерывания, R7.5 - сброс внутреннего триггера RST7.5.

Тактовая частота МП может быть сформирована внешним или внутренним генераторами. Наиболее часто используется внутренний генератор, частота которого определяется резонансной частотой кварца, присоединенного к входам CR1, CR2 [ ]. Для ускоренного запуска генератора между землей и входом CR2

рекомендуется включение конденсатора 2050 пФ. Частота МП определяется как fКВ/2, где fКВ - частота основной гармоники кварца. Эта частота выводится на выход SYNC МП и используется для синхронизации внешних устройств, присоединенных к магистрали СОД. Приведение МП в исходное состояние выполняется отрицательным импульсом длительностью (45)ТМП , поступающим на вход RESYN , где ТМП - период тактовых импульсов МП. Формирование выходного импульса сброса RES осуществляется внутренним триггером Шмидта. Нагрузочная способность выходов МП IдопL 2мА, IдопH 0,4 мА, Cдоп 150 пФ.

Архитектура МП ориентирована на применение в двухшинных интерфейсах. Эту архитектуру поддерживают такие микросхемы как 1821РУ55, 1821РФ55. Поэтому при выборе трехшинного интерфейса ПБ должен содержать внешние формирователи ША и ШУ [ , рисунок1.37 ].

Формирование младших разрядов ША осуществляется регистром-защелкой, присоединенным к AD0-AD7. Запись адресной информации выполняет сигнал EA (ALE). Необходимость использования формирователей ШД и старших разрядов ША обусловлена требуемой нагрузочной способностью.

Способ формирования сигналов записи/чтения ПБ определяется выбранным способом организации ША интерфейса, требуемым объемом памяти и

WR

RD

WRI

RDI

1

1

D7 D6 D5 D4 D3 D2 D1 D0SOD SDEN X R 7.5 MSEN M 7.5 M 6.5 M 5.5 SIM

D7 D6 D5 D4 D3 D2 D1 D0 SID I 7.5 I 6.5 I 5.5 IE M 7.5 M 6.5 M 5.5 RIM

Тип прерывания Приоритет Адрес вектора Вид запросаTRAP 1 24h пер. из “0” в “1”,

затем “1” (400нс)RST7.5 2 3Ch перех. из “0” в “1”RST6.5 3 34h уров. “1”RST5.5 4 2Ch уров. “1”INTR 5 Вводится при

подтв. прер.уров. “1”

A0=1 S7 S6 S5 S4 S3 S2 S1 S0 ведущий

0 0 0 0 0 I2 I1 I0 ведомый

S=1

A0=1 0 0 0 SFNM BUF M/S AEOI MP

конец инициализации

D7 D6 D5 D4 D3 D2 D1 D0A0=0 1 L/E F S IC4 КИ1

A0=1 N7 N6 N5 N4 N3 N2 N1 N0 КИ2

КИ3

IC4=1

Рисунокколичеством внешних устройств, способом организации МСОД. В магистрально-модульных СОД обычно минимизируют количество шин ШУ. Поэтому формируют только сигналы записи/чтения, синхронизации и готовности. Для одноплатных

СОД, принципам проектирования которых посвящены методические указания, в состав ШУ могут входить сигналы выборки кристаллов памяти и УВВ CS.

Для ША с раздельным обращением к памяти и УВВ при ограниченном числе страниц памяти или внешних устройств целесообразно применение формирователей на основе дешифраторов ИД4 (рисунок а). Если число страниц и УВВ велико, более рационально формирование сигналов записи/чтения с помощью, например, дешифратора ИД4 (рисунок б), а сигналы выборки корпусов памяти и УВВ формируются дополнительными адресными дешифраторами. Одни и те же выходы адресного дешифратора могут использоваться для выборки ЗУ и УВВ. Реализация этого способа предполагает, что адрес УВВ совпадает с номером страницы ЗУ. Возможны и другие способы формирования линий записи/чтения.

Если обращение к УВВ выполняется как к ячейкам памяти, достаточно только усилить по мощности выходы микропроцессора WR , RD , а сигнал IO /M - вообще не используется (рисунок в). При ограниченном количестве периферийных устройств усиление может не потребоваться.

Проектирование подсистемы прерываний должно выполняться с учетом следующих особенностей: Методология построения прерываний 1821ВМ85 аналогична 580ВМ80, но число входов запросов прерываний увеличено с одного до пяти. Особенности запросов прерываний отображены в таблица Приоритеты запросов на прерывание строго упорядочены. Однако схема управления приоритетами разрешает конфликты только при одновременном появлении нескольких запросов и не учитывает текущего приоритета программы. Например, прерывание с более низким приоритетом, разрешенное во время исполнения процедуры обработки запроса с более высоким приоритетом, может остановить выполнение текущей программы. Поэтому во время выполнения текущей программы необходимо маскировать все неугодные запросы прерывания .

Все запросы, за исключением немаскируемого прерывания TRAP, могут быть разрешены или запрещены по командам EI, DI.

Существует возможность раздельного маскирования RST5.5, RST6.5, RST7.5 командой SIM. Смена маски возможна только при установленном бите MSEN.

Текущее состояние запросов можно проверить командой RIM.Немаскируемое прерывание TRAP используется для исключительных

случаев, приводящих к катастрофическим нарушениям работоспособности ПБ. Запрос фиксируется по фронту импульса, но длительность уровня логической единицы должна быть не менее 400 нс. Это обеспечивает более надежную помехозащищенность.

Запросы RST5.5, RST6.5 относятся к входам статического типа. Они вызывают прерывание при наличии уровня “1”, если не установлена маска. Для предоставления повторного прерывания запрос должен быть снят раньше, чем будет сброшена соответствующая маска. Эти действия должны выполняться соответствующими программно-аппаратными средствами. Замаскированные запросы прерывания не сохраняются.

Запрос RST7.5 является входом динамического типа и фиксируется при каждом переходе из состояния логического “0” в “1” даже при установленной маске. Запрос сохраняется во внутреннем программно доступном триггере до тех пор, пока не будет обслужен или сброшен установкой бита R7.5 команды SIM.

После включения питания и подаче импульса сброса все прерывания запрещены (устанавливаются маски прерывания, а флаг разрешения IE=0). Разрешение работы с подсистемой прерываний выполняется командой EI.

Ввод-вывод информации по последовательному каналу реализуется с использованием команд RIM, SIM. Он используется при организации протоколов обмена по интерфейсам типа RS232 для ввода/вывода битовых сигналов. Согласование уровней сигналов интерфейсов и микропроцессора может осуществляться схемами стандартных приемопередатчиков 170УП2, 170АП2.

Организация остальных шин интерфейса аналогична К580. Условные графические обозначения основных микросхем комплекта приведены в приложении 2.

5.2.3 Процессорный блок на базе К1810 ВМ86/ВМ88

ПБ состоит из системного генератора, МП и микросхем, формирующих выбранные шины интерфейса [ ,рисунок4.5 ]. Системный генератор К1810ГФ84 (см. приложение 3) формирует импульс сброса RESET, сигнал готовности READY и три сигнала синхронизации OSC, CLK, PCLK, частоты которых связаны соотношением

fOSC = 3 fCLK = 6 fPCLK .

В режиме внешнего генератора fOSC определяется частотой сигнала, поступающего на вход EFI. В режиме внутреннего генератора - частотой кварца, подключенного к входам Х1, X2. Управление типом задающего генератора осуществляется битом F / C . Выход CLK используется для управления МП, а PCLK для синхронизации периферийных БИС.

При выборе частоты задающего генератора необходимо учитывать, что минимальная частота МП должна быть не менее 2 МГц.

Управление работой генератора осуществляется RDY1, RDY2, AEN1, AEN2 - соответственно сигналы готовности и разрешения передачи сигналов готовности, SINC - сигнал синхронизации с другими генераторами, RES - сброс. При первом включении длительность импульса RES должна быть более 50 мкс, при перезапуске - не менее 4 периодов CLK. Во время действия сброса шины данных, адреса и основные сигналы управления МП переходят в третье состояние. После окончания импульса сброса МП в течение 8 тактов fCLK

устанавливает свои регистры (IP:=0, CS=FFFF, DS=SS=ES=0, устанавливаются флаги PSW, регистр очереди команд очищается, стартовый адрес - FFFF0).

Формирование ША и ШД и основных сигналов управления осуществляется аналогично 1821 [ , рисунок 4.5 ].

Управление формирователем ШД обеспечивается сигналами DEN, DT / R , активный уровень которых появляется раньше, чем RD , WR . Запись адресной информации в регистр РА выполняется по сигналу ALE. Одновременно с адресом необходимо фиксировать сигнал ВНЕ, используемый при обращении к ОЗУ [ ].

При проектировании подсистемы прерываний необходимо учитывать следующее:

В качестве контроллера внешних прерываний можно использовать только К1810ВН59А.

При прерывании в стек автоматически записываются последовательно слово состояния процессора PSW, содержимое сегментного регистра команд CS, счетчик адреса команд IP.

В отличие от К580ВН59 контроллер передает на шину данных номер вектора N, а не адрес подпрограммы обработки прерываний. Адрес вектора вычисляется МП как N4.

По адресу вектора находятся CS и IP подпрограммы обработки прерываний.

Для работы с векторами прерываний резервируется начальная зона ОЗУ с адресами 0-FFF.

Вектора 0-2 обслуживают внутренние прерывания. Вектор 3 обеспечивает командное прерывание INT, за командой INT0 закреплен вектор 4.

Контроллер К1810ВН59А по электрическим параметрам и расположению выводов полностью совпадает с К580ВН59. Отличие состоит в двунаправленном входе SP/EN.

Последовательность команд начальной инициализации представлена на рисунок Контроллер ВН59А может использоваться в составе комплектов К580, К1821, К1810.

В команде инициализации КИ1 для программирования контроллера в составе К1810 используются разряды D0, D1, D3. IC4=1 указывает, что контроллер применяется в МПК К1810, S - признак каскадирования (S=1 для одного контроллера, S=0 для каскадного соединения), L/E определяет вид сигнала запроса прерывания. При L/E=1 запрос воспринимается при появлении уровня логической единицы, а при L/E=0 - фронта импульса запроса. Более предпочтительным является запрос по фронту, так как в этом случае нет необходимости контролировать длительность уровня на входе регистра запросов контроллера. Остальные биты КИ1 используются при инициализации в составе МПК К580 [ ].

КИ2 кодирует номер вектора запроса для К1810 или старший байт адреса подпрограммы обработки прерываний для К580. В младших разрядах вектора прерываний I2-I0 кодируется номер входа регистра запросов контроллера, по которому было зафиксировано прерывание.

КИ3 имеет то же назначение, что и в К580ВН59 [ ].КИ4 содержит следующую информацию: МР указывает тип МП (МР=1 для

К1810); AEOI указывает режим окончания прерывания: AEOI=1 - задает автоматическое окончание, когда соответствующий разряд регистра обслуживаемых прерываний сбрасывается в начале программы обслуживания текущего прерывания, AEOI=0 - задает режим обычного окончания командой EOI в конце программы обработки прерываний; BUF указывает наличие буферизации шины данных; если BUF=1, то выход SP/EN становится выходом управляющего сигнала для буфера, причем ведущий контроллер отличается от ведомого значением разряда M/S (1 или 0 соответственно); если BUF=0, то разряд M/S игнорируется; SFNM - указывает на специальный режим полной вложенности.

Слова приказа аналогичны К580ВН59 [ ].При соединении с процессором К1810ВМ86 контроллер ВН59А должен

быть обязательно присоединен к младшим разрядам ШД, а обмен информацией производится через AL. При этом на вход А0 следует подавать разряд А1 шины адреса.

Реализация режима ПДП осуществляется на базе контроллеров К1810ВТ37. Особенности взаимодействия контроллера ПДП (КПДП) К1810ВТ37 и микропроцессора отражает рисунок

КПДП на стадии инициализации является ведомым устройством с традиционной процедурой настройки на требуемый режим работы. На вход дешифратора адреса может подаваться 12-разрядная информация, а младшие разряды А0-А3 служат для обращения к внутренним регистрам контроллера. Линии IOR , IOW являются входными. Запись управляющих слов осуществляется по шине данных.

При работе в режиме ПДП контроллер является ведущим. Младший байт адреса выводится на линии А0-А7, а старший - на линии DB7-D0 с одновременной установкой сигнала AEN=1. Этот сигнал разрешает передачу старшего байта адреса на линии А15-А8. Запись информации в Рг А осуществляется сигналом ADSTB, появляющимся с некоторой задержкой

относительно AEN. Сигнал AEN передается также в магистраль МПУ, извещая остальные устройства, что выполняется цикл ПДП.

Внутренняя организация контроллера обеспечивает формирование только 16-разрядного адреса. Если необходима адресация к полному адресному пространству, следует установить дополнительный адресуемый внешний 4-разрядный регистр, в который предварительно записывается значение А19-А16.

Для обмена информацией между внешним устройством УВВ и ОЗУ контроллер формирует сигналы IOR , IOW для управления УВВ и сигналы MEMR , MEMW для обращения к ОЗУ. Эта особенность требует применения в ПБ формирователя управляющих сигналов с тремя состояниями.

На стадии инициализации в КПДП записываются режимное слово, начальный адрес ОЗУ и длина передаваемого массива. Управление каналами независимое. Внешнее устройство УВВ посылает запрос по входу DREQi. Контроллер формирует сигнал HOLD и, получив сигнал подтверждения ПДП HLDA, сообщает УВВ о начале приема/передачи информации сигналом DACKi. Начинается обмен информацией между УВВ и ОЗУ. Завершение обмена указывает сигнал EOP . Он устанавливается в 0, если содержимое счетчика передаваемых байт КПДП будет равно нулю. Этот сигнал может быть подан на вход контроллера прерываний либо анализироваться программно МП. Вывод EOP является двунаправленным. В случае необходимости внешнее устройство может приостановить передачу, подав на эту линию низкий уровень.

КПДП может использоваться не только для обмена информацией с внешними устройствами, но и для организации передач память-память. Особенности программного обеспечения КПДП 1810ВТ37 изложены в [ ].

В системах с пониженной производительностью более рационально применение микропроцессора К1810ВМ88, который по сравнению с ВМ86 имеет 8- разрядную внешнюю шину данных при сохранении внутренней архитектуры, системы команд и нумерации вводов/выводов. Разряды адреса выводятся аналогично К1821ВМ85. Этому же микропроцессору соответствует и значение сигнала IO / M . Применение ВМ88 позволяет уменьшить аппаратные затраты МПУ за счет более простой организации блока памяти и использования периферийных БИС К1821. Это позволяет применять МП в двухшинных интерфейсах. Потери быстродействия по сравнению с ВМ86 составляют 20-30% в зависимости от конфигурации МПУ. Так как основные периферийные БИС восьмиразрядные, эти потери связаны, главным образом, с увеличением цикла обращения к памяти: длина очереди команд составляет 4 байта, очередь заполняется после освобождения одного байта, при обмене словами время выполнения команд увеличивается на 4 такта.

Более перспективным является применение в МПУ микропроцессоров INTEL 80186/80188, которые дополнительно на одном кристалле содержат контроллеры прерываний, ПДП, управления памятью, шинные формирователи, контроллер и арбитр шины. При выборе элементной базы предпочтение следует отдавать МП, выполненным по КМОП-технологии ( 80С86/88, 80C186/188 ).

5.2.4 Процессорный блок на базе К1816ВЕ51

По сравнению с микропроцессорами однокристальные микроконтроллеры (ОМК) и микро-ЭВМ (ОЭВМ) обладают повышенной степенью интеграции, функциональной завершенностью, развитыми средствами ввода/вывода, позволяющими реализовывать системы реального времени. Обобщенная структура ОМК и ОЭВМ представлена в [ ,рисунок3.1 ]. . В состав ОМК входят: 8, 16, 32 - разрядный микропроцессор, резидентная память команд до 32 Кб, ОЗУ -

до 2 Кб, параллельные и последовательные порты, обеспечивающие выходы на стандартные интерфейсы ПЭВМ и/или локальных сетей, таймеры, подсистемы прерываний, контроллеры ПДП, многоканальные ЦАП и АЦП, контроллеры жидкокристаллических индикаторов и так далее. Основными производителями ОМК и МК являются фирмы Motorolla, Microchip, Intel, Zilog.

Наиболее эффективно использование ОМК в тех случаях, когда для его функционирования не требуется дополнительных внешних устройств: памяти, программируемых БИС и так далее.

Структура ОМК базируется, главным образом, на гарвардском принципе организации.

Проектирование процессорного блока в данных методических указаниях иллюстрируется на примере ОМК Intel 8051 ( К1816ВЕ51 ).

При использовании внешних устройств структура ПБ на базе ВЕ51 аналогична ПБ на базе К1821ВМ85 [ ,рисунок3.15 ]. Отличие состоит в особенностях организации шины управления. Необходимо отметить, что операционные возможности ПБ значительно больше, чем у ВМ85 [ ]. ШД формируется на основе порта P0, нагрузочная способность которого (2,4-3,2) мА, СН100 пФ. Через этот порт в режиме с разделением времени передаются данные и адресная информация (разряды А7-А0).

Формирование младшего байта адреса выполняется внешним регистром РА, на вход записи которого подается сигнал ALE, а старший байт хранится во внутреннем регистре порта Р2. Нагрузочная способность Р2 - 1,6 мА, СН 80 пФ.

Основные сигналы ШУ формируются в порте Р3, который предварительно настраивается на системные функции [ ,рисунок3.5 ].

Обращение к внешней памяти данных осуществляется сигналами - WR и RD , а к памяти команд - PSEN.

Чтение/запись УВВ выполняется командами MOVX. Поэтому при организации МПУ необходимо разделять адресное пространство между внешней памятью данных и УВВ. Прием внешних запросов прерывания производится по входам INT0, INT1.

Характеристики отечественных микросхем аналогичных семейству MCS-51 приведены в таблице.

Микросхема Аналог Объем резидентн.Памятипрограмм,байт

Типпамятипрограмм

Объемрезидентн.памятиданных,байт

Максим.такт.частота,МГц

Токпотребл.мА

КР1816ВЕ31 8031АН - внешн. 128 12,0 150КР1816ВЕ51 8051АН 4К ПЗУ 128 12,0 150КМ1816ВЕ751 80751АН 4К ППЗУ с УФ 128 12,0 220КР1830ВЕ31 80С31ВН - внешн. 128 12,0 18КР1830ВЕ51 80С51ВН 4К ПЗУ 128 12,0 18КР1830ВЕ751 87С51ВН 4К ППЗУ с УФ 128 12,0 18КР1830ВЕ753 8753Н 8К ППЗУ с УФ 128 12,0 18К(Р)1850ВЕ651

- 32К ПЗУ 128 12,0 120

xD, RxD предназначены для организации обмена через последовательный порт.Информация на входы внутренних 16-разрядных счетчиков поступает по

входам Т0, Т1. Нагрузочная способность портов Р1-Р3 и сигналов управления - 1,6 мА, СН 80 пФ. У выходов ALE, PSEN - (3,2-2,4) мА, СН100 пФ. Синхронизация с внешними устройствами обеспечивается сигналом ALE, который формируется дважды в каждом машинном цикле. Исключением является цикл выполнения команды MOVX, при котором ALE генерируется один раз.

Режим ПДП в данном ОМК отсутствует.Если применение ОМК возможно без внешней памяти, то в проектировании

ПБ нет необходимости. Проектирование МПУ будет состоять в разработке интерфейса между ОМК и периферийными устройствами.

При работе с портами Р0-Р3 необходимо учитывать следующее:Каждый бит порта может быть настроен как на ввод так и на вывод. В первом случае в соответствующий бит регистра порта должна быть записана 1, а во втором - 0. Исключение составляет порт Р3, который при записи в регистр “1” настраивается на системные функции, а при записи “0” - формирует на выходе 0. По сбросу в регистры портов записывается “1”.

Порты Р1-Р3 имеют внутренние резисторы, присоединенные к источнику питания. Поэтому для организации ввода/вывода достаточно соединить выводы портов с источником или приемником информации.

В порте Р0 подобные резисторы отсутствуют. Поэтому при использовании Р0 в качестве выходного порта общего назначения необходимо на его выводах внешние нагрузочные резисторы. При работе в качестве системного порта резисторы можно не присоединять.

В порт Р2 информация о старшем байте адреса выводится автоматически только в командах MOVC и MOVX A, @DPTR, MOVX @DPTR, A. При этом содержимое регистра-защелки сохраняется и поступает на выводы порта в тех машинных циклах, когда нет обращения к внешней памяти.

Обращение к портам осуществляется только по командам прямой адресации. Обращение к разрядам портов производится битовыми командами.

Запись данных в порт выполняется командами MOV, SETB, CLR. Специальной настройки на вывод информации не требуется. Содержимое регистра однозначно отражается на выходах порта.

При вводе информации данные образуют побитно “монтажное ИЛИ” с содержимым регистра и фиксируются в приемнике информации, указанном в команде.

Команды чтения портов делятся на две группы: чтение содержимого регистра порта и чтение информации с внешних контактов порта. Первая группа команд выполняет цикл “чтение - модификация - запись”. К ним относятся команды, в которых регистр порта является одновременно источником и приемником информации (ANL PX, A, INC PX, JBC PX.Y и так далее). Чтение с внешних выводов выполняется командами MOV (A, Rn, @R0), PX, ANL A, PX и так далее.

Счетчики-таймеры (СТ) предназначены для подсчета внешних событий, формирования программно управляемых временных задержек и выполнения времязадающих функций. В состав ОМК входят два 16-разрядных счетчика-таймера, работающих в инкрементном режиме. При работе в режиме счетчика содержимое регистров TL, TH инкрементируется при переходе из “1” в “0”. Длительность уровня “1” и “0” должна быть не менее 1 машинного цикла, т. е. максимальная частота преобразуемого сигнала равна OSC/24, где OSC - частота кварца ОМК. В режиме таймера входная частота составляет OSC/12. Структурную организацию счетчика-таймера и принцип его работы иллюстрируют [рисунок 3.8, 3.9].

СТ может работать в режиме аппаратного или программного запуска. При аппаратном запуске начало счета задается единичным уровнем сигнала на входе INTi, где i - номер СТ. Эта особенность позволяет на базе счетчиков строить измерители частоты, временного интервала, периода. Настройка ТС на требуемый режим работы выполняется регистром TMOD [рисунок 3.7]. В момент перехода СТ из состояния “все 1” в “0” устанавливается флаг TFi, значение которого может быть определено программно или по прерыванию. Запуск СТ и контроль TFi производится с помощью регистра TCON. Особенностью СТ является отсутствие аппаратного доступа к флагу TF. Поэтому при использовании СТ в качестве времязадающего элемента выходами генераторов, формирователей импульсов являются свободные линии портов Р0-Р2.

Настройка ТС на требуемый режим работы осуществляется последовательной записью информации в следующие регистры: TMOD, TH, TL, TCON.

Последовательный порт представляет собой универсальный приемопередатчик, предназначенный для ввода/вывода информации в последовательном коде (младшими битами вперед). Приемопередатчик работает в дуплексном режиме. Он может быть запрограммирован на работу в синхронном режиме (режим 0), в асинхронном режиме со скоростью, задаваемой таймером СТ1 (режимы 1, 3), в асинхронном режиме с фиксированной скоростью (режиме 0, 2). Формат сообщения в асинхронном режиме может включать стартовый бит, 8 бит данных, стоповый бит и программируемый бит, функции которого устанавливаются пользователем (например, бит паритета). Требуемый режим работы устанавливается в регистре SCON. Скорость передачи может изменяться в два раза установкой/сбросом бита SMOD в регистре PCON. Передача информации начинается автоматически при записи данных в регистр SBUF. Окончание передачи фиксируется флагом TI, а окончание приема - RI в регистре SCON. Запись/чтение информации SBUF может быть реализовано программно или по прерыванию. Форматы PCON, SCON приведены в [ ].

Для организации связи последовательного порта с удаленными внешними устройствами необходимо применять шинные формирователи. Прием/передача информации по интерфейсу RS-232 может быть организована с помощью передатчика 170АП2 и приемника 170УП2. В зависимости от протокола обмена необходимые дополнительные сигналы могут быть сформированы или приняты в свободные линии портов.

Архитектура ОМК поддерживает двухуровневую систему прерываний с 5 источниками запросов, имеющих фиксированные вектора прерываний [ , рисунок]. Программное управление подсистемой осуществляется регистром приоритетов IP, регистром масок прерываний IE, регистрами TCON и SCON. Регистры находятся в зоне спецрегистров и битовой зоне, обращение к которым возможно только с использованием прямой адресации.

Внешние запросы INT0, INT1 могут вызывать прерывание по уровню или по срезу импульса. Управление типом входа запроса производится в регистре TCON битами IT0, IT1. В этом же регистре устанавливаются и флаги запросов IE0, IE1. Наиболее предпочтителен запрос по срезу, т. к. в этом случае флаги запросов сбрасываются автоматически при обращении к процедуре обработки прерываний. При запросе по уровню сброс флагов должна осуществлять программа обработки прерываний. Если число источников внешних прерываний больше двух, то необходимы дополнительные программно-аппаратные средства. Обычно реализуется процедура поллинга: источники запросов объединяются по схеме “ИЛИ”, фиксируются запросы прерывания в свободных битах портов или внешнем регистре. Подпрограмма обработки прерываний анализирует состояние

регистра запросов, переходит к нужной подпрограмме, которая обслуживает данный запрос, и после ее выполнения сбрасывает установленный бит.

Внутренние запросы вызывают прерывание по флагам переполнения счетчиков-таймеров TF0, TF1 (регистр TCON) и по сигналам готовности последовательного порта TI, RI (регистр SCON).

При фиксации запроса ОМК генерирует команду LCALL vect, где вектора прерываний имеют следующие значения:

INT0 IE0 0003hCT0 TF0 000BhINT1 IE1 0013hCT1 TF1 001Bh

TxDRxD RITI 0023hПри одновременном поступлении запросов приоритеты соответствуют

приведенному выше списку, где запрос INT0 имеет максимальный приоритет, а запрос от последовательного порта - минимальный.

Запросы на прерывание могут быть приняты к обслуживанию в конце каждого командного цикла, за исключением исполнения команд RETI и обращения к регистрам IE и IP.

Каждому из пяти источников прерываний может быть присвоен один из двух уровней приоритета сбросом или установкой соответствующего регистра приоритетов IP. При высоком приоритете (уст. “1”) программа не может быть прервана любым другим запросом. Процедура обслуживания низкоприоритетного уровня может быть прервана запросом более высокого приоритета.

6. ПРОЕКТИРОВАНИЕ БЛОКОВ ПАМЯТИ

Исходные данные для проектирования блоков ОЗУ и ПЗУ:- требуемая организация блока ЗУ, т. е. количество ячеек и разрядность ячейки;- требуемое быстродействие;- требования к энергопотреблению.

При проектировании МПС на основе однокристальных микроконтроллеров (МК), имеющих ОЗУ и ПЗУ внутри кристалла, отдельных блоков ОЗУ и ПЗУ может не понадобиться. Иногда можно обойтись и без блока ОЗУ в МПС на основе обычных МП, если в программе нет команд, использующих стек, а для хранения промежуточных данных хватает внутренних регистров МП.

Все эти вопросы решаются на этапе эскизного проектирования МПС.

6.1 Выбор БИС ПЗУ и ОЗУ

6.1.1 Разновидности БИС ЗУ

В таблицах приведены основные параметры наиболее распространенных БИС ПЗУ и ОЗУ.

Рассмотрим кратко их основные разновидности.Имеющие высокое быстродействие “масочные” ПЗУ (ROM),

программируемые в процессе изготовления, в специализированных МПС практически не применяются из-за высокой стоимости при малом тираже.

ППЗУ (PROM) - однократно программируемые с помощью специальных программаторов -“прожигателей”. Если при “прожигании” допущена ошибка, БИС выбрасывают.

Стираемые программируемые ПЗУ (СППЗУ) - EPROM. Содержимое СППЗУ может быть стерто за несколько минут с помощью ультрафиолетовой лампы. Они дороже чем “прожигаемые” и имеют меньшее быстродействие.

Электрически стираемые ППЗУ (ЭСППЗУ) - EEPROM могут программироваться прямо в МПС. Время стирания - единицы миллисекунд, время записи - сотни микросекунд.

Разновидностью ЭСППЗУ являются “флэш” ЗУ (flash-мгновение). Такое название эти ЗУ получили из-за возможности быстрого (порядка единиц микросекунд) стирания содержимого выбранной ячейки. В стираемых ППЗУ можно стирать или всю БИС целиком (СППЗУ), или строку ячеек (ЭСППЗУ).

БИС оперативной памяти (ОЗУ-RAM) бывают динамическими и статическими.

Каждый бит динамического ОЗУ (DRAM) представляется в виде наличия (или отсутствия) заряда на конденсаторе, образованном в структуре полупроводникового кристалла. Поскольку время хранения заряда конденсатором ограничено (из-за “паразитных” утечек), то, чтобы не потерять данные, необходимо, периодическое восстановление записанной информации, которое и выполняется в циклах регенерации (refresh cycle). Это основной ее недостаток.

Статическая память (SRAM) состоит из триггеров, способных быстро переключаться и после этого находиться в этом состоянии, пока не придет сигнал, переключающий их в противоположное состояние или пока не исчезнет питание. Этот тип памяти обладает высоким быстродействием, однако по емкости и энергопотреблению SRAM обычно уступает DRAM.

Статические ОЗУ

Тип Аналог Организация Время выборки, нС

Ток потр., мА выбор. / хран.

Выход

КР537РУ8А TC5516 2K x 8 190 30 / 1 3 cост.КР537РУ10А HM6516 - 9 2K x 8 220 70 / 3. 10 - 4 3 cост.КР537РУ11 б / а 256 х 16 440 35 / 0,15 3 cост.КР537РУ14 TC5504AD 4K x 1 110 45 / 10 - 2 3 cост.КР537РУ17 MB8464 - 15 8K x 8 200 85 / 2.10 - 3 3 cост.КР537РУ19 HM6287 - 70 64K x 1 70 70 / 0,6 3 cост.

КР537РУ8, РУ10 КР537РУ17 КР537РУ19

8 A0 RAM Z 10 A0 RAM Z 1 A0 RAM Z7 A1 2Kx8 D0 9 9 A1 8Kx8 D0 11 2 A1 64Kx16 A2 D110 8 A2 D1 12 3 A25 A3 D211 7 A3 D2 13 4 A34 A4 D313 6 A4 D3 15 5 A43 A5 D414 5 A5 D4 16 7 A52 A6 D515 4 A6 D5 17 8 A61 A7 D616 3 A7 D6 18 9 A723 A8 D717 25 A8 D7 19 15 A8 DO

1022 A9 21 A9 16 A919 A10 24 A10 17 A10 21 A11 18 A1118 CS 2 A12 20 A1221 W/R 21 A1320 CEO 20 CS1 22 A14

22 CS2 23 A1527 CEO 14 DI

+ 5 B - 24 27 W/R 11 W/R Общ. - 12 13 CS

+ 5 B - 28 + 5 B - 24Общ. - 14 Общ. - 12

Таблица истинности для микросхем К537

CS CEO WR / RD A0 , A1 и т. д. DO - D7 Режим работы1 Х X Х Z - ОТКЛЮЧЕНЫ Хранение0 X 0 Адрес Входные данные Запись0 0 1 Адрес Выходные данные Считывание0 1 1 Адрес Z - ОТКЛЮЧЕНЫ Хранение

Перепрограммируемые ПЗУ с УФ стиранием

Тип Аналог Организация Время выборки, нС

Ток потр., мА выбор. / хран.

Выход

К573 РФ2 2716 2К х 8 450 100 / 35 3 сост.К573 РФ5 2716 2К х 8 450 100 / 25 3 сост.К573 РФ6A 2764 8К х 8 300 150 / 50 3 сост.К573 РФ8A 27256 32К х 8 350 100 / 25 3 сост.

К573РФ2, РФ5 К573РФ6А К573РФ8

8 A0 ROM Z 10 A0 ROM Z 10 A0 ROM Z7 A1 2Kx8 D0 9 9 A1 8Kx8 D0 11 9 A1 32Kx8 D0 116 A2 D110 8 A2 D1 12 8 A2 D1 125 A3 D1 11 7 A3 D2 13 7 A3 D1 134 A4 D113 6 A4 D3 15 6 A4 D1 153 A5 D114 5 A5 D4 16 5 A5 D1 16 2 A6 D115 4 A6 D5 17 4 A6 D1 171 A7 D116 3 A7 D6 18 3 A7 D1 1823 A8 D117 25 A8 D7 19 25 A8 D1 1922 A9 21 A9 24 A919 A10 24 A10 21 A10 21 A11 23 A1118 CS 2 A12 2 A1220 CEO 26 A13 21 UПР 20 CS 27 A14

22 CEO+ 5 В - 24 27 PR 20 CSОбщ. - 12 1 UPR 22 CEO

1 UPR

+ 5 В - 28 + 5 В - 28Общ. - 14 Общ. - 14

Таблица истинности для микросхем К573

CS CEO U PR A0 , A1 и т. д. DO - D7 Режим работы1 Х + 5 В Х Z - ОТКЛЮЧЕНЫ Хранение1 1 + 25 В Адрес Входные данные Программирование0 0 + 25 В Адрес Выходные данные Контроль после прогр - ия0 0 + 5 В Адрес Выходные данные Считывание

Флэш ЗУ

Тип Организация Время выборки, нС28F256A 32K x 8 12028F512 64K x 8 12028F010 128K x 8 12028F020 256K x 8 150

Программируемые ("прожигаемые") ПЗУ Тип Аналог Организация Время

выборки, нСТок потр., мА выбор. / хран.

Выход

КР556РТ4А 3601 256 х 4 45 130 Откр. колл.КР556РТ5 3604 512 х 8 50 190 Откр. колл.КР556РТ16 HM76641 - 5 8K x 8 85 190 3 cост.КР556РТ18 HM76161 - 5 2K x 8 60 180 3 cост.

К556РТ18 К556РТ16

8 A0 ROM Z 8 A0 ROM Z7 A1 2Kx8 D0 9 7 A1 8Kx8 D0 96 A2 D110 6 A2 D1 10 5 A3 D1 11 5 A3 D2 11 4 A4 D113 4 A4 D3 13 3 A5 D114 3 A5 D4 14 2 A6 D115 2 A6 D5 151 A7 D116 1 A7 D6 1623 A8 D117 23 A8 D7 1722 A9 22 A921 A10 21 A10 19 A1118 CS1 18 A1220 CS2 19 CS3 20 CS

+5 В - 24Общ. - 12

+5 В - 24Общ. - 12

6.1.2 Быстродействие ЗУ

Быстродействие БИС ЗУ характеризуется:1) временем доступа (выборки) - В , т.е. временем между моментом подачи адреса на ЗУ и моментом получения достоверных данных на ШД;2) циклом памяти - Ц , т.е. минимальным интервалом между двумя последовательными обращениями к ЗУ.Для ROM и SRAM В = Ц , для DRAM Ц примерно в 2 раза больше, чем В .

Для оценки подсистемы памяти используются:1) время запаздывания ЗУ - З , т. е. время, включающее, кроме Ц , время на дешифрацию адреса, задержки в компонентах интерфейса ЦП-ЗУ (регистры-защелки, буферные усилители и т. п.);2) скорость передачи данных, т. е. максимальное количество информации, которое может быть передано в (или из) ЗУ за секунду V = W/З , где W - разрядность ЗУ.

Скорость передачи данных для ЗУ обычно меньше, чем для МП. Поэтому для ее увеличения применяют различные способы:1) использование более быстрых БИС ЗУ - самый простой, но и самый дорогой способ; для современных быстродействующих МП соответствующих динамических БИС ОЗУ просто не существует;

2) увеличение разрядности ЗУ; хотя разрядность ШД для конкретного МП не может быть увеличена, для “защелкивания” дополнительных байт можно использовать дополнительные устройства и поставить, например, для 16-ти разрядного МП 32-х разрядное или даже 64-х разрядное ОЗУ;3) размещение между МП и основным ОЗУ дополнительного быстродействующего ОЗУ небольшой емкости (“кэш” - cache) обычно статического типа;4) использование новых режимов выборки: - конвейерная пакетная выборка, - расширенный выход данных (EDO RAM), при котором начало следующего обращения накладывается на предыдущий цикл и выборка данных происходит независимо от готовности данных предыдущего запроса;5) чередование (interleaving) банков ОЗУ, т. е. организация ОЗУ в виде нескольких (по крайней мере двух) одинаковых, но отдельных банков ОЗУ, которые могут работать параллельно; данные, подлежащие последовательной выборке, размещаются в разных банках.

При определении скорости передачи данных по ШД, надо иметь в виду, что разные МП имеют разный цикл ШД при работе с ЗУ даже при одинаковой тактовой частоте. Например, у INTEL 8086 (аналог К1810ВМ86) и 80286, Motorola 68000 цикл ШД равен 4 тактам при 16-ти разрядной ШД, INTEL 80386 имеет такой же цикл, но 32-х разрядную ШД, МП Motorola 68020/30 имеют тоже 32-х разрядную ШД, но 3-х тактный цикл ШД, у INTEL 80486 и Motorola 68040 при 32-х разрядной ШД цикл ШД равен 2 тактам.

6.2 Построение блоков памяти на БИС ЗУ с различной организацией

Рассмотрим три ситуации, которые встречаются при проектировании блоков ЗУ:

1. Разрядность и количество ячеек проектируемого блока не превышает разрядности и количества ячеек у выбранной БИС ЗУ.

В этом случае блок ОЗУ (или ПЗУ) состоит из одной микросхемы и единственной задачей будет размещение блока в адресном пространстве МПС.

2. Количество ячеек проектируемого блока не превышает количества ячеек у выбранного типа БИС ЗУ, но разрядность БИС меньше разрядности блока.

В этом случае блок ЗУ состоит из такого количества БИС, которое обеспечивает необходимую разрядность слова.

Пример. Построить блок ОЗУ 16К8 на БИС ОЗУ К541РУ 16К1.Блок будет состоять из 8 БИС, соединенных так, чтобы каждая работала

только на один свой разряд ШД.Т. к. разрядности адресов блока и БИС одинаковы, то каждая линия адреса

блока образуется параллельным соединением соответствующих линий адреса БИС. Так же поступают со входами выбора БИС и входами управления.

3. Разрядность и количество ячеек блока превышают разрядность и количество ячеек у выбранной БИС.

Задача решается в два этапа:1) строится секция (страница) ЗУ с разрядностью равной разрядности блока и количеством слов равном количеству слов БИС ЗУ; построение такой секции не отличается от построения блока в предыдущем случае;2) берется нужное количество секций.

Пример. Построить блок ОЗУ 16К8 на БИС ОЗУ КР541 РУ2 - 4К1

(рисунок )1) строим секцию блока с организацией 4К8 (рисунок )2) для блока берем 4 таких секции.Разрядность адреса блока - М = int log M2 , т. е. 14 - (А13А0). Разрядность БИС и секции 12 - (А11А0). Два “лишних” разряда А13, А12 используются для выбора 1 из 4 секций. Это может быть сделано с помощью дешифратора (ДШ) “1 из 4”, выходы которого соединены со входами “Выбор корпуса” (ВК , CS ) соответствующих секций (рисунок ).

Если БИС имеет несколько входов “ВК ” (CS), то в ряде случаев можно обойтись без ШД. Могут понадобиться только ЛЭ “НЕ” для получения инверсных значений разрядов адреса.

Пример. Построить блок ПЗУ 4К8 на БИС ППЗУ К556 РТ5 - 5128 (рисунок а).

Схема блока (рисунок б) подробных пояснений не требует. Обратите внимание на прямые и инверсные значения разрядов адреса А11, А10, А9, служащие для выбора 1 из 8 БИС.

7. Программируемые БИСДля упрощения аппаратной части МПС разработаны программируемые

интерфейсные БИС, которые берут на себя большинство функций, связанных с внешними устройствами. Как правило, это многофункциональные схемы, работа которых в конкретных ситуациях определяется с помощью управляющего (режимного) слова, заносимого в специальный регистр программой инициализации.

Рассмотрим те из них, которые наиболее часто используются при построении специализированных МПС:

программируемые таймеры КР580 ВИ53, К1810 ВИ54, программируемые параллельные адаптеры КР580 ВВ55, программируемые адаптеры последовательного интерфейса КР580 ВВ51, программируемые контроллеры прерываний КР580 ВН59, К1810 ВН59.

7.1 Программируемые таймеры Программируемый таймер ( ПТ) и МПС могут взять на себя все функции,

связанные с генерацией сигналов переменной частоты, формированием временных задержек, подсчетом числа внешних событий и многие другие [ J ,P ].

Перед началом работы в ПТ необходимо загрузить управляющее слово (УС) и коэффициент пересчета N. УС задает один из шести режимов работы, тип счета (двоичный или двоично - десятичный), порядок загрузки и размерность (один или два байта) коэффициента пересчета.

Каждый из трех каналов ПТ содержит 16-ти разрядный вычитающий счетчик, регистры коэффициентов пересчета, регистр УС, регистры для защелкивания мгновенного значения содержимого счетчика.

Максимальная емкость счетчика N max при двоичном счете 2 16 , т.е. 65536, а при двоично - десятичном - 10 4 . Этими цифрами определяются: максимальное число входных событий при работе ПТ в режиме 0, максимальная длительность импульса Tmax = Nmax . Tin ( Tin - период входного сигнала) в режиме 1, максимальный коэффициент деления входной частоты в режимах 2 и 3, максимальная временная задержка в режимах 4 и 5.

Для увеличения Nmax счетчики могут быть соединены каскадно (выход OUT счетчика 0 соединяется со входом CLK счетчика 1 и т. д.). Коэффициенты N при этом перемножаются.

Следует иметь в виду, что Nmax = 65536 = 10000h (или 10000 при двоично- десятичном счете) получается при загрузке нулей в младший и старший байты счетчика.

ПТ К1810 ВИ54 отличается от КР580 ВИ53 более высоким быстродействием (входная частота для КР580 ВИ53 может быть в пределах от 0 до 2 МГц, а для К1810 ВИ54 до 8 МГц) и возможностью чтения слова состояния канала.

Команда для чтения загружается в ПТ так же как УС. Формат команды

D7 D6 D5 D4 D3 D2 D1 D01 1 COUNT STAT CNT2 CNT1 CNT0 0

1 Канал 01 - Канал 1

1 - Канал 2 0 - читать сост. каналов, указанных в D3 - D1з. В

0 - защелкнуть сост. каналов, указанных в D3 - D1з.

Например, команда 11001110 одновременно защелкивает / перезаписывает содержимое всех трех счетчиков и состояние каналов в собственные регистры и делает их доступными для чтения.

Формат слова - состояния

D7 D6 D5 D4 D3 D2 D1 D0OUT FN RW1 RW0 M2 M1 M0 BCD

Флаг перезагрузки коэффициентов пересчета

Состояние выхода

Видно, что в процессе работы канала изменяются только D7 и D6.Разряд D7 несет информацию о состоянии выхода счетчика OUT в момент

выполнения команды. Разряд D6 позволяет определить, произошла ли загрузка коэффициента пересчета

в счетчик. Это особенно необходимо в режимах 1 и 5, для которых загрузка осуществляется аппаратно - по фронту сигнала GATE. D6=0 означает, что операция счета идет по ранее загруженному коэффициенту. В этом случае можно загрузить новый коэффициент, не нарушая предыдущего счета. По фронту следующего сигнала GATE начнется счет с новым коэффициентом.

Остальные разряды соответствуют разрядам ранее записанного УС, что позволяет контролировать правильность его загрузки.

Подробнее смотри в [ R ].

7.2 Программируемый параллельный адаптер КР580 ВВ55Программируемый параллельный адаптер (ППА) КР580 ВВ55А [ m ] служит для

параллельной передачи данных между МП и периферийными устройствами (ПУ) и содержит три восьмиразрядных канала ввода / вывода (В / B) А, В и С.

ППА может работать в одном из трех режимов: режим 0 - простой В / В; режим 1 - стробируемый В / В; режим 2 - двунаправленный канал. Режим работы каналов можно изменять как в начале, так и в процессе выполнения программы, что позволяет обслуживать различные ПУ в определенном порядке с помощью одной микросхемы ППА. Если в МПС не требуется изменения режимов работы портов В / В, то применение ППА не всегда целесообразно.

Все три канала могут работать в режиме 0, в режиме 1 - только каналы А и В, в режиме 2 только канал А. Работа канала С зависит от режимов работы каналов А и В.

В режиме 0 осуществляется простой В / В данных по трем 8 -ми разрядным каналам, причем канал С может быть представлен в виде двух 4-х разрядных каналов В / В, доступ к которым производится как к отдельным независимым каналам. В этом режиме входная информация не запоминается в регистре канала, а выходная хранится в выходных регистрах до записи новой информации в канал или до записи нового режима.

В режиме 1 передача осуществляется только через каналы А и В, а линии канала С служат для приема и выдачи сигналов управления . Каждый из каналов А и В независимо друг от друга может использоваться для ввода или вывода 8-ми разрядных данных, причем входные и выходные данные фиксируются в регистрах каналов.

В режиме 2 канал А обеспечивает двунаправленный обмен данными между МП и ПУ. Для организации обмена используются пять линий канала С. В этом режиме входные и выходные данные также фиксируются соответственно во входном и выходном регистрах.

Обычно режим 0 используется для прямого (безусловного) В / В, режимы 1 и 2 - для В / В с квитированием (В / В по готовности ПУ) и В / В по прерыванию.

7.3 Программируемый адаптер последовательного интерфейса КР580 ВВ51Программируемый адаптер последовательного интерфейса (ПАПИ) используется

для упрощения организации последовательного обмена по линиям связи [ m ].Информация, подлежащая передаче, побайтно поступает в ПАПИ от МП. ПАПИ

вырабатывает необходимые дополнительные биты (стартовый и стоповые биты, бит паритета) и независимо от МП выполняет последовательную передачу данных. Участие МП заключается в выдаче байта и ожидании готовности ПАПИ к приему от МП следующего байта.

ПАПИ независимо от МП принимает данные с последовательной линии связи. Когда ПАПИ готов передать принятый байт в МП, он вырабатывает сигнал готовности, который может быть использован как запрос на прерывание, и устанавливает соответствующий бит в регистре состояния, который может быть опрошен программно.

Выходные сигналы ПАПИ имеют ТТЛ уровни тока и напряжения, которые должны быть преобразованы к уровням, совместимым с уровнями сигналов в линиях связи. Чаще всего это линии RS232 или " Токовая петля 20 мА".

Уровни RS232 - минус 3 - 12 вольт для логической "1", плюс 3 - 12 вольт для "0".

Уровни " Токовой петли " - 15 - 25 мА для логической "1", 0 - 3 мА для "0".Для преобразования уровней ТТЛ в уровни RS232 и обратно могут быть

использованы микросхемы К170 АП2 и К170 УП2 соответственно. Для согласования с линией "Токовая петля" используются обычно управляемые источники тока и транзисторные ключи.

В специализированных МПС обычно используется асинхронный режим приема / передачи, который уступает по скорости обмена синхронному режиму, но реализуется значительно проще.

Скорость приема / передачи задается ПАПИ от внешнего генератора . В МПС для этого обычно используется тактовая частота МП, разделенная в нужное число раз с помощью отдельного делителя частоты или свободного счетчика таймера ВИ53 или ВИ54.

Максимально допустимая скорость последовательного обмена в основном определяется параметрами линии связи .

7.4 Программируемые контроллеры прерываний КР580 ВН59, К1810 ВН59.

Для организации прерываний в МПС, где требуется обслуживание нескольких запросов от внешних устройств, а МП имеет только один вход INTR, необходимо использование ПКП КР580ВН59 [ m ] или К1810 ВН59 [kaz] .

На основе ПКП формируется восьмиуровневая приоритетная система векторных прерываний. Несколько ПКП могут соединяться каскадно для расширения числа уровней прерывания до 64.

Адреса процедур обслуживания прерываний устанавливаются программно при инициализации БИС. Также программно устанавливается система приоритетов.

7.5 Программируемые БИС МПК К1821

Описанные БИС без дополнительных согласующих элементов могут использоваться в МПС на основе МП КР580 ВМ80А, К1821 ВМ85, К1810 ВМ86, К1810 ВМ88, т. е. МП с прототипами, соответственно, INTEL 8080, 8085, 8086, 8088. При использовании с МП других типов может потребоваться согласование временных соотношений и уровней сигналов МП и БИС.

В последние годы в связи с успехами интегральной технологии появились программируемые БИС, в которых интегрированы в той или иной степени функции описанных БИС. Таковы, например, микросхемы К1821 РУ55 (статическое ОЗУ с организацией 256 х 8; два 8 - битовых и один 6 - битовый порты; 14 - битовый программируемый таймер ) и К1821 РФ55 (ПЗУ с организацией 2К х 8 и два 8 - ми битовых порта В / B).

Эти микросхемы соединяются с МП К1821 ВМ85 без каких либо дополнительных элементов и позволяют построить МПС с достаточно высокими характеристиками всего на трех корпусах. Подробнее смотри [ Kaz ].

К1821 РУ55 К1821 РФ55

AD7 IOPT PA7 AD7 IOP PA7AD6 RAM PA6 AD6 ROM PA6AD5 PA5 AD5 PA5AD4 PA4 AD4 PA4AD3 PA3 AD3 PA3AD2 PA2 AD2 PA2AD1 PA1 AD1 PA1AD0 PA0 AD0 PA0

ALE PB7 ALE PB7RD PB6 RD PB6IO/M PB5 IO/M PB5RES PB4 RES PB4WR PB3 IOW PB3CS PB2 IOR PB2

PB1 CS1 PB1 PBO` CS2 PB0

TIN TOUT CLK RDY

PC5 A10 PC4 A9 PC3 A8 UCC

UCC PC2 GNDGND PC1

PC0

Назначение выводов К1821 РУ55

№ вывода Обозначение Назначение

12 - 19 AD0 - AD7 Двунапр. мультиплекс. шина данных 11 ALE Разрешение защелки адреса 8 CS Выбор БИС 9 RD Чтение данных из БИС 10 WR Запись данных в БИС 7 IO / M Выбор порта В / B или ОЗУ 4 RES Сброс 3 TIN Вход таймера 40 UCC + 5 Вольт 20 GND Общий21 - 28 PA0 - PA7 Двунапр. шина В / В канала А29 - 36 PВ0 - PВ7 Двунапр. шина В / В канала В37 - 39 PС0 - PС7 Двунапр. шина В / В канала С1,2,5 6 TOUT Выход таймера

Назначение выводов К1821 РФ55

№ вывода Обозначение Назначение

12 - 19 AD0 - AD7 Двунапр. мультиплекс. шина данных 11 ALE Разрешение защелки адреса 1, 2 CS1, CS2 Выбор БИС 9 RD Чтение из ПЗУ 10 IO W Запись данных в порты 8 IOR Чтение данных из портов 7 IO / M Выбор порта В / B или ОЗУ 4 RES Сброс 3 CLK Вход cинхронизации 40 UCC + 5 Вольт 20 GND Общий24 - 31 PA0 - PA7 Двунапр. шина В / В канала А32 - 39 PВ0 - PВ7 Двунапр. шина В / В канала В

6 RDY Выход запроса состояния ожидания МП

21 - 23 A8 - A10 Входы старших разрядов адреса ПЗУ

6.3 Адресация блоков памяти и устройств ввода/вывода в МП системах

Обычно в МПС адресные пространства памяти и УВВ разделены.К примеру, в системах на основе МП INTEL 8080/85 для адресации ЗУ

используется 16-ти разрядный адрес, а для УВВ 8 разрядный, причем адрес УВВ на ША повторяется на линиях старшего и младшего байтов адреса.

Адресное пространство ЗУ - 216 = 65536 = 64К , линии ША - А15А0Адресное пространство УВВ - 28 = 256 , линии ША - А7А0 или А15А8

С учетом сигналов ШУ Чт. УВВ (I/O R) и Зп. УВВ (I/O W) МП может обращаться к 256 устройствам ввода и к 256 устройствам вывода. При этом используются 2-х байтовые команды с прямой адресацией портов IN port, OUT port.

В некоторых случаях удобнее обращаться к УВВ как к ячейкам ЗУ. При этом упрощается ШУ, т. к. отпадает необходимость формирования отдельных сигналов Чт. ЗУ (MEMR) и Чт. УВВ (I/O R), ЗП. ЗУ (MEMW) и Зп. УВВ (I/O W). Хотя при прямой адресации УВВ придется тогда использовать 3-х байтовые команды: STA addr16, LDA addr16, но зато можно использовать короткие 1-о байтовые команды пересылок с косвенной адресацией.

Оба варианта адресации ЗУ и УВВ должны быть оценены при разработке аппаратной и программной части проекта.

При размещении блоков ПЗУ и ОЗУ в адресном пространстве МПС необходимо иметь в виду следующее:1) зоны адресов ОЗУ и ПЗУ не должны перекрываться;

2) адреса блока ПЗУ должны обязательно включать тот адрес, который автоматически вырабатывается в МП после включения питания и подачи сигнала “системный сброс”. При этом большинство МП обращаются за первой командой в ячейку с нулевым адресом и для них адреса блока ПЗУ обязательно должны начинаться с нуля.

В остальном распределение зон адресов ПЗУ и ОЗУ достаточно произвольное. Между зонами ПЗУ и ОЗУ может быть оставлен “разрыв” для возможного расширения ПЗУ при модернизации системы.

Размер зоны всегда равен целой степени двойки, например, для К573РФ2 с организацией 2К8 число слов в зоне равно 2048 = 211 , т. е. 11 разрядов ША начиная с А0 до А10, непосредственно подключаются к адресным входам БИС, а остальные (с А11 до А15 для 8080/85) определяют расположение зоны в адресном пространстве МПС.

Эти разряды можно использовать 3 различными способами:1. Линейная выборка.

В этом случае каждая из оставшихся свободной линий ША используется для выбора блока ОЗУ или ПЗУ. Для МП 8080/85 в рассмотренном выше примере 5 линий А15А11 позволяют выбрать 5 зон адресов, а именно: 01111, 10111, 11011, 11101 и 11110. Оставшиеся зоны (а их при 5-ти разрядном номере зоны 27) при линейной выборке недоступны.

В общем случае n разрядов адреса при линейной выборке позволяют адресовать n устройств.2. Полная дешифрация адреса.

В этом случае n разрядов адреса позволяют адресовать 2n устройств, т. е. в рассмотренном выше примере блок ПЗУ может быть размещен в любой из 25 = 32 зон.

Полная дешифрация адреса не требует обязательного использования полного ДШ, требуется лишь контролировать все свободные разряды адреса. Для рассматриваемого примера это может быть сделано с помощью 5-ти входовых ЛЭ 5“ИЛИ” (OR5) или 5“И-НЕ” (NAND5), если блок ЗУ выбирается “нулем”, элементов 5“ИЛИ-НЕ” (NOR5) или 5“И” (AND5), если блок выбирается единицей. Если разряды адреса представлены только прямыми (только инверсными) значениями, потребуются еще один или несколько (не более 5 в данном примере) ЛЭ “НЕ” (NOT).

Пример. Разместить в адресном пространстве МПС на основе МП 8080/85 блок ПЗУ 2К8 с начальным адресом 0000Н и блок ОЗУ 2К8 с начальным адресом F800H.

CS

8 ШД16 ША

8

115

КР573РФ2 КР537РУ8Л8

DI/O

RAM2K811

ROM2K8

D

A0

A10

1

1

MEMR

A0

A10

CS1CS2W/R&

&

&MRMW

A15

A14

A13

A12A11

MEMR

1

1&

A15

A14

A13

A12

A11

Использованы ЛЭ 3“ИЛИ-НЕ” и 2“И-НЕ” в связи с отсутствием ЛЭ 5“ИЛИ”.В данном примере начальный адрес ПЗУ задан типом МП, а начальный

адрес ОЗУ выбран (значения всех свободных разрядов с А15 до А11 равны 1) с учетом критерия минимальных аппаратных затрат. Нетрудно видеть, что любой другой адрес зоны потребует одного или нескольких дополнительных инверторов.3. Неполная дешифрация адреса.

При неполной дешифрации контролируется часть разрядов адреса, а оставшиеся могут иметь произвольные значения.

Пример 3. Установить блокам ПЗУ и ОЗУ из Пр.2 начальные адреса:ПЗУ - 0000Н,ОЗУ - 8000Н.

Нетрудно видеть, что начальные адреса отличаются только значением А15: А15=0 для ПЗУ, А15=1 для ОЗУ.

Если А14А11 не контролируются, блок ПЗУ будет отзываться на любые 16 комбинаций А14А11 при А15=0. То же относится к ОЗУ, но при А15=1.

Схема реализует это решение.

ROM RAM

1 CSA15

MR

CS1CS2

W/R

1

&

A15

MRMW

Дополнительная логика для обработки сигналов управления MR и MW необходима для того, чтобы при отсутствии обращения к ОЗУ ( MR =MW =1) блок не выбирался даже при попадании адресной комбинации в зону адресов блока. Это возможно, т. к. с той же ША адресуются УВВ, но на ШУ активными будут сигналы I/OW или I/OR (при изолированных адресных пространствах ЗУ и УВВ).

Неполная, полная дешифрация адреса и линейная выборка могут быть использованы и в подсистеме УВВ.

При линейной выборке и 8-ми разрядном адресе УВВ МП может адресовать 8 устройств ввода и 8 устройств вывода.

Если в качестве интерфейсных БИС использованы ППА (например, ВВ55), имеющие в составе 4 внутренних устройства (3 канала В/В и регистр режима), адресуемые разрядами адреса А1, А0, то разряды А7А2 при линейной выборке позволяют адресовать до 6 таких адаптеров, т. е. в системе будет до 18 каналов В/В.

Такое решение минимизирует аппаратные затраты за счет исключения ДШ и дополнительных ЛЭ, но требует особого внимания при программировании и, особенно, при модернизации МПС.

Пример 4. Разместить в адресном пространстве УВВ два ППА типа КР580 ВВ55А.

PPA PPA

A2 A3

A A

B B

C C

A1 A1A0 A0

CS CS

а

PPA PPA

A2 A3

A A

B B

C C

A1 A1A0 A0

CS CS1

б Рисунок

Решение (рисунок а) не требует дополнительных ЛЭ, но при ошибочном обращении к УВВ по любому адресу, содержащему А2=А3=0, возникнет конфликт

на ШД (по крайней мере при чтении), т. к. отзовутся одноименные каналы обоих адаптеров.

Решение (рисунок б) требует дополнительного инвертора, но описанной ситуации здесь быть не может.

Выбор за разработчиком.

8. ОЦЕНКА БЫСТРОДЕЙСТВИЯ

Задача проектирования автоматизированной СОД является оптимизационной задачей и обычно формулируется следующим образом. Спроектировать СОД, удовлетворяющую ограничениям и требованиям к характеристикам, указанным в техническом задании на проектирование, при минимальных затратах на разработку и изготовление системы.

Одним из основных требований к системе является требование к точности измерений параметров объекта, производимых СОД. Точность измерений зависит от многих факторов (параметров СОД). Влияние этих параметров на точность измерений изучается в специальных курсах, посвященных проектированию автоматизированных систем реального времени. Одним из таких параметров является частота опроса датчиков, которая определяется на основе анализа исследуемого объекта и требуемой точности. В настоящем проекте частота опроса датчиков (или интервал опроса) указывается в задании на курсовой проект.

В связи с изложенным в настоящем проекте оценка эффективности в полном объеме не производится и сводится к оценке времени выполнения программ, реализующих функции опроса датчиков. Время выполнения указанных процедур не должно превышать указанных в исходных данных к проекту ограничений.

Время выполнения программы определяется выражениемt = n T , (8.1)

где T - продолжительность такта работы ЦП, n - количество тактов при однократном выполнении программы.

Количество тактов зависит от значений операндов и, следовательно, является случайной величиной с некоторым законом распределения и может оцениваться средним, максимальным, минимальным значениями. Для систем реального времени, очевидно, необходимо оценивать максимальное время выполнения программы, т. е. наихудший случай.

Для оценки максимального времени выполнения программы рекомендуется следующая методика расчета.

1. Подсчет количества тактов на реализацию программы рекомендуется производить на основании ее ГСА [Новиков Г. И.]. Для этого на основе ГСА строится временной граф, вершинами которого являются условные и операторные вершины ГСА, а дуги отражают связи между вершинами.

2. Вершины временного графа нумеруются и для каждой вершины указывается максимальное количество тактов n i , необходимых для ее реализации. Начальная вершина имеет номер ноль, а конечная - k.

Количество тактов ni на реализацию i - ой вершины графа определяется по формуле

n hi mm=1

M

, (8.2)

где hm - максимальное количество тактов на реализацию команды, M - количество команд, соответствующих i - ой вершине графа. Количество тактов на реализацию команды берется из справочника на МПК БИС.

Рекомендуется линейные участки ГСА объединять в одну вершину временного графа, которой приписывается суммарное количество тактов на реализацию всего участка.

3. На дугах графа указывается вероятность перехода от одной вершины к другой. Если из вершины выходит несколько дуг, то вероятность всех переходов должна равняться 1.

4. Для графов, содержащих циклы, производится их ранжирование в соответствии с глубиной вложения. К первому рангу относятся циклы, не содержащие в себе других циклов. Циклы, содержащие в себе только циклы первого ранга, относятся ко второму рангу и так далее.

Последовательно заменяя циклы первого, второго и последующих рангов эквивалентными вершинами, временной граф преобразуется к форме, не содержащей циклов.

Эквивалентной вершине приписывается максимальное количество тактов на реализацию цикла. Для этого внутри цикла среди альтернативных путей выделяется путь максимальной “длины”, т. е. требующий большего количества тактов на его реализацию. Это количество тактов умножается на максимальное количество повторений цикла.

5. В преобразованном графе среди альтернативных путей (если такие есть) выделяется путь максимальной длины (как описано выше), и подсчитывается суммарное количество тактов на его выполнение.

Результаты расчетов сравниваются с заданными ограничениями. Если заданные ограничения выполняются, проект считается приемлемым. Иначе осуществляется пересмотр проектных решений с целью уменьшения времени выполнения программ, что может привести к полному или частичному перепроектированию СОД. Для нового проекта вновь делается оценка времени и т. д.

Описанная методика иллюстрируется примером расчета времени выполнения процедуры приведения к физическому параметру, представленной на рисунке П.3 в приложении А,

Временной граф, построенный по ГСА указанной процедуры имеет вид, представленный на рисунке в приложении А.

9. ОФОРМЛЕНИЕ КУРСОВОГО ПРОЕКТА

Проект состоит из пояснительной записки (ПЗ) и графической части.Пояснительная записка оформляется в соответствии с требованиями ГОСТ

2.105 [4], ГОСТ 2.106 [3], СТП СГАУ 6.1.4-97 [2], программные документы - по ГОСТ 19.701 [ ] .

Записка может быть написана от руки или набрана и отпечатана на компьютере c использованием текстовых и, если необходимо, графических редакторов на одной стороне листа белой бумаги формата А4 через полтора межстрочных интервала (примерно 36-39 строк на странице по 60-65 символов в

строке). Поля: левое - не менее 30 мм, правое - не менее 10 мм, верхнее - не менее 15 мм, нижнее - не менее 20 мм.

Допускается вписывать от руки в текст записки отдельные слова, условные обозначения и формулы, используя черные чернила, тушь, шарик, фломастер. При этом плотность (т.е. чернота), толщина линий, и размеры символов вписанного текста не должны значительно отличаться от соответствующих параметров печатного текста.

Опечатки, описки, графические неточности, обнаруженные в процессе работы над запиской, допускается исправлять подчисткой или закрашиванием белой краской и нанесением на том же месте исправлений машинописным (компьютерным) или рукописным (черные тушь, чернила, шарик и т. п.) способами. Допускается заклеивать ошибочные фрагменты листом белой бумаги нужного размера и формы с заранее нанесенным (пишущая машинка, компьютер) на него исправленным текстом (графикой).

Нумерация страниц записки сквозная. Номер страницы проставляется арабскими цифрами без точки в правом верхнем углу. На титульном листе номер страницы не ставится, а только подразумевается (первый лист).

Пояснительная записка состоит из следующих элементов: - титульный лист ; - задание на проект и исходные данные ; - реферат; - содержание; - перечень сокращений и условных обозначений; - введение; - основная часть; - заключение; - список использованных источников ; - приложение.

Перечень сокращений и приложения являются необязательными и могут отсутствовать. Приложение к заданию размещается непосредственно после задания.

Титульный лист, как правило, оформляется на типографском бланке и заполняется вручную.

Реферат содержит: заглавное слово РЕФЕРАТ, сведения об объеме ПЗ (количестве иллюстраций и таблиц, количестве использованных источников и приложений), перечень ключевых слов (включает от 5 до 15 ключевых слов, напечатанных в строку, через запятые, в именительном падеже, прописными буквами), текст реферата. В тексте реферата отражаются сущность выполненной работы (сведения об объекте проектирования, формулировка задачи, проектные решения) и основные результаты проектирования. Объем текста - от 500 до 700 знаков [5].

Пример оформления реферата:

РЕФЕРАТ

Курсовой проект.Пояснительная записка: 20 с., 23 рисунок, 23 источника, 4 приложения.Графическая документация: 2 л.А1.

АВТОМАТИЗИРОВАННАЯ СИСТЕМА, ДИНАМИЧЕСКИЙ ПАРАМЕТР, РЕГИСТРАТОР ТРАСС СОБЫТИЙ, МИКРОПРОЦЕССОР, МИКРОСХЕМА, КОНТРОЛЛЕР.

Проведен анализ динамических характеристик АС РВ. Обоснован выбор метода и средств измерения. Разработана структура устройства. Разработано программное обеспечение микропроцессорного блока. Ис- следованы основные характеристики устройства. Выполнено техникоэко-номическое обоснование проекта, разработано рабочее место для отладки модулей и блоков устройства.

Задание должно содержать: наименование кафедры, заголовок "Задание на ...", фамилию, инициалы студента, номер учебной группы, содержание задания, исходные данные.

Содержание записки должно включать наименования всех разделов, подразделов и пунктов (если они имеют наименование). Перед словами "введение", "заключение", "список использованных источников", "приложения", "приложение А и т. д." номера не ставятся. Строки содержания заканчиваются указанием номеров страниц, на которых размещается начало соответствующего материала.

Нумерация страниц записки и приложений, входящих в ее состав, должна быть сквозной. Каждое приложение следует начинать с нового листа с указанием в середине строки слов "ПРИЛОЖЕНИЕ А". Рисунки, таблицы и формулы, помещаемые в приложении, нумеруют арабскими цифрами после символа "П”. Например, Рисунок П1., Таблица П3.

Основная часть записки делится на разделы (главы), подразделы (параграфы) и пункты. Слова "раздел", "глава", "подраздел”, “параграф" не следует печатать ни в Содержании, ни в заголовках основной части.

Разделы имеют порядковую нумерацию в пределах всей записки и нумеруются арабскими цифрами без точки в конце. Подразделы нумеруются арабскими цифрами в пределах каждого раздела. Номер подраздела состоит из номеров раздела и подраздела, разделенных точкой. Пункты нумеруются арабскими цифрами в пределах каждого подраздела. Номер пункта состоит из номеров раздела, подраздела и пункта, разделенных точками. Пункты могут не иметь заголовка.

Заголовки разделов выполняют симметрично тексту прописными буквами. Заголовки подразделов печатают с абзаца строчными буквами (кроме первой прописной). Переносы слов в заголовках не допускаются. Точку в конце заголовка не ставят. Если заголовок состоит из двух предложений, их разделяют точкой. Заголовки не подчеркивают. Допускается набирать заголовки полужирным шрифтом.

ПРИМЕР оформления заголовков:

1 ПРОБЛЕМЫ СТАНДАРТИЗАЦИИ В РОССИИ

1.1 Актуальность стандартизации в вузах Самары

1.1.1 Оформление учебных текстовых документов

Некоторые преподаватели отдельных выпускающих кафедр не конструкторского, нетехнологического профиля не уделяют достаточного внимания контролю за выполнением студентами требований нормативно-технических документов, регламентирующих оформление учебных текстовых документов (пояснительных записок к курсовым и дипломным проектам и работам).

Конец примера

Текст ПЗ начинается введением и заканчивается заключением. Во введении дается обоснование важности и актуальности темы. Заключение содержит краткие выводы и оценку полученных результатов.

Все иллюстрации (графики, схемы, фотографии, ксерокопии, компьютерные распечатки графиков, экранов и других изображений) именуются рисунками. Рисунки нумеруются последовательно в пределах записки. Например, Рисунок 2.Рисунки должны быть выполнены черной тушью (чернилами, шариком, фломастером) на белой непрозрачной бумаге. Допускается подшивать в записку иллюстрации на листах форматом не более А2 (420х594 мм).

Иллюстрации, при необходимости, могут иметь наименование и пояснительные данные (подрисуночный текст). Номер рисунка и его наименование помещают после пояснительных данных.

Пример оформления рисунка

Иллюстрация

Поясняющие данные: это - стандарт текстовых документов

Рисунок 2 -Схема алгоритма

Таблицы нумеруют последовательно арабскими цифрами в пределах ПЗ. Номер таблицы должен располагаться над левым верхним углом таблицы.

Каждая таблица должна иметь содержательный заголовок, который размещают вслед за номером таблицы через тире.

Таблицу размещают после первого упоминания о ней в тексте.

Пример

Таблица 3 - Заголовок таблицы

Строки и столбцы таблицы

Если размеры таблицы или иллюстрации требуют расположения вдоль страницы, то лист подшивают в записку так, чтобы при чтении ее надо было повернуть по часовой стрелке.

Формулы в записке нумеруют арабскими цифрами. Номер указывают с правой стороны листа на уровне формулы в круглых скобках. Например: (3).

Ссылки в тексте выполняются следующим образом: на рисунок - рисунок 2, на таблицу - таблица 12, на формулу - (5), на использованный источник - [3] (третий в списке).

Список использованных источников включает все использованные при проектировании источники информации. Список составляется в порядке их упоминания в тексте.

В приложения выносится вспомогательный материал: тексты (распечатки) программ, иллюстрации, таблицы и т. п. материал. Каждое приложение должно начинаться с нового листа. Слово "Приложение" пишется в середине строки, а ниже помещается заголовок приложения. Приложения обозначают заглавными буквами русского алфавита,начиная с А .

Графическая часть проекта содержит чертежи, схемы, плакаты и оформляется на листах форматов А1, А2. Листы оформляются рамкой и основной надписью по ГОСТ 2.104 ЕСКД (форма 1). Чертежи и схемы на листах выполняются в соответствии с требованиями ГОСТ 2.701, ГОСТ 2.702, ГОСТ 2.708, ГОСТ 2.743, ГОСТ 19.701.

Основная надпись по ГОСТ 2.104 (форма 1) имеет вид:

СГАУ, кафедра ИСТ

КП

МП - система.Схема

электрическаяструктурная

Правила выполнения электрических схем устанавливают ГОСТ 2.702/9/, ГОСТ 2.708 [10]. Схемы цифровой вычислительной техники делятся на структурные (шифр 101), функциональные (шифр 102), принципиальные (шифр 202) и др. Условные графические обозначения элементов, используемых при изображении схем, устанавливают ГОСТ 2.743 /12 /, ГОСТ 19.701 [11].

Спецификации оформляются по ГОСТ 2.108.

СПИСОК ИСПОЛЬЗОВАННЫХ ИСТОЧНИКОВ

1. Мячев А.А., Степанов В.Н., Щербо В.К. Интерфейсы систем обработки данных -М.: Радио и связь, 1989. -416 с.: ил.

2. Хвощ С.Т., Варлинский Н.Н., Попов Е.А. Микропроцессоры и микроЭВМ в системах автоматического управления : Справочник, -Л.: Машиностроение, 1987. -640 с.: ил.

3. Микропроцессоры и микропроцессорные комплекты интегральных схем: Справочник. В 2 т./ В.-Б.Б. Абрайтис, Н.Н. Аверьянов, А.И. Белоус, и др.; Под ред. В.А. Шахнова,-М.: Радио и связь, 1988.-386 с.: ил.

4. Петровский И.И., Прибыльский А.В., Троян А.А., Чувелев В.С. Логические ИС 1533, 1554. Справочник. В двух частях.-М.:ТОО “ Бином “, 1993.-496 с.: ил.

5. Пухальский Г.И., Новосельцев Т.Я. Проектирование дискретных устройств на интегральных микросхемах: Справочник.-М.: Радио и связь, 1990.-304 с.: ил.

6. Иоффе В.Г. Микропроцессоры. Методические указания к курсу лекций. Самара: СГАУ, 1992.-51 с.: ил.

7. Щелкунов Н.Н., Дианов А.П. Микропроцессорные средства и системы.-М.: Радио и связь, 1989.-288 с.: ил.

8. Микропроцессорный комплект К1810: структура, прогаммирование, применение: Справочная книга / Ю.М. Казаринов, В.Н. Номоконов, Г.С. Подклетнов, Ф.В. Филиппов; Под ред. Ю.М. Казаринова.-М.: Высшая школа, 1990.-269 с.: ил.

9. Нерода В.Я., Торбинский В.Е., Шлыков Е.А. Однокристальные микроЭВМ MCS-51.-М.: Диджитал Компонентс, 1995.-156 с.: ил.

10. Однокристальные микроЭВМ: Справочник. М.: МИКАП, 1994.-400 с.: ил.11. Сташин В.В. и др. Проектирование цифровых устройств на

однокристальных микроконтроллерах/ В.В. Сташин, А.В. Урусов, О.Ф. Мологонцева.-М.: Энергоатомиздат, 1990.-224 с.: ил.

12. Лю Ю - Чжен, Гибсон Г. Микропроцессорное семейство 8086/8088. Пер. с англ. -М.: Радио и связь, 1987.-512 с.: ил.

13. СТП КуАИ 6.1.3-89. Дипломное проектирование. Организация и проведение работ. / Куйбыш. авиац. ин-т. Куйбышев, 1989. 24 с.

14. РД КуАИ 144-1-87. Требования к оформлению учебных текстовых документов. / Куйбыш. авиац. ин-т. Куйбышев, 1988. 30 с.

15. ГОСТ 2.106. Текстовые документы. - М.: Изд-во стандартов, 1970.-22 с.16. ГОСТ 2.105. Общие требования к текстовым документам. - М.: Изд-во

стандартов, 1980.-22 с.17. ГОСТ 7.9. Реферат и аннотация. - М.: Изд-во стандартов, 1978.-5 с.18. ГОСТ 7.1. Библиографическое описание документа. - М.: Изд-во

стандартов, 1984.-77 с.19. ГОСТ 2.605. Плакаты учебно - технические. - М.: Изд-во стандартов, 1968.-

24 с.20. ГОСТ 2.701. ЕСКД. Схемы. Виды и типы. Общие требования к выполнению.21. ГОСТ 2.702. ЕСКД. Правила выполнения электрических схем.22. ГОСТ 2.708. ЕСКД. Правила выполнения электрических схем цифровой

вычислительной техники.23. ГОСТ 19.701. ЕСПД. Схемы алгоритмов, программ, данных и систем.

Обозначения условные и правила выполнения.24. ГОСТ 2.743. ЕСКД. Обозначения условные графические. Элементы

цифровой техники.25.

ПРИЛОЖЕНИЕ А

ПРИМЕР ПРОЕКТИРОВАНИЯ СОД

Задание на проектирование

- СОД предназначена для сбора и обработки аналоговой информации;- информация с объекта исследования снимается по К измерительным

каналам с помощью однотипных аналоговых датчиков;- приведение кода, снимаемого с АЦП, к физическому параметру сводится к

вычислению по формуле Y=aX+b, где X - значение кода, снимаемого с АЦП, разрядность АЦП - 12 двоичных разрядов; a, b - коэффициенты полинома;

- вычисление среднего осуществляется по всем каналам без накопления промежуточных данных

Y 1N

1K

Y tkk=1

K

n=1

N

kn ( ) ,

где Y tk kn( ) - значение физического параметра в момент t kT + (n -1)KT.kn - опрос каналов осуществляется циклически с интервалом Т секунд;- функционирование СОД осуществляется до получения N значений Y по

каждому из каналов;- ввод параметров K, T, N, a, b осуществляется оператором перед запуском

СОД;- по завершении работы СОД результаты измерений выводятся на печать в

виде протокола;- ввод-вывод осуществляется по готовности устройств.

Алгоритм функционирования СОД

1. Ввод параметров K, T, N, a, b и запуск СОД.

2. Опрос датчика по k - му каналу.

3. Приведение к физическому параметру.4. Вычисление среднего.5. Действия 2, 3, 4 повторить для всех каналов через Т секунд. 6. Цикл опроса повторить N раз.

7. Печать протокола.

Схема алгоритма работы СОД на уровне процедур представлена на рисунке А1. Процедура опроса каналов представлена на рисунке А2. Процедура приведения к физическому параметру представлена на рисунке А3.

Схема алгоритма работы СОД

Ввод N, K, T, a, bЗапуск СОД

Циклпо N

Циклопросаканалов

Коммутацияканала k

Запуск АЦП

АЦПготов

Ввод кодаАЦП

Приведениек физическомупараметру

k > Kцикл опросаканалов

N = 0цикл по N

Печатьпротокола

конец

начало

да

нет

Рис. П.1

Процедура опроса каналов

нет

да

нет

да

k := 1

Коммутацияканала k

ЗапускАЦП

АЦПготов?

Ввод кода X k

Приведениек физическомупараметру

k := k + 1

k > K

начало

конец

Рис. П.2

Процедура приведения к физическому параметру

нет

i := n

S := ai

S := S X + ai-1

i := i - 1

i = 0

P := S

конец

начало

Рис. П.3

да