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7 シリーズ FPGA コンフィギャラブルロジックブロック

ユーザーガイド

UG474 (v1.7) 2014 年 11 月 17 日

本資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

7 シリーズ FPGA CLB ユーザーガイド japan.xilinx.com UG474 (v1.7) 2014 年 11 月 17 日

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改訂履歴

次の表に、この文書の改訂履歴を示します。

日付バージョン内容

2011 年 3 月 1 日 1.0 初版

2011 年 3 月 28 日 1.1 表 1-2 に XC7K355T、 XC7K420T、および XC7K480T デバイスを追加。わかりやすくするために文章の一部を変更。

2011 年 9 月 30 日 1.2 「7 シリーズ CLB の特徴」の最後に文章を追加。表 1-2 および表 1-3 を追加。表 1-2の CLB 機能を更新。「CLB の配置」の最初に文章を追加、「ASMBL アーキテクチャ」セクションおよび「CLB スライス」の見出しを追加。「キャリーロジック」の最後に段落を追加。「キャリーロジックの使用法」の最後に文章を追加。「スライスマルチプレクサーのタイミングパラメーター」に、 2 つ目の文章を追加。わかりやすくするために、表 5-2、表 5-4、および表 5-5 を修正。「スタックドシリコンインターコネクト (SSI) テクノロジを使用するデバイス」セクションを追加。

2012 年 1 月 30 日 1.3 表 1-1 を変更。「分散 RAM (SLICEM のみで使用可能)」に、 5 段落目を追加。わかりやすくするために、「グローバル制御信号 GSR および GTS」の最後の段落を修正。

mailto:[email protected]://www.xilinx.com/legal.htm#toshttp://www.xilinx.com/legal.htm#toshttp://japan.xilinx.com

UG474 (v1.7) 2014 年 11 月 17 日 japan.xilinx.com 7 シリーズ FPGA CLB ユーザーガイド

2012 年 11 月 5 日 1.4 「7 シリーズ CLB の特徴」の最後の箇条書きの「均一性」を「最適化」に変更。「デバイスリソース」の最初の文章で、「均一性」を「スケーラブル」に変更。表 1-1から 7A350T デバイスを削除。表 1-3 から 7V1500T および 7VH290T デバイスを削除。「分散 RAM (SLICEM のみで使用可能)」、「シフトレジスタ (SLICEM のみ)」、「フリップフロッププリミティブ」に、『7 シリーズ FPGA ライブラリガイド』の参照先追加。図 5-2 で、 TCEO を TCECK に変更、「一般的なタイミング特性」の最初の箇条書きを変更。

2013 年 8 月 6 日 1.5 Artix®-7 デバイスを追加。インプリメンテーションツールの参照先を更新。

2014 年 8 月 11 日 1.6 表 1-1 ～表 1-3 の注記を変更。 22 ページの「制御信号」の極性に関する記述を「独立した」から「プログラム可能」に変更。表 2-3 にプリミティブ列を追加して注記を削除。図 2-6 ～図 2-14 の名前を変更 (マイナー修正)。 52 ページの「クロック –WCLK」、53 ページの「クロック – CLK」、および 54 ページの「クロック - C」を改訂。

2014 年 11 月 17 日 1.7 表 1-1 に、新たに Artix 7A15T デバイスの記述を追加。

日付バージョン内容

http://japan.xilinx.com

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7 シリーズ FPGA CLB ユーザーガイド japan.xilinx.com 5UG474 (v1.7) 2014 年 11 月 17 日

改訂履歴. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2このユーザーガイドについて

内容 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7その他のリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

第 1 章 : 概要CLB の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97 シリーズ CLB の特徴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10デバイスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10推奨デザインフロー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12ピン配置の計画 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

第 2 章 : 機能の詳細CLB の配置 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15スライスの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18ルックアップテーブル (LUT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21ストレージエレメント . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21分散 RAM (SLICEM のみで使用可能) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23シフトレジスタ (SLICEM のみ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34マルチプレクサー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39キャリーロジック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

第 3 章 : デザイン入力デザインのチェックリスト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47CLB リソースの使用法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48プリミティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

第 4 章 : アプリケーション分散 RAM のアプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57シフトレジスタのアプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57キャリーロジックのアプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

第 5 章 : タイミングCLB スライスの一般的なタイミングモデルとパラメーター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62CLB スライスのマルチプレクサーのタイミングモデルおよびパラメーター . . . . . . . . . . . . . . . . 64CLB スライスのキャリーチェーンのタイミングモデルおよびパラメーター . . . . . . . . . . . . . . . . 65CLB スライス分散 RAM のタイミングモデルおよびパラメーター (SLICEM のみ) . . . . . . . . . . 67CLB スライスの SRL シフトレジスタのタイミングモデルおよび

パラメーター (SLICEM のみ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

目次


6 japan.xilinx.com 7 シリーズ FPGA CLB ユーザーガイドUG474 (v1.7) 2014 年 11 月 17 日

第 6 章 : 高度な使用法ラッチファンクションのロジックへの転用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75インターコネクトリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76スタックドシリコンインターコネクト (SSI) テクノロジを使用するデバイス . . . . . . . . . . . . . . . 77



このユーザーガイドについてザイリンクス 7 シリーズ FPGA には、 3 つの FPGA ファミリがあります。これらはすべて最も低い消費電力を達成するよう設計されており、最適な電力、性能、コストの実現に向けて、標準デザ

インをファミリ間で拡張させることが可能です。Artix®-7 ファミリは、量産アプリケーション向けに開発され、最も低いコストと消費電力を実現するよう最適化されています。 Virtex®-7 ファミリは、最高のシステム性能と容量を提供するように最適化されています。 Kintex®-7 ファミリは、対コスト性能に最も優れた新しいクラスの FPGA です。このユーザーガイドは、 7 シリーズ FPGAのコンフィギャラブルロジックブロック (CLB) について説明した技術的なリファレンスです。

通常、ロジック合成では、システム設計者の介入なしに CLB リソースが割り当てられます。ルックアップテーブル (LUT) の多様なファンクション、キャリー伝搬の物理的方向、使用可能なフリップフロップの数および分布、および効率的なシフトレジスタの使用方法など、一部の CLB の詳細を理解することは効率的なデザインの作成に役立ちます。このユーザーガイドでは、これらの説明および CLB のその他のファンクションについて詳細に説明します。

この『7 シリーズ FPGA コンフィギャラブルロジックブロックユーザーガイド』を含む、 7 シリーズ FPGA に関するすべての資料は、ザイリンクスのウェブサイト (japan.xilinx.com/7) から入手できます。

内容

このユーザーガイドは、次の各章で構成されています。

• 第 1 章「概要」では、ほとんどのユーザーが必要とする、次のような基本情報を提供します。

• 「CLB の概要」は、新規ユーザーを対象とした情報です。

• 「7 シリーズ CLB の特徴」では、経験豊富なユーザー向けに Spartan®-6 や Virtex®-6FPGA ファミリから新しくなった点を紹介し、デザイン移行時の検討事項を解説します。

• 「デバイスリソース」では、デバイスあたりのリソース数や、さまざまな 7 シリーズファミリ間に共通する項目を示します。

• 「推奨デザインフロー」には、 CLB リソースの基本的な使用法と重要な検討課題が列挙されています。

• 「ピン配置の計画」では、 CLB がデザインのピン配置に影響を及ぼす可能性がある側面について検討します。

• 第 2 章「機能の詳細」では、各 CLB ファンクションの具体的なアーキテクチャを示します。

• 第 3 章「デザイン入力」では、デザイン入力のガイドラインと、インスタンシエーション用のプリミティブを紹介します。

• 第 4 章「アプリケーション」では、より大規模なアプリケーションに対する CLB リソースの適用例を示します。

http://japan.xilinx.com/http://japan.xilinx.comhttp://japan.xilinx.com/about/feedback.html?docType=User_Guides&docId=UG474&Title=7%20%26%2312471%3B%26%2312522%3B%26%2312540%3B%26%2312474%3B%20FPGA%20%26%2312467%3B%26%2312531%3B%26%2312501%3B%26%2312451%3B%26%2312462%3B%26%2312515%3B%26%2312521%3B%26%2312502%3B%26%2312523%3B%20%26%2312525%3B%26%2312472%3B%26%2312483%3B%26%2312463%3B%20%26%2312502%3B%26%2312525%3B%26%2312483%3B%26%2312463%3B%20%26%2312518%3B%26%2312540%3B%26%2312470%3B%26%2312540%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=1.7&docPage=7


このユーザーガイドについて

• 第 5 章「タイミング」では、タイミングモデルと記載されている CLB タイミング仕様の定義を説明します。

• 第 6 章「高度な使用法」では、 7 シリーズ CLB の高度な機能について説明します。

その他のリソース

その他の資料は、ザイリンクスのウェブサイトから入手できます。

japan.xilinx.com/support/documentation/index

シリコンやソフトウェア、 IP に関するアンサーデータベースを検索したり、テクニカルサポートのウェブケースを開く場合は、次のウェブサイトにアクセスしてください。

japan.xilinx.com/support

http://japan.xilinx.com/support/documentation/index.htmhttp://japan.xilinx.com/supporthttp://japan.xilinx.comhttp://japan.xilinx.com/about/feedback.html?docType=User_Guides&docId=UG474&Title=7%20%26%2312471%3B%26%2312522%3B%26%2312540%3B%26%2312474%3B%20FPGA%20%26%2312467%3B%26%2312531%3B%26%2312501%3B%26%2312451%3B%26%2312462%3B%26%2312515%3B%26%2312521%3B%26%2312502%3B%26%2312523%3B%20%26%2312525%3B%26%2312472%3B%26%2312483%3B%26%2312463%3B%20%26%2312502%3B%26%2312525%3B%26%2312483%3B%26%2312463%3B%20%26%2312518%3B%26%2312540%3B%26%2312470%3B%26%2312540%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=1.7&docPage=8


第 1 章

概要

CLB の概要7 シリーズコンフィギャラブルロジックブロック (CLB) は、次に示す高機能かつ高性能の FPGAロジックを提供します。

• 完全な 6 入力ルックアップテーブル (LUT) テクノロジ

• デュアル LUT5 (5 入力 LUT) オプション

• 分散メモリおよびシフトレジスタロジックファンクション

• 高速演算専用のキャリーロジックファンクション

• 使用効率を向上させる多入力マルチプレクサー

CLB (コンフィギャラブルロジックブロック ) は、順次回路および組み合わせ回路をインプリメントする際の主要なロジックリソースです。各 CLB エレメントはスイッチマトリックスに接続して、汎用配線マトリックスにアクセスします (図 1-1 参照)。 1 つの CLB エレメントには、 2 つのスライスがあります。

7 シリーズ FPGA の LUT は、出力が 1 つの 6 入力 LUT として、または出力は別々でアドレスまたはロジック入力が共通の 2 つの 5 入力 LUT として構成できます。各 5 入力 LUT 出力はオプションとしてフリップフロップでラッチできます。 6 入力 LUT が 4 つ、それらのフリップフロップが8 つ、そして演算キャリーロジックによってスライスが構成され、 2 つのスライスが CLB を構成します。 (各 LUT から 1 つずつの) 4 つのフリップフロップはオプションで、ラッチとして使用できます。この場合、スライスに残った 4 つのフリップフロップは未使用にする必要があります。

X-Ref Target - Figure 1-1

図 1-1 : CLB 内のスライス配置

SwitchMatrix

Slice(1)

COUTCOUT

CINCIN

Slice(0)

CLB

UG474_c1_01_071910

http://japan.xilinx.comhttp://japan.xilinx.com/about/feedback.html?docType=User_Guides&docId=UG474&Title=7%20%26%2312471%3B%26%2312522%3B%26%2312540%3B%26%2312474%3B%20FPGA%20%26%2312467%3B%26%2312531%3B%26%2312501%3B%26%2312451%3B%26%2312462%3B%26%2312515%3B%26%2312521%3B%26%2312502%3B%26%2312523%3B%20%26%2312525%3B%26%2312472%3B%26%2312483%3B%26%2312463%3B%20%26%2312502%3B%26%2312525%3B%26%2312483%3B%26%2312463%3B%20%26%2312518%3B%26%2312540%3B%26%2312470%3B%26%2312540%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=1.7&docPage=9


第 1 章 : 概要

全スライスの約 3 分の 2 は SLICEL ロジックスライスで、残りが SLICEM です。SLICEM の LUTは、 64 ビットの分散 RAM として、または 32 ビットのシフトレジスタ (SRL32) か 2 つの SRL16として使用できます。最近の合成ツールでは、このような高効率のロジック、演算、およびメモリ

機能を活かした合成が実行されます。さらに、経験の豊富な設計者はこれらをインスタンシエート

することもできます。

7 シリーズ CLB の特徴7 シリーズデバイスの CLB は、Virtex®-6 FPGA ファミリの CLB と同一です。また、 Spartan®-6FPGA ファミリの CLB にも非常に類似していますが、次の点が異なります。

• カラム状のアーキテクチャ

• 高集積度への容易なスケーリング

• より多くの CLB 間配線

• SLICEL および SLICEM のみ (Spartan-6 FPGA の SLICEX はない)

• すべてのスライスでキャリーロジックをサポート

• より最適化

CLB 構造の共通の機能によって、 Spartan-6 および Virtex-6 ファミリから 7 シリーズデバイスへのデザイン移行が簡素化されます。ただし独自のフロアプランを採用していることから、従来の

FPGA をターゲットとしていたデザインをインプリメントする前は、ロケーション制約を削除する必要があります。インターコネクトの配線リソースが、Virtex-6 FPGA ファミリと比較してサイズ、量、および柔軟性の面で優れているため、自動配置配線の結果が向上します。

デバイスリソースCLB リソースがすべての 7 シリーズファミリ間でスケーラブルであることから、アーキテクチャが共通となり、効率、 IP インプリメンテーション、デザイン移行が改善されます。 7 シリーズファミリ間の差異は、CLB の数および CLB とその他のデバイスリソースの比率です。7 シリーズファミリ間の移行では、 CLB に対するデザイン変更は不要です。

デバイスの容量は、論理的に従来の 4 入力 LUT とフリップフロップ 1 つに相当するロジックセル単位で計測されます。 7 シリーズ FPGA の CLB には、 6 入力 LUT、豊富なフリップフロップとラッチ、キャリーロジック、そして SLICEM 内に分散 RAM またはシフトレジスタを構築する機能が備わり、実質的な容量が増加しています。ロジックセルと 6 入力 LUT の数の比率は 1.6:1 です。

7 シリーズ FPGA の CLB リソース表 1-1 ～表 1-3 に、 Artix®-7、 Kintex®-7、および Virtex®-7 FPGA で使用可能な CLB リソースを示します。最新情報は、『7 シリーズ FPGA 概要』 (DS180) を参照してください。

表 1-1 : Artix-7 FPGA の CLB リソース

デバイススライス(1) SLICEL SLICEM 6 入力 LUT 分散 RAM (Kb) シフトレジスタ (Kb)フリップ

フロップ

7A15T 2,600(2) 1,800 800 10,400 200 100 20,800

7A35T 5,200(2) 3,600 1,600 20,800 400 200 41,600

7A50T 8,150 5,750 2,400 32,600 600 300 65,200

7A75T 11,800(2) 8,232 3,568 47,200 892 446 94,400

http://japan.xilinx.com/cgi-bin/docs/ndoc?v=7%20Series;t=data+sheethttp://japan.xilinx.comhttp://japan.xilinx.com/about/feedback.html?docType=User_Guides&docId=UG474&Title=7%20%26%2312471%3B%26%2312522%3B%26%2312540%3B%26%2312474%3B%20FPGA%20%26%2312467%3B%26%2312531%3B%26%2312501%3B%26%2312451%3B%26%2312462%3B%26%2312515%3B%26%2312521%3B%26%2312502%3B%26%2312523%3B%20%26%2312525%3B%26%2312472%3B%26%2312483%3B%26%2312463%3B%20%26%2312502%3B%26%2312525%3B%26%2312483%3B%26%2312463%3B%20%26%2312518%3B%26%2312540%3B%26%2312470%3B%26%2312540%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=1.7&docPage=10


デバイスリソース

7A100T 15,850 11,100 4,750 63,400 1,188 594 126,800

7A200T 33,650 22,100 11,550 134,600 2,888 1,444 269,200

注記 :

1. 7 シリーズ FPGA の各スライスには、4 つの LUT と 8 つのフリップフロップが含まれ、SLICEM でのみ LUT を分散 RAM または SRLとして使用できます。

2. デバイス内でサポートされる LUT とフリップフロップの数に対応するスライスの数です。

表 1-1 : Artix-7 FPGA の CLB リソース (続き)


フロップ

表 1-2 : Kintex-7 FPGA の CLB リソース


フロップ

7K70T 10,250 6,900 3,350 41,000 838 419 82,000

7K160T 25,350 16,600 8,750 101,400 2,188 1,094 202,800

7K325T 50,950 34,950 16,000 203,800 4,000 2,000 407,600

7K355T 55,650 35,300 20,350 222,600 5,088 2,544 445,200

7K410T 63,550 40,900 22,650 254,200 5,663 2,831 508,400

7K420T 65,150(2) 41,400 23,750 260,600 5,938 2,969 521,200

7K480T 74,650 47,500 27,150 298,600 6,788 3,394 597,200

注記 :

1. 7 シリーズ FPGA の各スライスには、 4 つの LUT と 8 つのフリップフロップが含まれ、 SLICEM でのみ LUT を分散 RAM または SRLとして使用できます。


表 1-3 : Virtex-7 FPGA の CLB リソース


フロップ

7V585T 91,050 63,300 27,750 364,200 6,938 3,469 728,400

7V2000T 305,400 219,200 86,200 1,221,600 21,550 10,775 2,443,200

7VX330T 51,000 33,450 17,550 204,000 4,388 2,194 408,000

7VX415T 64,400 38,300 26,100 257,600 6,525 3,263 515,200

7VX485T 75,900 43,200 32,700 303,600 8,175 4,088 607,200

7VX550T 86,600(2) 51,700 34,900 346,400 8,725 4,363 692,800

7VX690T 108,300 64,750 43,550 433,200 10,888 5,444 866,400

7VX980T 153,000 97,650 55,350 612,000 13,838 6,919 1,224,000

7VX1140T 178,000 107,200 70,800 712,000 17,700 8,850 1,424,000

7VH580T 90,700 55,300 35,400 362,800 8,850 4,425 725,600



第 1 章 : 概要

推奨デザインフローCLB リソースは汎用デザインロジック用に推論されるため、インスタンシエーションは不要です。HDL デザインを適切に行うだけで十分です。次に、注意すべき点を示します。

• CLB のフリップフロップにはセットまたはリセットのいずれか一方しかありません。セットとリセットの両方は使用できません。

• フリップフロップが豊富に用意されています。性能を向上させるためにパイプライン処理を検討してください。

• 制御入力はスライスまたは CLB 間で共有されます。各デザインに必要な制御信号の数は可能な限り少なくします。制御入力には、クロック、クロックイネーブル、セット / リセット、書き込みイネーブルなどがあります。

• 6 入力 LUT を 32 ビットのシフトレジスタとして使用することで、高効率なインプリメンテーションが可能になります。

• 必要な格納領域が小さな場合は、 6 入力 LUT を 64x1 のメモリとして使用できます。

• 専用キャリーロジックを使用すると演算機能を効果的にインプリメントできます。

次に、推奨デザインフローの手順を示します。

1. 推奨する手法 (HDL、 IP など) を用いてデザインをインプリメントします。

2. 使用率レポートから、リソースの利用状況を判断します。

演算ロジック、分散 RAM、 SRL が適宜使用されていることを確認します。

3. フリップフロップの使用法を検討します。

a. 性能向上を目的としたパイプライン処理の使用

b. 専用リソース (ブロック RAM、 DSP) 出力への専用フリップフロップの使用

c. シフトレジスタの SRL としての使用 (セット / リセットの使用を避ける)

4. セット / リセットの使用は最低限に抑えます。

ピン配置の計画

多くの場合、リソースの使用はデバイスのピン配置に影響を及ぼしますが、CLB はデバイス全体に分散しているためピン配置に与える影響はわずかです。 ASMBL™ アーキテクチャは、ほとんどのI/O の両側にある CLB に最大限の柔軟性を提供します。

FPGA の要件に基づいてツールに I/O 配置を決定させることが最良の方法です。その結果に対して、ボードレイアウトの検討時に必要な変更を加えます。ただし、ツールがデザイン要件に基づいて最適の位置に I/O を配置できるようにタイミング制約を設定する必要があります。

7VH870T 136,900 83,750 53,150 547,600 13,275 6,638 1,095,200

注記 :

1. 7 シリーズ FPGA の各スライスには、 4 つの LUT と 8 つのフリップフロップが含まれ、 SLICEM でのみ LUT を分散 RAM または SRLとして使用できます。


表 1-3 : Virtex-7 FPGA の CLB リソース (続き)


フロップ



ピン配置の計画

キャリーロジックはカラムに沿って垂直上方向にカスケード接続するため、多入力演算バスは I/Oを含むほかのロジックと直交する方向で駆動する可能性があります。

ほとんどの 7 シリーズデバイスは、ASMBL アーキテクチャの分散 I/O の効果を最大限に活かすことができるフリップチップパッケージで提供されます。一方、より小型のデバイスは低コストのワイヤボンディングパッケージで提供されます。これらの小型パッケージでは、一部のピンが特性上ほかのピンに比べて I/O や特別なリソースに近接しているため、内部ロジックの定義が完了してからピン配置を決定する必要があります。



第 1 章 : 概要



第 2 章

機能の詳細

この章では 7 シリーズ FPGA の CLB アーキテクチャについて詳しく解説します。これらはデザインの最適化や検証に役立ちますが、デザインの開始に必要となるものではありません。この章では、

次の項目について説明します。

• 「CLB の配置」

CLB 内のスライスの配置と機能に関する概要

• 「スライスの説明」

SLICEM および SLICEL の全詳細

• 「ルックアップテーブル (LUT)」

ロジックファンクションジェネレーターの説明

• 「ストレージエレメント」

ラッチおよびフリップフロップの内容および制御方法

• 「分散 RAM (SLICEM のみで使用可能)」

LUT を書き込み可能なメモリとして使用する SLICEM の機能

• 「シフトレジスタ (SLICEM のみ)」

LUT をシフトレジスタとして使用する SLICEM の機能

• 「マルチプレクサー」

LUT を組み合わせて多入力ファンクションを作成するための専用ゲート

• 「キャリーロジック」

効率的に演算機能をインプリメントするための専用ゲートおよびカスケード接続

CLB の配置7 シリーズ FPGA の CLB はカラムに配列されます。 7 シリーズ FPGA は、第 4 世代となる、独自のカラムベースの ASMBL™ アーキテクチャを採用したデバイスです。

ASMBL アーキテクチャザイリンクスは、さまざまなアプリケーション分野に最適となるように各種機能を組み合わせて構

成した FPGA プラットフォームを可能にするため、 ASMBL (Advanced Silicon Modular Block)アーキテクチャを開発しました。この革新的な技術により、ザイリンクスは幅広い品揃えでデバイ

スを提供し、ユーザーは特定のデザインに適したバランスの機能と性能を備えるデバイスを選択で

きます。図 2-1 に、さまざまなタイプのカラムベースリソースから成る概略ブロック図を示します。



第 2 章 : 機能の詳細

ASMBL アーキテクチャは次の方法で従来の設計における限界を取り除きます。

• I/O 数によるアレイサイズの制限など、幾何学的配置の制約を削除

• 電源およびグランドをチップのあらゆる場所に配置させることで、これらの分配を強化

• 異種の統合 IP ブロックを互いに、かつ周囲のリソースから独立して拡張可能

SSI テクノロジ7 シリーズデバイスは、独自のスタックドシリコンインターコネクト (SSI) テクノロジを用いることでさらに高度な統合を実現します。SSI テクノロジによって、1 つのパッシブインターポーザー層上で複数の SLR (Super Logic Region) を組み合わせることが可能になり、1 万を超える内部 SLR接続を持つ FPGA を作成できるようになります。詳細は、第 6 章「高度な使用法」を参照してください。

CLB スライスCLB エレメントには 1 対のスライスが含まれ、各スライスは 4 つの 6 入力 LUT と 8 つのストレージエレメントから構成されます。

• SLICE(0) - CLB の下部、左のカラムに配置されたスライス

• SLICE(1) - CLB の上部、右のカラムに配置されたスライス

これら 2 つのスライスは、直接相互接続しておらず、各スライスは 1 つのカラムとして配置されています。カラム内のそれぞれのスライスには、 1 本の独立したキャリーチェーンがあります。


図 2-1 : ASMBL アーキテクチャ

ColumnBased

ASMBLArchitecture

Feature Options

Domain A Domain B Domain C

UG474_c2_24_071014

Applications Applications Applications

Logic (SLICEL)

Logic (SLICEM)

DSP

Memory

Clock Management Tile

Global Clock

High-performance I/O

High-range I/O

Integrated IP

Mixed Signal

Transceivers



CLB の配置

ザイリンクスツールでは、スライスは次のように定義されています。

• 「X」の後に続く数字は、各ペアでのスライスの位置およびスライスのカラム位置を示します。この番号は、最初の CLB カラムではスライスの下位から 0、 1 と定義し、 2 番目の CLB カラムの下位から 2、 3 などのように定義します。

• 「Y」の後に続く数字は、スライスの行を示します。この番号は、同じ CLB 内では同一になり、CLB の行間では下から上に位置するに従って順に大きくなります。

図 2-2 に、ダイの左下に配置された 4 つの CLB を示します。

CLB およびスライスコンフィギュレーション表 2-1 に、1 つの CLB に含まれるロジックリソースを示します。SLICEM の各 LUT はルックアップテーブル、分散 RAM、またはシフトレジスタとして構成できます。


図 2-2 : CLB およびスライス間の行とカラムの関係

Slice1X1Y1

COUTCOUT

CINCIN

Slice0X0Y1

CLB

UG474_c2_01_092210

Slice1X1Y0

COUTCOUT

Slice0X0Y0

CLB

Slice1X3Y1

COUTCOUT

CINCIN

Slice0X2Y1

CLB

Slice1X3Y0

COUTCOUT

Slice0X2Y0

CLB

表 2-1 : 1 つの CLB に含まれるロジックリソース

スライス

数LUT フリップ

フロップ

演算および

キャリーチェーン分散 RAM(1) シフトレジスタ (1)

2 8 16 2 256 ビット 128 ビット

注記 :

1. SLICEM にのみ該当します。 SLICEL には分散 RAM またはシフトレジスタはありません。




スライスの説明

すべてのスライスには、次が含まれます。

• 4 つのロジックファンクションジェネレーター (またはルックアップテーブル)

• 8 つのストレージエレメント

• 多入力機能マルチプレクサー

• キャリーロジック

スライスでは、これらのエレメントを使用してロジックファンクション、演算機能、および ROM機能を提供します。さらに、特定スライスは 2 つのファンクション (分散 RAM を使用したデータ格納および 32 ビットレジスタを使用したデータシフト ) をサポートします。これらの追加ファンクションをサポートする特定スライスを SLICEM、その他のスライスを SLICEL と呼びます。SLICEM のエレメントおよび接続を図 2-3 に、SLICEL のエレメントおよび接続を図 2-4 に示します。各 CLB には SLICEL が 2 つ、または SLICEL と SLICEM が各 1 つ含まれます。



スライスの説明


図 2-3 : SLICEM の図

A6:A1

D

COUT

D

DX

C

CX

B

BX

A

AX

O6

DI2

O5

DI1

MC31WEN

CK

DI1

MC31WEN

CK

DI1

MC31WEN

CK

DI1

MC31WEN

CK

UG474_c2_02_110510

DXDMUX

D

DQ

C

CQ

CMUX

B

BQ

BMUX

A

AQ

AMUX

Reset Type

D

FF/LATINIT1INIT0SRHISRLO

SR

CECK




D

SR

CECK

D

SR

CECK

D

SR

Q

CECK

CIN

0/1

WENWE

CK

Sync/Async

FF/LAT

A6:A1

O6O5

C6:1

CX

D6:1

DI

A6:A1

O6O5

B6:1

BX

A6:A1W6:W1

W6:W1

W6:W1

W6:W1

O6O5

A6:1

AX

SRCE

CLK

CEQ

CK SR

Q

Q

Q

SRHISRLOINIT1INIT0

D

CEQ

CK SR

SRHISRLOINIT1INIT0

D

CE Q

CK SR

SRHISRLOINIT1INIT0

D

CE Q

CK SR

SRHISRLOINIT1INIT0

DI2

DI2

DI2

CI

BI

AI





図 2-4 : SLICEL の図

A6:A1

DCOUT

D

DX

C

CX

B

BX

A

AX

O6O5

UG474_c2_03_101210

DXDMUX

D

DQ

C

CQ

CMUX

B

BQ

BMUX

A

AQ

AMUX

Reset Type

D


SR

CECK




D

SR

CECK

D

SR

CECK

D

SR

Q

CECK

CIN

0/1

Sync/Async

FF/LAT

A6:A1

O6O5

C6:1

CX

D6:1

A6:A1

O6O5

B6:1

BX

A6:A1

O6O5

A6:1

AX

SRCE

CLK

CEQ

CK SR

Q

Q

Q

SRHISRLOINIT1INIT0

D

CEQ

CK SR

SRHISRLOINIT1INIT0

D

CE Q

CK SR

SRHISRLOINIT1INIT0

D

CE Q

CK SR

SRHISRLOINIT1INIT0



ルックアップテーブル (LUT)

ルックアップテーブル (LUT)7 シリーズ FPGA のファンクションジェネレーターは、 6 入力のルックアップテーブル (LUT) としてインプリメントされています。各スライス (A、B、C、および D) の 4 つのファンクションジェネレーターには、6 つの独立した入力 (A 入力 : A1～A6) と 2 つの独立した出力 (O5 および O6) があります。ファンクションジェネレーターは次をインプリメントできます。

• 任意に定義された 6 入力のブール関数

• 任意に定義された 2 つの 5 入力のブール関数 (これら 2 つが入力を共有している場合のみ)

• 2 つの任意に定義された 3 および 2 入力以下のブール関数

6 入力のファンクションでは、次の入出力を使用します。

• A1 ～ A6 入力

• O6 出力

5 入力以下のファンクションが 2 つの場合は、次の入出力を使用します。

• A1 ～ A5 入力

• A6 は High に駆動

• O5 および O6 出力

LUT を通る伝搬遅延は、インプリメントされるファンクションとは無関係です。ファンクションジェネレーターからの信号は、次が可能です。

• スライスから出力 (O6 は A、 B、 C、 D 出力から、 O5 は AMUX、 BMUX、 CMUX、 DMUX出力から )

• O6 出力から XOR 専用ゲートに入力

• O5 出力からキャリーロジックチェーンに入力

• O6 出力からキャリーロジックマルチプレクサーのセレクトラインに入力

• ストレージエレメントの D 入力

• O6 出力から F7AMUX/F7BMUX 多入力マルチプレクサーに入力

基本的な LUT のほかにも、スライスには 3 つのマルチプレクサー (F7AMUX、 F7BMUX、およびF8MUX) が含まれています。これらのマルチプレクサーを使用して、 1 つのスライス内で最大 4 つのファンクションジェネレーターを組み合わせ、7 入力または 8 入力のファンクションを構成できます。

• F7AMUX : LUT A および B から 7 入力ファンクションを生成するときに使用

• F7BMUX : LUT C および D から 7 入力ファンクションを生成するときに使用

• F8MUX : すべての LUT を組み合わせて 8 入力ファンクションを生成するときに使用

複数のスライスを使用すると、 9 入力以上のファンクションをインプリメントできますが、スライス間には直接接続がないため、 CLB 内で 8 入力を超えるファンクションジェネレーターは作成できません。

ストレージエレメントスライスあたり 8 つのストレージエレメントがあります。そのうち 4 つはエッジトリガーの D タイプフリップフロップまたはレベル認識ラッチとしてコンフィギュレーションできます。 D 入力は、 AFFMUX、 BFFMUX、 CFFMUX、または DFFMUX を通る LUT 出力で直接駆動するか、あ




るいは AX、BX、CX、または DX 入力からファンクションジェネレーターをバイパスする BYPASSスライス入力で直接駆動できます。ラッチとしてコンフィギュレーションする場合、ラッチは CLKが Low のときに透過になります。

上記の 4 つ以外に、エッジトリガーの D タイプフリップフロップとしてのみコンフィギュレーション可能なストレージエレメントが 4 つあります。D 入力は、LUT の O5 出力または AX、BX、CX、あるいは DX 入力を介した BYPASS スライス入力によって駆動可能です。従来の 4 つのストレージエレメントがラッチとしてコンフィギュレーションされる場合、これらのストレージエレメントは使用できません。

図 2-5 に、スライスでレジスタのみを使用したコンフィギュレーションおよびレジスタとラッチの両方を使用したコンフィギュレーションを示します。

制御信号

1 つのスライス内のストレージエレメント間では、クロック (CLK)、クロックイネーブル (CE)、およびセット / リセット (SR) 制御信号が共有されます。このため、スライス内の 1 つのフリップフロップで SR または CE がイネーブルのとき、スライスで使用される残りのフリップフロップでも共有信号によって SR または CE がイネーブルになります。CLK 信号のみプログラム可能な極性が


図 2-5 : スライス内の 2 つのコンフィギュレーション (レジスタのみ 4 つ、およびレジスタ /ラッチ 4 つ)

UG474_c2_04_101210

DX

CX

BX

CE

AX

DQ

CQ

BQ

AQ

D

FFLATCHINIT1INIT0SRHIGHSRLOWSR

DFF/LATCHLUT D Output

LUT C Output

CECK

D


CECK

D


CECK

D


Q

CECK

Q

Q

Q

SR

LUT B Output

LUT A Output AFF/LATCH

BFF/LATCH

CFF/LATCH

CLK

Reset Type

Sync

Async

DX

CX

BX

CE

AX

DQ

CQ

BQ

AQ

D

SR

DFFLUT D O5 Output

LUT C O5 Output

CECK

INIT1INIT0SRHIGHSRLOW




D

SR

CECK

D

SR

CECK

D

SR

Q

CECK

Q

Q

Q

SR

LUT B O5 Output

LUT A O5 Output AFF

BFF

CFF

CLK

Reset Type

Sync

Async



分散 RAM (SLICEM のみで使用可能)

あります。クロック信号上にあるインバーターは、すべて自動で取り込まれます。CE および SR 信号はアクティブ High です。

ストレージエレメントには次の初期化オプションがあります。

• SRLOW : CLB SR 信号のアサートによる同期または非同期リセット

• SRHIGH : CLB SR 信号のアサートによる同期または非同期セット

• INIT0 : 電源投入またはグローバルセット / リセットによる非同期リセット (76 ページの「グローバル制御信号 GSR および GTS」参照)

• INIT1 : 電源投入またはグローバルセット / リセットによる非同期セット

SR 信号は、ストレージエレメントを強制的に SRHIGH 属性または SRLOW 属性で指定されたステートにします。SR がアサートされると、SRHIGH ではストレージエレメントの出力ロジックレベルが強制的に High になり、 SRLOW では Low になります (表 2-2 参照)。

SRHIGH および SRLOW は、スライス内の各ストレージエレメントで個々に設定できます。同期(SYNC) または非同期 (ASYNC) のセット / リセット (SRTYPE) は、個別に設定できません。

コンフィギュレーション後の初期ステートまたはグローバル初期ステートは、それぞれ INIT0 および INIT1 属性で定義されます。デフォルトでは、 SRLOW 属性を指定すると INIT0 に、 SRHIGH属性を指定すると INIT1 になります。 7 シリーズデバイスでは、 SRHIGH および SRLOW に関係なく INIT0 および INIT1 を設定できます。

レジスタまたはラッチとしても機能する 4 つのストレージエレメントのセットおよびリセットのコンフィギュレーションオプションを次に示します。

• セット / リセットなし

• 同期セット

• 同期リセット

• 非同期セット (プリセット )

• 非同期リセット (クリア)

分散 RAM (SLICEM のみで使用可能)SLICEM 内のファンクションジェネレーター (LUT) は、分散 RAM エレメントと呼ばれる同期RAM リソースとしてインプリメントできます。 SLICEM の複数の LUT をさまざまな方法で組み合わせることで、格納できるデータ容量を増やすことができます。 RAM エレメントは、 SLICEM内で次のインプリメントするように構成可能です。

• シングルポート 32x1 ビット RAM

• デュアルポート 32x1 ビット RAM

• クワッドポート 32x2 ビット RAM

• シンプルデュアルポート 32x6 ビット RAM

表 2-2 : SRLOW および SRHIGH を使用したときの真理値表SR SRVAL 機能0 SRLOW (デフォルト ) ロジックレベル変化なし1 SRLOW (デフォルト ) 00 SRHIGH ロジックレベル変化なし1 SRHIGH 1






• クワッドポート 64x1 ビット RAM

• シンプルデュアルポート 64x3 ビット RAM




分散 RAM モジュールは同期 (書き込み) リソースです。同期読み出しは、同一スライス内のフリップフロップを使用してインプリメントできます。このようにフリップフロップを使用する場合には、

フリップフロップの Clock-to-Out 遅延が低減されるため、分散 RAM の性能が向上します。ただし、クロックレイテンシが 1 サイクル分追加されます。分散エレメントでは同じクロック入力が共有されます。書き込みを実行する場合、 SLICEM の CE または WE ピンで駆動される書き込みイネーブル (WE) 入力を High に駆動する必要があります。

表 2-3 に、各分散 RAM コンフィギュレーションで使用する LUT (各スライスに 4 つ) 数を示します。使用可能な分散 RAM プリミティブの詳細は、『Vivado Design Suite 7 シリーズ FPGA およびZynq-7000 All Programmable SoC ライブラリガイド』 (UG953) を参照してください。

分散 RAM のコンフィギュレーションには、次のようなポートがあります。

• シングルポート

• 同期書き込みおよび非同期読み出し用に共通のアドレスポート

- 読み出しおよび書き込みアドレスは同じアドレスバスを共有

• デュアルポート

• 同期書き込みおよび非同期読み出し用に 1 ポート

- 読み出しおよび書き込みのポートアドレスが共有されているファンクションジェネレーターが 1 つ接続される

表 2-3 : 分散 RAM のコンフィギュレーションRAM 説明プリミティブ LUT 数

32 x 1S シングルポート RAM32X1S 1

32 x 1D デュアルポート RAM32X1D 2

32 x 2Q クワッドポート RAM32M 4

32 x 6SDP シンプルデュアルポート

RAM32M 4



64 x 1Q クワッドポート RAM64M 4

64 x 3SDP シンプルデュアルポート

RAM64M 4




japan.xilinx.com/cgi-bin/docs/rdoc?v=latest+vivado;d=ug953-vivado-7series-libraries.pdfhttp://japan.xilinx.comhttp://japan.xilinx.com/about/feedback.html?docType=User_Guides&docId=UG474&Title=7%20%26%2312471%3B%26%2312522%3B%26%2312540%3B%26%2312474%3B%20FPGA%20%26%2312467%3B%26%2312531%3B%26%2312501%3B%26%2312451%3B%26%2312462%3B%26%2312515%3B%26%2312521%3B%26%2312502%3B%26%2312523%3B%20%26%2312525%3B%26%2312472%3B%26%2312483%3B%26%2312463%3B%20%26%2312502%3B%26%2312525%3B%26%2312483%3B%26%2312463%3B%20%26%2312518%3B%26%2312540%3B%26%2312470%3B%26%2312540%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=1.7&docPage=24



• 非同期読み出し用に 1 ポート

- 2 つ目のファンクションジェネレーターには、2 つ目の読み出し専用ポートアドレスに接続される、 A 入力および 1 つ目の読み出し /書き込みポートアドレスと共有するWA 入力がある

• シンプルデュアルポート

• 同期書き込み用に 1 ポート (書き込みポートからのデータ出力/読み出しポートはない)


• クワッドポート

• 同期書き込みおよび非同期読み出し用に 1 ポート


図 2-3 に示すとおり、共通書き込みポート W6:W1 (次の図では、 WA[6:1]) は常に、 D[6:1] を使用する D LUT への入力によって物理的に駆動されます。読み出しポートは、 4 つの LUT のそれぞれで独立しています。したがって、DPRAM64 が LUT コンフィギュレーションに設定されていても、D LUT は常に有効なシングルポートとなります。読み出しおよび書き込みアドレスが互いに接続されている場合に SPRAM32 を選択できますが、その他の 3 つの LUT は常に有効なデュアルポートとなります。

図 2-6 から図 2-14 に、 1 つの SLICEM を使用してコンフィギュレーションする分散 RAM の例を示します。

x2 コンフィギュレーション (図 2-6 の 32x2 クワッドポート ) を使用する場合は、 A6 および WA6をソフトウェアで High 駆動して、 O5 と O6 を独立させます。





図 2-6 : 32x2 クワッドポートの分散 RAM (RAM32M)

UG474_c2_06_070914

DI1 DOD[0]

DOC[0]

DOD[1]

DOC[1]

DOB[0]

DOB[1]

DOA[0]

DOA[1]

DI2

DID[1]DID[0]

ADDRD[4:0]

ADDRC[4:0]

ADDRB[4:0]

ADDRA[4:0]

WCLK

WED

(CLK)

(WE)

5

5

DPRAM32

RAM32M

A[6:1]WA[6:1]CLKWE

O6

O5

DI1DI2

5

5

DPRAM32

A[6:1]WA[6:1]CLKWE

O6

DI1DI2

DI2

B[5:1]

C[5:1]

D[5:1](AX/BX/CX/DX)

(DI)

A[5:1]

5

5

DPRAM32

A[6:1]WA[6:1]CLKWE

O6

DI1

5

5

DPRAM32

A[6:1]WA[6:1]CLKWE

O6

O5

O5

O5





図 2-7 : 32x6 シンプルデュアルポートの分散 RAM (RAM32M)

UG474_c2_06_070914

DI1

O[2]

O[1]

O[4]

O[3]

O[6]

O[5]

DI2

unusedunused

WADDR[5:1]WADDR[6] = 1

RADDR[5:1]RADDR[6] = 1

DATA[1]DATA[2]

DATA[3]DATA[4]

DATA[5]DATA[6]

WCLK

WED

(CLK)

(WE)

5

5

DPRAM32

RAM32M

A[6:1]WA[6:1]CLKWE

DI1DI2

5

5

DPRAM32

A[6:1]WA[6:1]CLKWE

O6

DI1DI2

DI2

B[5:1]

C[5:1]

D[5:1]

A[5:1]

5

5

DPRAM32

A[6:1]WA[6:1]CLKWE

O6

DI1

5

5

DPRAM32

A[6:1]WA[6:1]CLKWE

O6

O5

O5

O5




4 つのシングルポート 64x1 ビットモジュールを図 2-8 に示すように構築する場合は、 4 つのRAM64X1S プリミティブで SLICEM を 1 つ使用できます。ただし、これらのプリミティブでは同じクロック、書き込みイネーブル、共有読み出しおよび書き込みポートアドレス入力を共有する必要があります。このコンフィギュレーションは、 64x4 ビットのシングルポート分散 RAM と同等です。

2 つのデュアルポート 64x1 ビットモジュールを図 2-9 に示すように構築するには、 2 つのRAM64X1D プリミティブで SLICEM を 1 つ使用できます。ただし、これらのプリミティブでは同じクロック、書き込みイネーブル、共有読み出しおよび書き込みポートアドレス入力は共有する必要があります。このコンフィギュレーションは、 64x2 ビットのデュアルポート分散 RAM と同等です。


図 2-8 : 64x1 シングルポートの分散 RAM (RAM64X1S)


図 2-9 : 64x1 デュアルポートの分散 RAM (RAM64X1D)

UG474_c2_07_101210

Output

RegisteredOutput

(Optional)

DI1

D Q

(DI)D

A[5:0]

WCLKWE

(D[6:1])

(CLK)

(WE/CE)

6

SPRAM64

RAM64X1S

A[6:1]WA[6:1]CLKWE

O6O

6

UG474_c2_08_101210

DI1(DI)

D

A[5:0]

WCLKWE

(D[6:1])

(CLK)

(WE/CE)

6

6

DPRAM64

RAM64X1D

A[6:1]WA[6:1]CLKWE

O6

DI1

DPRA[5:0](C[6:1]) 6

6

DPRAM64

A[6:1]WA[6:1]CLKWE

O6

RegisteredOutput

(Optional)

D Q

SPO

RegisteredOutput

(Optional)

D Q

DPO





図 2-10 : 64x1 クワッドポートの分散 RAM (RAM64M)

UG474_c2_09_070914

DI1DID

ADDRD

ADDRC

ADDRB

ADDRA

WCLK

WE

(CLK)

(WE)

DPRAM64

RAM64M

A[6:1]WA[6:1]CLKWE

O6

DI1

DPRAM64

A[6:1]WA[6:1]CLKWE

O6

DI1

(B[6:1])

(C[6:1])

(D[6:1])

(DI)

(A[6:1])

DPRAM64

A[6:1]WA[6:1]CLKWE

O6

DI1

DPRAM64

A[6:1]WA[6:1]CLKWE

O6

RegisteredOutput

DOD

DOC

DOB

DOA

(Optional)

D Q

RegisteredOutput

(Optional)

D Q

RegisteredOutput

(Optional)

D Q

RegisteredOutput

(Optional)

D Q




ワード数が 64 以上の分散 RAM コンフィギュレーションをインプリメントするには、多入力機能マルチプレクサー (F7AMUX、F7BMUX、および F8MUX) を図 2-12 ～図 2-14 に示すように使用する必要があります。

2 つのシングルポート 128x1 ビットモジュールを図 2-12 に示すように構築するには、 2 つのRAM128X1S プリミティブで SLICEM を 1 つ使用できます。ただし、これらのプリミティブでは同じクロック、書き込みイネーブル、共有読み出しおよび書き込みポートアドレス入力を共有する必要があります。このコンフィギュレーションは、128x2 ビットのシングルポート分散 RAM と同等です。


図 2-11 : 64x3 シンプルデュアルポートの分散 RAM (RAM64M)

UG474_c2_10_070914

DI1

O[1]

O[2]

O[3]

DI2

unusedunused

WADDR[6:1]

RADDR[6:1]

DATA[1]

DATA[2]

DATA[3]

WCLK

WED

(CLK)

(WE)

6

6

DPRAM64

RAM64M

A[6:1]WA[6:1]CLKWE

DI1DI2

6

6

DPRAM64

A[6:1]WA[6:1]CLKWE

O6

DI1DI2

DI2

B[6:1]

C[6:1]

D[6:1]

A[6:1]

6

6

DPRAM64

A[6:1]WA[6:1]CLKWE

O6

DI1

6

6

DPRAM64

A[6:1]WA[6:1]CLKWE

O6

O5

O5

O5






UG474_c2_11_101210

DI1(DI)

A6 (CX)

D

A[6:0]

WCLK

WE

(CLK)

(WE/CE)

[5:0]

[5:0]

7

SPRAM64

RAM128X1S

A[6:1]WA[7:1]CLKWE

O6

DI1

7

SPRAM64

A[6:1]WA[7:1]CLKWE

O6

RegisteredOutput

Output

F7BMUX

(Optional)

D Q

0





図 2-13 : 128x1 デュアルポートの分散 RAM (RAM128X1D)

UG474_c2_12_101210

DI1DDI

AX

A[6:0]

WCLK

DPRA[6:0]

WE

(CLK)

(WE)

7

DPRAM64

RAM128X1D

A[6:1]WA[7:1]CLKWE

O6

DI1

6

7

DPRAM64

A[6:1]WA[7:1]CLKWE

O6

RegisteredOutputF7BMUX

(Optional)

D Q

SPO

DI1

6

7

DPRAM64

A[6:1]WA[7:1]CLKWE

O6

DI1

6

7

DPRAM64

A[6:1]WA[7:1]CLKWE

O6

RegisteredOutputF7AMUX

(Optional)

D Q

DPO

A6 (CX)

6




ここに示した例よりも大きな分散 RAM コンフィギュレーションが必要な場合は、SLICEM が 2 つ以上必要ですが、 CLB 内またはスライス間には直接接続がないため、これ以上大規模な分散 RAMは構築できません。



UG474_c2_13_101210

DI1D

A[7:0]

WCLK

WE

(CLK)

(WE/CE)

6

8

SPRAM64

RAM256X1S

A[6:1]WA[8:1]CLKWE

O6

DI1

6

8

SPRAM64

A[6:1]WA[8:1]CLKWE

O6F7BMUX

F8MUXRegisteredOutput

Output

(Optional)

D Q

O

DI1

6

8

SPRAM64

A[6:1]WA[8:1]CLKWE

O6

DI1

6

8

SPRAM64

A[6:1]WA[8:1]CLKWE

O6F7AMUX

A6 (CX)

A6 (AX)

A7 (BX)




分散 RAM のデータフロー

同期書き込み

同期書き込みは、アクティブ High の書き込みイネーブル (WE) を使用してシングルクロックエッジで実行されます。 WE が High のとき、入力 (D) がアドレス A のメモリ位置へ読み込まれます。

非同期読み出し

出力は、デュアルポートモードの SPO 出力のアドレス A、またはデュアルポートモードの DPO出力のアドレス DPRA で決定されます。新しいアドレスがアドレスピンに読み込まれると、 LUTにアクセスする時間分遅れて、メモリ位置のデータ値が出力に現れます。この動作はクロック信号

とは関係なく非同期で実行されます。

分散 RAM のまとめ分散 RAM の特徴をまとめると次のようになります。

• SLICEM にはシングルポートとデュアルポートがある

• 書き込みには、クロックエッジが 1 つ必要

• 読み出しは非同期で行われる (Q 出力)

• データ入力は、 Setup-to-Clock タイミング仕様に従う

ROM (読み出し専用メモリ )SLICEM および SLICEL の両スライスに含まれる各ファンクションジェネレーターは、64x1 ビット ROM をインプリメントでき、ROM64X1、ROM128X1、および ROM256X1 の 3 つのコンフィギュレーションが可能です。 ROM の内容は各デバイスのコンフィギュレーション時に読み込まれます。表 2-4 に、各 ROM コンフィギュレーションで使用される LUT 数を示します。

シフトレジスタ (SLICEM のみ)SLICEM ファンクションジェネレーターは、スライス内のフリップフロップを使用せずに、 32ビットシフトレジスタとしてもコンフィギュレーションできます。シフトレジスタを使用すると、各 LUT でシリアルデータを 1 ～ 32 クロックサイクルだけ遅延させることができます。シフトイン D (DI1 LUT ピン) およびシフトアウト Q31 (MC31 LUT ピン) ラインは、 LUT をカスケード接続してより大規模なシフトレジスタを構築します。したがって、 1 つの SLICEM にある4 つの LUT をカスケード接続すると、最大 128 クロックサイクルの遅延を生成できます。複数のSLICEM のシフトレジスタを組み合わせることもできますが、より長いシフトレジスタを構築できるスライス間の直接接続はありません。また、LUT B/C/D の MC31 出力も使用できません。生成されたプログラマブル遅延を使用して、データパイプラインのタイミングのバランスを取ることが可能です。

表 2-4 : ROM コンフィギュレーションROM LUT 数

64 x 1 1

128 x 1 2

256 x 1 4



シフトレジスタ (SLICEM のみ)

シフトレジスタには次のような用途が考えられます。

• 遅延またはレイテンシの補正

• 同期 FIFO および CAM (Content Addressable Memory)

シフトレジスタには次のような機能があります。

• 書き込み

• クロック入力 (CLK) およびオプションのクロックイネーブル (CE) と同期して実行される

• Q31 への固定読み出しアクセス

• ダイナミック読み出しアクセス

• 5 ビットのアドレスバス A[4:0] を使用して実行される

- LUT アドレスの LSB は使用せず、ソフトウェアによって自動的に High 駆動される

• アドレスを変更すると、 32 ビットの任意のビットを非同期に読み出すことができる (プリミティブ上では Q として参照される LUT の O6 出力から )

• この機能は、 32 ビット未満の小規模シフトレジスタを構成する際に役立つ

- たとえば、 13 ビットのシフトレジスタを構築する場合は、アドレスを 13 番目のビットに設定する

• 同期読み出しのインプリメンテーションに、ストレージエレメントまたはフリップフロップが使用できる

- フリップフロップの Clock-to-Out が遅延全体を左右し、性能が向上する

- ただし、クロックレイテンシが 1 サイクル分だけ追加される

• シフトレジスタのセットまたはリセットはサポートされていない

図 2-15 に、 32 ビットシフトレジスタのロジックブロック図を示します。X-Ref Target - Figure 2-15

図 2-15 : 32 ビットシフトレジスタのコンフィギュレーション

UG474_c2_14_110510

Output (Q)

RegisteredOutput

(Optional)

(AQ)

DI1

D Q

(AI)

SHIFTIN (MC31 of Previous LUT)

SHIFTIN (D)

A[4:0]

CLKCE

(A[6:2])

(CLK)

(WE/CE)

SRL32

SRLC32E

A[6:2]

CLKCE

O6

MC31SHIFTOUT (Q31)

5




図 2-16 に、ファンクションジェネレーターを 1 つ使用したシフトレジスタコンフィギュレーションの例を示します。

図 2-17 に 2 つの 16 ビットシフトレジスタを示します。この例は、 1 つの LUT にインプリメント可能です。 SRLC32E および SRL16E プリミティブの詳細は、『Vivado Design Suite 7 シリーズ FPGA および Zynq-7000 All Programmable SoC ライブラリガイド』 (UG953) を参照してください。

前述のとおり、出力 (MC31) を 1 つ追加してシフトレジスタ間に専用配線を使用すると、 LUT O6出力を使用せずに、そのレジスタの最終ビットを次のレジスタの最初のビットに接続できます。よ

り長いシフトレジスタは、チェーン内の任意のビットに動的にアクセスして構築できます。シフトレジスタのチェーン接続および F7AMUX、 F7BMUX、 F8MUX マルチプレクサーによって、アドレス指定によるアクセスが可能な最大 128 ビットのシフトレジスタを 1 つの SLICEM 内にインプリメントできます。図 2-18 から図 2-20 に、SLICEM 1 つを使用したシフトレジスタコンフィギュレーションのさまざまな例を示します。


図 2-16 : シフトレジスタの表記


図 2-17 : 2 つの 16 ビットシフトレジスタを使用したコンフィギュレーション

UG474_c2_15_101210

SHIFTIN (D)

SHIFTOUT(Q31)WE

CLK

Address (A[4:0])

32-bit Shift Register

MUX

Q

5

UG474_c2_16_101210

DI1SHIFTIN1 (AI)

SHIFTIN2 (AX)

A[3:0]

CLK

CE

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