บทที่ 9 การออกแบบวงจรนับ

วงจรนับ (Counter Circuit) เปนวงจรลอจกิที่ใชนับสัญญาณพัลสในระบบดิจิตอล โดยผลจากการนับจะออกมาในรูปของเลขฐานสองหรือรหัส BCD – 8421 ผลที่ไดนี้สามารถนําไปประยุกตใชกบังานหลาย ๆ ดานได เชน การนับความถี ่การหารสัญญาณนาฬิกาเปนตน ภายในของวงจรนับจะประกอบดวยเกตตาง ๆ และฟลิปฟลอป มาตอเรียงกันเปนวงจรสําหรับนับสัญญาณพัลสถาหากฟลิปฟลอปทุกตัวทํางานพรอมกันเมื่อมีสัญญาณพัลสเขามาเรียกวา วงจรนบัแบบเขาจังหวะ (Synchronous) แตถาหากมีสัญญาณพัลสเขามาและฟลิปฟลอปทํางานไมพรอมกันเรียกวา วงจรนับแบบไมเขาจังหวะ (Asynchronous) วงจรนับเลขฐานสอง วงจรนับเลขฐานสอง (Binary Counter Circuit) เปนวงจรนับทีใ่หคาออกมาในรูปของเลขฐานสองตามจํานวนพัลสของสัญญาณอินพุตที่เขามามีอยูหลายชนิดไดแก วงจรนับเลขฐานสองแบบสองบิต วงจรนับเลขฐานสองแบบสามบิต หรือ วงจรนับเลขฐานสองแบบสี่บิต เปนตน สําหรับวิธีการนับนั้นจะมีการนับขึ้น และนับลง ในการสรางวงจร สามารถนําฟลิปฟลอบประเภทตางๆ มาใชไดดังนี้ เชน การใช D ฟลิปฟลอป มาดัดแปลงทําเปนวงจรนับหรือจะใช T ฟลิปฟลอปมาประกอบเปนวงจรนับก็ได นอกจากจะใช D ฟลิปฟลอป แลวยังสามารถใช J-K ฟลิปฟลอปมาสรางไดอีกดวย ฟลิปฟลอปยังมีขีดความสามารถในการทํางานไดทัง้สัญญาณนาฬกิาแบบขอบขาขึ้นและแบบขอบขาลง ซ่ึงใหผลลัพธออกมาไมแตกตางกัน ภาพที่ 9.1 วงจรนับเลขฐานสองแบบ 2 บิต โดยใช D ฟลิปฟลอป

196

ภาพที่ 9.2 วงจรนับเลขฐานสองแบบ 2 บิต โดยใช J-K ฟลิปฟลอป

จากภาพจะเหน็วาวงจรนับจะใชฟลิปฟลอปที่ทํางานดวยสัญญาณกระตุนแบบขอบขาขึ้นใหทํางานแบบกลับไปกลับมาเมื่อมีสัญญาณพัลสเขามาทางอินพุต โดยใหอินพุต J-K เปนลอจิก “1” เพื่อใหฟลิปฟลอปทํางานในโหมด Toggle เอาตพุตของวงจรเปนเลขฐานสอง 2 บิตคือ QA และ QB สัญญาณ CLK ของฟลิปฟลอปตัวที่ 2 จะตอเขาฟลิปฟลอปเอาตพุต QA ของฟลิปฟลอบตัวแรก

เร่ิมตนโดยการเคลียรใหเอาตพุตทั้งสองมีคาเปน “0” ดวยการปอน “1” ใหกับขา CLR เมื่อมีสัญญาณนาฬิกาเขามาลูกแรกจะทําให QA ถูกเปลี่ยนคาเปนจาก “0” ไปเปน “1” สวน QB มีคาเปน “0” เหมือนเดมิ เมื่อมีสัญญาณนาฬิกาเขามาลูกที่สองจะทาํให QA ถูกเปลี่ยนคาเปนจาก “1” ไปเปน “0” สวน QB ซ่ึงเปนฟลิปฟลอบที่ทํางานชวงสัญญาณนาฬิกากระตุนขาลง สงผลให QB มีคาเปล่ียนไปจาก “0” กลายเปน “1” เมื่อมีสัญญาณนาฬกิาเขามาลูกทีส่าม จะทําให QA ถูกเปลี่ยนคาจาก “0” ไปเปน “1” สวน QB มีคาเปน “1” เหมือนเดิม และเมื่อมีสัญญาณนาฬิกาเขามาลูกที่ส่ีจะทําให QA ถูกเปลี่ยนคาเปนจาก “1” ไปเปน “0” สวน QB ซ่ึงเปนฟลิปฟลอบที่ทํางานชวงสัญญาณนาฬิกากระตุนขาลง สงผลให QB มีคาเปลี่ยนไปจาก “1” กลายเปน “0” ดังนั้นการนบัก็จะเปน 00, 01, 10 ,11 และเริ่มนับใหม จะเห็นไดวาวงจรนับดังกลาว ซ่ึงเปนวงจรนับแบบ 2 บิตจะใหเอาตพุตที่แตกตางกนัจํานวน 4 คา ซ่ึงคาเอาตพุตสามารถแสดงไดดังนี ้ ตารางที่ 9.1 เอาตพุตของวงจรนับเลขฐานสองแบบ 2 บิต

สัญญาณพัลส QB QA

เร่ิมตน 0 0 ลูกที่ 1 0 1 ลูกที่ 2 1 0 ลูกที่ 3 1 1

ลูกที่ 4 (ครบรอบ) 0 0

197

ภาพที่ 9.3 แผนภาพเวลาของวงจรนับเลขฐานสองแบบ 2 บิต

วงจรนับเลขฐานสองแบบ 3 บิต วงจรนับเลขฐานสองแบบ 3 บิต การทํางานจะคลายกับวงจรนับเลขฐานสองแบบ 2 บิต แตจะใชฟลิปฟลอปจํานวน 3 ตัวมาตอเรียงกนั

ภาพที่ 9.4 วงจรนับเลขฐานสองแบบ 3 บิต โดยใช D ฟลิปฟลอป

ภาพที่ 9.5 วงจรนับเลขฐานสองแบบ 3 บิต โดยใช J-K ฟลิปฟลอป

198

วงจรนับเลขฐานสองแบบ 4 บิต วงจรนับเลขฐานสองแบบ 4 บิต การทํางานจะคลายกับวงจรนับเลขฐานสองแบบ 2 และ 3 บิต แตจะใชฟลิปฟลอปจํานวน 4 ตัวมาตอเรียงกัน ภาพที่ 9.6 วงจรนับเลขฐานสองแบบ 4 บิต โดยใช T ฟลิปฟลอปแอกทีฟโล วงจรนับลง วงจรนับลง เปนวงจรที่ประกอบไปดวยฟลิปฟลอปเชนกัน ในภาพที่ 9.7 เปนวงจรนับลงแบบไบนาร-ี ริปเปล 4 บิต โดยใช D ฟลิปฟลอป สวนในภาพที่ 9.8 เปนชนิดที่ใช T ฟลิปฟลอป

ภาพที่ 9.7 วงจรนับลงเลขฐานสองแบบ 4 บิต โดยใช D ฟลิปฟลอป

199

ภาพที่ 9.8 วงจรนับลงเลขฐานสองแบบ 4 บิต โดยใช T ฟลิปฟลอป ภาพที่ 9.9 แผนผังเวลาวงจรนับลงเลขฐานสองแบบ 4 บิต โดยใช T ฟลิปฟลอป ตารางที่ 9.2 สถานะเอาตพตุของวงจรนับลงเลขฐานสองแบบ 4 บิต

Clk QD QC QB QA Dec Clk QD QC QB QA Dec 1 1 1 1 15 0 1 1 1 7 1 1 1 0 14 0 1 1 0 6 1 1 0 1 13 0 1 0 1 5 1 1 0 0 12 0 1 0 0 4 1 0 1 1 11 0 0 1 1 3 1 0 1 0 10 0 0 1 0 2 1 0 0 1 9 0 0 0 1 1 1 0 0 0 8 0 0 0 0 0

200

วงจรนับแบบโมดูลัส วงจรนับแบบโมดูลัส (Modulus Counter) หมายถึง วงจรนับที่มีการกําหนดคาสูงสุดในการนับที่แนนอน โดยใชลอจิกรีเซต (Logic Reset) ในตําแหนงที่ตองการสิ้นสุดการนับ ซ่ึงลอจิกรีเซต หมายถึง วงจรนับที่รีเซตตัวเองเมื่อนับถึงคาที่กําหนดแลว โดยใชลอจิเกตเปนตวัทําใหรีเซต

1. การออกแบบวงจรนับขึน้โหมด 5 (Mod – 5) การออกแบบวงจรนับขึ้นโหมด 5 ซ่ึงหมายถึงวงจรนับที่ถูกออกแบบใหทําการรีเซตตัวเองเมื่อมีการนับถึง 5 แลวเร่ิมนบัใหมจาก 0 1 2 3 4 เมื่อถึง 5 ก็จะทําการรีเซตใหเร่ิมนับ 0 ใหม

ตารางที่ 9.3 สถานะเอาตพตุของวงจรนับขึ้นแบบโหมด 5

Clk QC QB QA Dec 0 0 0 0 0 0 1 1 0 1 0 2 0 1 1 3 1 0 0 4 0 0 0 5 ชวงรีเซต 0 0 1 6 0 1 0 7

ภาพที่ 9.10 วงจรนับเลขขึ้นฐานสองแบบโหมด 5

201

จากวงจรนับขึน้โหมด 5 จะเห็นไดวาวงจรการนับขึ้นนี้ มีการนําเอาตพุตของฟลิปฟลอปตัวแรกไปตอกับขาสัญญาณนาฬิกาของฟลิปฟลอปตัวถัดไป จากการทํางานโดยปกติของฟลิปฟลอปที่ตอพวงกนัเชนนี้ คือถามีฟลิปฟลอปตอพวงกันอยู 3 ตัวการนับจะเริ่มจากการนับ 0,1,2 ไปจนถึง 7 แลวก็ไปเริ่มตนนับ 0 ใหม ดังนั้นถาเราตองการใหนับเพียงแค 5 คือเร่ิมนับตั้งแตเลข 0 ถึง 5 จําเปนตองเอาเอาตพุตชวงทีน่ับ 5 มาทําการรีเซต เอาตพุตที่ปรากฏ ออกมาในชวงนับ 5 นี้คือ 101 หมายถึงเอาตพุต QA และ QC ซ่ึงมีคาเปน “1” ซ่ึงถานํามาเปนอินพุตของแอนดเกตทั้ง 2 ขา แอนดเกตเมื่อรับลอจิก “1” ของ QA และ QC เอาตพุตก็จะไดลอจิก “1” ซ่ึงสามารถนําไปใชในการรีเซตในการนับเลขฐาน 5 ดังนัน้จะเห็นไดวา ขาเคลียของฟลิปฟลอปจะทําหนาทีเ่คลียก็ตอเมื่อไดรับสัญญาณนาฬกิาขอบขาขึ้น หรือมีคาเปน “1” จึงจะทําหนาที่รีเซตฟลิปฟลอปทุกตัว ใหเอาตพุต Q ของฟลิปฟลอปทุกตัวใหคาออกมาเปน 000 เมื่อเกิดการรีเซตซึ่งหมายถึงการเริ่มตนนับ 0 ใหมนั้นเอง สรุปการทํางานของวงจรลอจิกรีเซต 1. วงจรสามารถออกแบบไดทุกรูปแบบ โดยใชไดทั้งฟลิปฟลอปที่เปนขอบขาขึ้นและขอบขาลง สามารถนับขึ้นหรือลงไดแลวแตผูออกแบบ แตการนับตองเปนแบบเลขฐานสอง 2. การรีเซตนั้นตองใชลอจิกเกตทําการรีเซต เชน ตองการออกแบบวงจรนับ Mod-10 ก็ตองเอาเอาตพุตที่เปน 10 มาทําการรีเซต วงจรนับที่เรียกวาวงจรนับขึน้แบบโหมด 5 ดังวงจรที่แสดงในภาพที่ 9.10 นั้นจะเหน็ไดวาเอาตพุตของ QA และ QC ถูกตอเขาเปนอินพุตของแอนดเกต ซ่ึงทําหนาที่ในการรเีซตวงจรทั้งหมด ดังนั้นเมื่อพัลสลูกที่ 5 เขามาเอาตพุตที่ไดจะเปน 101 ถาเอาตพุต QA และ QC มีลอจิก “1” ทั้งคู ที่ตออยูกับแอนดเกต และทําใหเอาตพุตของแอนดเกตมีลอจกิเปน “1” ก็จะเปนการรีเซตวงจร ใหเอาตพุตเปลี่ยนเปน 000 ทันที

2. การออกแบบวงจรนับขึน้โหมด 10 (Mod – 10) การออกแบบวงจรนับโหมด 10 ซ่ึงหมายถึงวงจรนับที่ถูกออกแบบใหทาํการรีเซตตัวเองเมื่อมีการนับถึง 10 แลวเร่ิมนับใหมจาก 0 1 2 3 4 เมื่อถึง 10 ก็จะทําการรีเซตใหเร่ิมนบั 0 ใหม

202

ตารางที่ 9.4 สถานะเอาตพตุของวงจรนับขึ้นแบบโหมด 10

Clk QD QC QB QA Dec Clk QD QC QB QA Dec 0 0 0 0 0 1 0 0 0 8 0 0 0 1 1 1 0 0 1 9 0 0 1 0 2 1 0 1 0 10 ชวงรีเซต 0 0 1 1 3 1 0 1 1 11 0 1 0 0 4 1 1 0 0 12 0 1 0 1 5 1 1 0 1 13 0 1 1 0 6 1 1 1 0 14 0 1 1 1 7 1 1 1 1 15

ภาพที่ 9.11 วงจรนับเลขฐานสองแบบโหมด 10 จากวงจรนับขึน้โหมด 10 จะเหน็ไดวาวงจรการนับขึ้นนี้ มีการนําเอาตพุตของฟลิปฟลอปตัวแรกไปตอกับขาสัญญาณนาฬิกาของฟลิปฟลอปตัวถัดไป จากการทํางานโดยปกติของฟลิปฟลอปที่ตอพวงกันเชนนี้ คือถามีฟลิปฟลอปตอพวงกนัอยู 4 ตัวการนบัจะเริ่มจากการนับ 0,1,2 ไปจนถึง 15 แลวก็ไปเริ่มตนนบั 0 ใหม ดังนั้นถาเราตองการใหนับเพียงแค 10 คือเร่ิมนับตั้งแตเลข 0 ถ 10 จําเปนตองเอาเอาตพตุชวงที่นับ 10 มาทําการรีเซต ซ่ึงเอาตพุตที่ปรากฏ ออกมาในชวงนับ 10 นี้คือ 1010 หมายถึงเอาตพตุ QB และ QD มีคาเปน “1” ซ่ึงถานํามาเปนอินพุตของแอนดเกตทั้ง 2 ขา แอนดเกตเมื่อรับลอจิก “1” ของ QB และ QD เอาตพุตก็จะไดลอจกิ “1” ซ่ึงสามารถนําไปใชในการรีเซตในการนับเลขฐาน 10 ดังนั้นจะเหน็ไดวา ขาเคลียของฟลิปฟลอปจะทําหนาที่เคลียก็ตอเมือ่ไดรับสัญญาณนาฬิกาขอบขาขึ้น หรือมคีาเปน “1” จึงจะทําหนาที่รีเซตฟลิปฟลอปทุกตัว ให

ึง

203

เอาตพุต Q ของฟลิปฟลอปทุกตัวใหคาออกมาเปน 0000 เมื่อเกิดการรีเซตซึ่งหมายถึงการเริ่มตนนบั 0 ใหมนัน่เอง

3. การออกแบบวงจรนับลงโหมด 6 (Mod – 6) การออกแบบวงจรนับโหมด 6 ซ่ึงหมายถึงวงจรนับที่ถูกออกแบบใหทําการเซตตัวเองเมื่อมีการนับลงมา 6 ลําดับแลวเร่ิมนับใหมจาก 7 6 5 4 3 เมื่อถึง 2 ก็จะทําการเซตใหเร่ิมนบั 7 ใหม

ตารางที่ 9.5 สถานะเอาตพตุของวงจรนับขึ้นแบบโหมด 6

Clk QC QB QA Dec 1 1 1 7 1 1 0 6 1 0 1 5 1 0 0 4 0 1 1 3 0 1 0 2 1 1 1 1 ชวงเซต 1 1 0 0

ภาพที่ 9.12 วงจรนับลงเลขฐานสองแบบโหมด 6 จากวงจรนับลงโหมด 6 จะเห็นไดวาวงจรการนับลงนี้ มีการนําเอาตพุตสวนของ Q ของ ฟลิปฟลอปตัวแรกไปตอกับขาสัญญาณนาฬิกาของฟลิปฟลอปตัวถัดไป จากการทํางานโดยปกติของฟลิปฟลอปที่ตอพวงกนัเชนนี้ คือถามฟีลิปฟลอปตอพวงกนัอยู 3 ตัวการนับลงจะเริ่มจากการนับ 7,6,5 มาจนถึง 0 แลวก็ไปเริ่มตนนบั 7 ใหม ดังนั้นถาเราตองการใหนับถอยหลังมาเพียงแค 6

204

ลําดับซึ่งจะตรงกับ 1 คือเร่ิมนับตั้งแตเลข 7 ถึง 1 จําเปนตองเอาเอาตพตุชวงที่นับ 1 มาทําการรีเซต เอาตพุตที่ปรากฏ ออกมาในชวงนับ 1 นี้คือ 001 หมายถึงเอาตพุต QB และ QC มีคาเปน “0” ซ่ึงถานํามาเปนอินพุตของนอรเกตทั้ง 2 ขา นอรเกตมีคุณสมบัติดังนี้คือเมื่อรับลอจิก “0” ของ QB และ QC เอาตพุตก็จะไดลอจิก “1” ซ่ึงสามารถนําไปใชในการเซตในการนับถอยหลัง ดังนัน้จะเห็นไดวา ขาเซตของฟลิปฟลอปจะทําหนาที่เซตก็ตอเมื่อไดรับสัญญาณนาฬิกาขอบขาขึ้น หรือมีคาเปน “1” จึงจะทําหนาที่เซตฟลิปฟลอปทุกตัว ใหเอาตพุต Q ของฟลิปฟลอปทุกตัวใหคาออกมาเปน 111 เมื่อเกิดการเซตซึ่งหมายถึงการเริม่ตนนับ 7 ใหมนั้นเอง

4. การออกแบบวงจรนับลงโหมด 7 (Mod – 7) การออกแบบวงจรนับโหมด 7 ซ่ึงหมายถึงวงจรนับที่ถูกออกแบบใหทําการเซตตัวเองเมื่อมีการนับถึง 7 แลวเร่ิมนับใหมจาก 15 , 14 , 13 , 12 เมื่อถึง 7 ก็จะทําการเซตใหเร่ิมนบั 15 ใหม

ตารางที่ 9.6 สถานะเอาตพตุของวงจรนับขึ้นแบบโหมด 7

Clk QD QC QB QA Dec Clk QD QC QB QA Dec 1 1 1 1 15 0 1 1 1 7 ชวงเซต 1 1 1 0 14 1 1 1 1 15 1 1 0 1 13 1 1 1 0 14 1 1 0 0 12 1 1 0 1 13 1 0 1 1 11 1 1 0 0 12 1 0 1 0 10 1 0 1 1 11 1 0 0 1 9 1 0 1 0 10 1 0 0 0 8 1 0 0 0 9

ภาพที่ 9.13 วงจรนับลงเลขฐานสองแบบโหมด 7

205

จากวงจรนับลงโหมด 7 จะเห็นไดวาวงจรการนับลงนี้ มีการนําเอาตพุตสวนของ Q ของ ฟลิปฟลอปตัวแรกไปตอกับขาสัญญาณนาฬิกาของฟลิปฟลอปตัวถัดไป จากการทํางานโดยปกติของฟลิปฟลอปที่ตอพวงกนัเชนนี้ คือถามฟีลิปฟลอปตอพวงกนัอยู 4 ตัวการนับลงจะเริ่มจากการนับ 15,14,13 มาจนถึง 0 แลวก็ไปเริ่มตนนบั 15 ใหม ดังนั้นถาเราตองการใหนับถอยหลังมาเพียงแค 9 ลําดับซึ่งจะตรงกับ 7 คือเร่ิมนับตั้งแตเลข 15 ลงมาถึง 7 จําเปนตองเอาเอาตพุตชวงที่นับ 7 มาทําการเซต เอาตพุตที่ปรากฏ ออกมาในชวงนบั 7 นี้คือ 0111 หมายถึงเอาตพุต DQ มีคาเปน “1” และ QC มีคาเปน “1” ซ่ึงถานํามาเปนอินพุตของวงจรลอจิกเกตสําหรับเซตคาเอาตพุต ซ่ึงมีแอนดเกตเปนอุปกรณหลักในการพวงตอ ซ่ึงแอนดเกตมคีุณสมบัติดังนีค้ือเมื่อรับลอจิก “1” ของ DQ และ QC เอาตพุตก็จะไดลอจิก “1” ซ่ึงสามารถนําไปใชในการเซตในการนับถอยหลัง ดังนัน้จะเห็นไดวา ขาเซตของฟลิปฟลอปจะทําหนาที่เซตก็ตอเมื่อไดรับสัญญาณนาฬิกาขอบขาขึ้น หรือมีคาเปน “1” จึงจะทําหนาที่เซตฟลิปฟลอปทุกตัว ใหเอาตพุต Q ของฟลิปฟลอปทุกตัวใหคาออกมาเปน 1111 เมื่อเกิดการเซตซึ่งหมายถึงการเริม่ตนนับ 15 ใหมนั้นเอง วงจรนับแบบซิงโครนัส วงจรนับแบบตาง ๆ ที่ไดกลาวไปนั้นเปนวงจรนับแบบอะซิงโครนัส (Asynchronous) ซ่ึงวงจรนับประเภทนี้ จะทํางานทีละตัวเนื่องจากเอาตพุตของฟลิปฟลอปตัวแรกจะเปนอินพุตของฟลิปฟลอปตัวตอไป ทําใหเกิดปญหาในการใชงานบางประเภท เนื่องจากการหนวงเวลา (Delay Time) ของสัญญาณเอาตพุตสเตจตาง ๆ ในตวัฟลิปฟลอป เพราะสเตจตาง ๆ ตอกันอยูเปนอนุกรม ดังนัน้การทํางานของแตละสเตจ จึงตองคอยเวลาใหสเตจที่อยูดานหนาทํางานเสร็จสิ้นกอน จึงจะไดรับอินพุต และใหเอาตพุตแกสเตจถัดไป ดังนัน้จึงทําใหเกดิการหนางเวลาของแตละ สเตจขึ้น ส่ิงนี้เปนปญหาสําคัญของการควบคุมการทํางานของระบบบางประเภทเชนในเครื่องคอมพิวเตอร เครื่องคํานวณ เครื่องมือแพทย เปนตน ปญหาดังกลาวนี้สามารถแกไขไดโดยการใชวงจรนับเปนแบบซิงโครนัส (Synchronous Counter) โดยแตละสเตจของฟลิปฟลอปจะรับอินพุตโดยตรงจากสญัญาณคล็อคเดียวกัน และเอาตพุตที่ไดจากแตละสเตจจะมีการเปลีย่นแปลงอยางทนัทีทันใดที่มีอินพุตเขา ซ่ึงทําใหไมเกิดการหนวงเวลา สําหรับการออกแบบนั้น จะตองรูจักคุณสมบัติของ J-K ฟลิปฟลอป และการใชแผนผังคารนอเปนอยางดี

206

ตารางที่ 9.7 J-K คุณสมบัติของ J-K ฟลิปฟลอป

QN QN-1 สรุป ของเดิม ของใหม

การทํางาน J K J K

Store 0 0 0 0 Reset 0 1

0 X

Toggle 1 1 0 1 Set 1 0

1 X

Reset 0 1 1 0 Toggle 1 1

X 1

Store 0 0 1 1 Set 1 0

X 0

หลักการออกแบบวงจรแบบซิงโครนัส

หลักการออกแบบวงจรแบบซิงโครนัส มี 7 ขั้นตอนดังนี้ 1. พิจารณาตารางแสดงการนับ 2. คาดการลวงหนาวามกีารเปลี่ยนแปลง จากตําแหนงปจจุบันไปเปนตําแหนงใหมอยางไร หมายถึง ในตําแหนงที่กาํลังนับอยูในปจจุบันนัน้ และตําแหนงที่จะนับลําดับตอไป ไดมีการเปลี่ยนแปลงเกิดขึ้นจาก 0 ไป 1 และ 1 ไป 0 หรือจาก 0 ไปเปน 0 หรือจาก 1 ไปเปน 1 3. นําเอาขอมูลขอที่ 1 ละ 2 ไปลงแผนผังคารนอสภาวะการเปลี่ยนแปลง 4. นําคาที่ลงในแผนผังคารนอสภาวะการเปลี่ยนแปลงไปเปรียบเทียบกับตารางคุณสมบัติของ J-K ฟลิปฟลอป (ตารางที่ 9.7) โดยเริม่ตนจากการพจิารณาในชองของ QN (ของเดิม) และ QN-1 (ของใหม) โดยพิจารณาดวูา เอาตพุตของเดิมเปลี่ยนไปเปนของใหมอยางไร ไมมีการเปลี่ยนแปลง หรือมีการเปลี่ยนแปลงจาก 0 ไปเปน 1 หรือ เปลี่ยนแปลงจาก 1 ไปเปน 0

5. ตอจากนั้นก็ดูชองสรุป J และ K วาผลการเปลี่ยนแปลงมีคาเปนอะไร 1 หรือ 0 หรือ X เพื่อบันทึกคาลงในแผนผังคารนอเพื่อบันทึกคาการเปลี่ยนแปลงของ J และ แผนผังคารนอเพื่อบันทึกคา การปลี่ยนแปลงของ K

6. เมื่อบันทึกครบทุกสภาวะการทํางานแลวใหทําการลดรูปสมการ 7. เมื่อไดสมการครบถวนแลวใหเขียนวงจรจากสมการ

207

ตัวอยางที่ 9.1 การออกแบบวงจรนับ 0-7 ซิงโครนัส แบบ 3 บิต

ตารางที่ 9. 8 วงจรนับแบบซิงโครนัส 3 บิต

Dec QC QB QA

0 0 0 0 1 0 0 1 2 0 1 0 3 0 1 1 4 1 0 0 5 1 0 1 6 1 1 0 7 1 1 1 0 0 0 0

พิจารณา QA

ภาพที่ 9.14 การลดรูปสมการจากแผนผังคารนอ 3 ตัวแปร พิจารณาจาก QA

208

พิจารณา QB

ภาพที่ 9.15 การลดรูปสมการจากแผนผังคารนอ 3 ตัวแปร พิจารณาจาก QB

พิจารณา QC

ภาพที่ 9.16 การลดรูปสมการจากแผนผังคารนอ 3 ตัวแปร พิจารณาจาก QC

209

ภาพที่ 9.17 วงจรนับขึ้น 0-7 ซิงโครนัส 3 บิต

ตัวอยางที่ 9.2 การออกแบบวงจรนับคู-นบัคี่ ซิงโครนัส แบบ 3 บิต

ตารางที่ 9. 9 วงจรนับแบบซิงโครนัส 3 บิต

Dec QC QB QA

2 0 1 0 4 1 0 0 6 1 1 0 1 0 0 1 3 0 1 1 5 1 0 1 2 0 1 0

พิจารณา QA

ภาพที่ 9.18 การลดรูปสมการจากแผนผังคารนอ 3 ตัวแปร พิจารณาจาก QA

210

พิจารณา QB

ภาพที่ 9.19 การลดรูปสมการจากแผนผังคารนอ 3 ตัวแปร พิจารณาจาก QB

พิจารณา QC

ภาพที่ 9.20 การลดรูปสมการจากแผนผังคารนอ 3 ตัวแปร พิจารณาจาก QC

211

ภาพที่ 9.21 วงจรนับ คู - คี่ ซิงโครนัส 3 บิต ตัวอยางที่ 9.3 การออกแบบวงจรนับลงเลขคู 14-0 แบบซิงโครนัส 4 บิต

ตารางที่ 9.10 วงจรนับลงเลขคู 14-0 แบบซิงโครนัส 4 บิต

Dec QD QC QB QA

14 1 1 1 0 12 1 1 0 0 10 1 0 1 0 8 1 0 0 0 6 0 1 1 0 4 0 1 0 0 2 0 0 1 0 0 0 0 0 0 14 1 1 1 0

212

พิจารณา QA

ภาพที่ 9.22 การออกแบบวงจรนับลงเลขคู 14-0 ซิงโครนัส โดยพิจารณา QA

พิจารณา QB

ภาพที่ 9.23 การออกแบบวงจรนับลงเลขคู 14-0 ซิงโครนัส โดยพิจารณา QB

213

พิจารณา QC

ภาพที่ 9.24 การออกแบบวงจรนับลงเลขคู 14-0 ซิงโครนัส โดยพิจารณา QC

พิจารณา QD

ภาพที่ 9.25 การออกแบบวงจรนับลงเลขคู 14-0 ซิงโครนัส โดยพิจารณา QD

214

ภาพที่ 9.26 วงจรนับลงเลขคู 14-0 ซิงโครนัส แบบ 4 บิต

สรุป วงจรนับเปนวงจรที่ทําหนาที่ใหจังหวะการทํางานของวงจรดิจิตอล ชนิดอื่น ๆ ซ่ึงมีวิธีการออกแบบ 2 แบบไดแก การออกแบบวงจรนับแบบอะซิงโครนัส เปนวธีิการออกแบบวงจรที่ใช J-K ฟลิปฟลอปเปนอุปกรณหลักในการออกแบบวงจร ผูออกแบบจะทําการจายสัญญาณนาฬิกาใหกับฟลิปฟลอปเพียงตวัแรกเทานั้น สําหรับฟลิปฟลอปตัวที่เหลือจะรับสัญญาณนาฬิกามาจากเอาตพุตของฟลิปฟลอปตัวที่อยูกอนหนา ในการออกแบบวงจรประเภทนี้สามารถออกแบบไดทั้งวงจรนับขึ้นและนับลง และการกําหนดชวงในการนับทีแ่นนอน สําหรับวงจรนับอีกประเภทหนึ่งนั่นคือการออกแบบวงจรนบัแบบซิงโครนัส เนื่องจากวงจรนับแบบแรกจะมีปญหาเรื่องการหนวงเวลาในการทํางาน นักออกแบบวงจรจงึไดหาวิธีแกปญหาและพบวาวิธีนี้เปนวิธีที่ดีที่สุดในการแกปญหาเรื่องการหนวงเวลา ซ่ึงมีประเด็นหลักสําคัญๆ คือการนําสัญญาณนาฬกิามาจายใหกับฟลิปฟลอปทุกตัวพรอมกัน ในการออกแบบอาจยุงยากเล็กนอย นั่นคอืผูออกแบบจะตองคาดการณลวงหนาถึงการเปลี่ยนแปลงเอาตพุตของฟลิปฟลอปแตละตัว จากนั้นตองนําผลการเปลี่ยนแปลงมาเปรียบเทียบกบัตารางการทํางานของ J-K ฟลิปฟลอป เพื่อดูวาจะตองปอนอินพุตใหกับ J-K ฟลิปฟลอปอยางไร การออกแบบวงจรนับประเภทนี้สามารถออกแบบวงจรไดหลายหลายกวาวิธีแรก จึงเปนที่นิยมใชโดยทั่วไป

215

แบบฝกหัดทายบท

จงออกแบบวงจรนับแบบซิงโครนัส จากตารางความจริงตอไปนี ้

ตารางที่ 9.11 วงจรนับขึ้นเลขคี่-คู 1-14, 2-10 แบบซิงโครนัส 4 บิต

Dec QD QC QB QA

1 0 0 0 1 3 0 0 1 1 5 0 1 0 1 7 0 1 1 1 9 1 0 0 1 11 1 0 1 1 13 1 1 0 1 15 1 1 1 1 2 0 0 1 0 4 0 1 0 0 6 0 1 1 0 8 1 0 0 0 10 1 0 1 0 1 0 0 0 1

เอกสารอางอิง ธวัชชัย เล่ือนฉวี และคณะ. 2546. วงจรดจิิตอลภาคปฏบิัต.ิ กรุงเทพมหานคร : หจก.ภาพพิมพ. ธวัชชัย เล่ือนฉวี และอนุรักษ เถ่ือนศิริ. 2546. ดิจิตอลเทคนิค. กรุงเทพมหานคร : มิตรนรา. ธีรวัฒน ประกอบผล. 2545. ดิจิตอลลอจิก. กรุงเทพมหานคร : ซีเอ็ดยูเคชั่น จํากัด. นภัทร วจันเทพินทร. 2545. วงจรดิจิตอลภาคปฏิบตั.ิ กรุงเทพมหานคร : สยามสปอรต ซินดิเคท. บัณฑิต บวับชูา. 2545. ทฤษฎีและการออกแบบวงจรดิจิตอล. กรุงเทพมหานคร : ฟสิกสเซ็นเตอร.