active hdl guia rapida diseno simulacion
TRANSCRIPT
![Page 1: Active Hdl Guia Rapida Diseno Simulacion](https://reader034.vdocuments.pub/reader034/viewer/2022042821/55cf97f1550346d033949758/html5/thumbnails/1.jpg)
Active HDL: Guía rápida de Diseño y
Simulación (circuitos combinacionales)
Prof. Demetrio Rey Lago
Universidad de Carabobo Fecha: 25/07/2012 10:08:00 a.m.
1 Crear un nuevo diseño
![Page 2: Active Hdl Guia Rapida Diseno Simulacion](https://reader034.vdocuments.pub/reader034/viewer/2022042821/55cf97f1550346d033949758/html5/thumbnails/2.jpg)
2 Definir herramientas de síntesis e implementación
Este paso es opcional, porque no vamos a trabajar con Xilinx en los ejemplos de esta guía rápida. Si no tiene Xilinx
instalado siempre elija “none” para todas sus herramientas.
![Page 3: Active Hdl Guia Rapida Diseno Simulacion](https://reader034.vdocuments.pub/reader034/viewer/2022042821/55cf97f1550346d033949758/html5/thumbnails/3.jpg)
3 Definir lenguaje (VHDL)
4 Nombre del diseño
![Page 4: Active Hdl Guia Rapida Diseno Simulacion](https://reader034.vdocuments.pub/reader034/viewer/2022042821/55cf97f1550346d033949758/html5/thumbnails/4.jpg)
5 Finalizar creación del diseño
6 Página principal (Design Flow)
CON XILINX INSTALADO
SIN XILINX
1. HDE: diseño con VHDL 2. FSM: diseño con diagrama de estado (máquinas de estado síncronas)
3. BDE: diseño con esquemático
4. Functional simulation: simulación.
![Page 5: Active Hdl Guia Rapida Diseno Simulacion](https://reader034.vdocuments.pub/reader034/viewer/2022042821/55cf97f1550346d033949758/html5/thumbnails/5.jpg)
7 FullAdder
Clic con el botón derecho del mouse en “Add new file” > New > VHDL Source
7.1 Definición de entradas y salidas
![Page 6: Active Hdl Guia Rapida Diseno Simulacion](https://reader034.vdocuments.pub/reader034/viewer/2022042821/55cf97f1550346d033949758/html5/thumbnails/6.jpg)
7.2 Código
En el archivo fulladder.vhd, escriba o pegue las ecuaciones lógicas del sumador completo:
7.3 Compilar
Clic botón derecho sobre el archivo fulladder.vhd y seleccionar “Compile”
![Page 7: Active Hdl Guia Rapida Diseno Simulacion](https://reader034.vdocuments.pub/reader034/viewer/2022042821/55cf97f1550346d033949758/html5/thumbnails/7.jpg)
Debe aparecer un resultado de compilación sin errores:
8 Sumador de 4 bits
Clic con el botón derecho del mouse en “Add new file” > New > VHDL Source
Nombre: adder4
8.1 Definición de entradas y salidas
8.2 Código
En el archivo adder4.vhd, implemente el sumador de 4 bits. Se utilizará el fulladder como componente y se conectarán
4 fulladders en cascada usando la sintaxis estructural (port map).
![Page 8: Active Hdl Guia Rapida Diseno Simulacion](https://reader034.vdocuments.pub/reader034/viewer/2022042821/55cf97f1550346d033949758/html5/thumbnails/8.jpg)
8.3 Compilar y guardar su diseño
Compile el adder4 hasta que no tenga errores y guarde el diseño.
9 Simulación
Regrese a “design flow” y haga clic en las opciones de implementación
![Page 9: Active Hdl Guia Rapida Diseno Simulacion](https://reader034.vdocuments.pub/reader034/viewer/2022042821/55cf97f1550346d033949758/html5/thumbnails/9.jpg)
9.1 Seleccione archivos para simular
9.2 Seleccione archivos para simular
Top-level unit > Choose > adder4 > add > OK
9.3 Generar formas de onda
Seleccione “default waveforms” > OK
![Page 10: Active Hdl Guia Rapida Diseno Simulacion](https://reader034.vdocuments.pub/reader034/viewer/2022042821/55cf97f1550346d033949758/html5/thumbnails/10.jpg)
9.4 Correr simulación
Haga clic en simulación
Aparece la ventana de simulación:
![Page 11: Active Hdl Guia Rapida Diseno Simulacion](https://reader034.vdocuments.pub/reader034/viewer/2022042821/55cf97f1550346d033949758/html5/thumbnails/11.jpg)
Clic derecho en la señal “a”, columna “value”, seleccionando “estímulos”
Asigne “a” como un contador que se incrementa en uno cada 100ns
Asigne “b” como un contador que se incrementa en uno cada 1600ns (es decir, cada 16 incrementos de a se incrementa
1 de b)
![Page 12: Active Hdl Guia Rapida Diseno Simulacion](https://reader034.vdocuments.pub/reader034/viewer/2022042821/55cf97f1550346d033949758/html5/thumbnails/12.jpg)
Asigne c0 (acarreo de entrada) como una constante “0”.
Establezca una ventana de simulación de 5000 ns y empiece la simulación:
Aparece la ventana de simulación
Observe cómo s = a+b en todo momento de la simulación. Puede expandir cualquier señal tipo bus para ver sus
componentes, haciendo click en el símbolo [+] al lado del nombre. Puede arrastrar señales arriba y abajo para
ordenarlas apropiadamente:
![Page 13: Active Hdl Guia Rapida Diseno Simulacion](https://reader034.vdocuments.pub/reader034/viewer/2022042821/55cf97f1550346d033949758/html5/thumbnails/13.jpg)
Guarde el archivo simulación, con un nombre específico, para verificación posterior por parte del profesor
10 Guardar y cerrar workspace