ad7626: 16 ビット 10 msps の pulsar 差動 adc...16ビット10 mspsの pulsar差動adc ad7626...

16ビット10 MSPSのPulSAR差動ADC

AD7626

Rev. A

アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。 ※日本語データシートは REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 ©2009–2010 Analog Devices, Inc. All rights reserved.

本社／105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル電話 03（5402）8200

大阪営業所／532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー電話 06（6350）6868

特長スループット: 10 MSPS

SNR: 91.5 dB

16 ビットのノーミス・コード

INL: ±0.45 LSB

DNL: ±0.35 LSB

消費電力: 136mW

32 ピン LFCSP (5 mm × 5 mm)パッケージを採用

SAR アーキテクチャ

レイテンシなし/パイプライン遅延なし

ノーミス・コードの 16 ビット分解能

ゼロ誤差: ±1LSB

差動入力範囲: ±4.096 V

シリアル LVDS インターフェース

セルフクロック・モード

エコー・クロック・モード

変換制御(CNV 信号)に LVDS または CMOS が使用可能

リファレンス電圧オプション

内蔵: 4.096 V

外付け(1.2 V)バッファ付き: 4.096 V

外付け: 4.096 V

アプリケーションデジタル画像システム

デジタル X 線

デジタル MRI

CCD および IR カメラ

高速データ・アクイジション

広いダイナミック・レンジの通信レシーバ

スペクトル解析

テスト装置

機能ブロック図

AD7626

CLOCK

LOGIC

SERIALLVDS

IN–

IN+

REFIN REF VCM

SAR

÷2

CNV+, CNV–

VIO

D+, D–

DCO+, DCO–

CLK+, CLK–

1.2VBAND GAP

CAPDAC

0764

8-00

1

図 1.

概要 AD7626 は、電荷再分配逐次比較レジスタ(SAR)を採用した 16ビット 10 MSPSの A/D コンバータ(ADC)です。SAR アーキテク

チャを使うと、ノイズ(91.5 dB SNR)と直線性(±0.45 LSB INL )でこれまでにない性能を実現することができます。AD7626 は、

高速な 16 ビット・サンプリング ADC、変換クロック、バッフ

ァ付きリファレンス電圧を内蔵しています。IN+ピンと IN-ピン

との間の電位差を CNV のエッジでサンプルします。両ピンの

各電圧は 0 V～REF の範囲で逆位相に変化します。4.096 V のリ

ファレンス電圧 REF は内部で発生するか、または外部から与え

ることができます。

すべての変換結果は、LVDS セルフクロックまたはエコー・ク

ロックの 1 つのシリアル・インターフェースから得ることがで

きるので、外部ハードウェア接続が少なくなります。

AD7626 は 32 ピンの 5 mm × 5 mm LFCSP パッケージを採用し、

動作は−40°C～+85°C で規定されています。

表 1.高速 PulSAR® ADC の選択肢

Input Type Resolution (Bits) 1 MSPS to <2 MSPS 2 MSPS to 3 MSPS 6 MSPS 10 MSPS

Differential (Ground Sense) 16 AD7653

AD7667

AD7980

AD7983

True Bipolar 16 AD7671

Differential (Antiphase) 16 AD7677 AD7621 AD7625 AD7626

AD7623 AD7622

Differential (Antiphase) 18 AD7643 AD7641

AD7982

AD7984

http://www.analog.com/jp/analog-to-digital-converters/ad-converters/ad7653/products/product.html















AD7626

Rev. A － 2/25 －

目次特長......................................................................................................1 アプリケーション ..............................................................................1 機能ブロック図 ..................................................................................1 概要......................................................................................................1 改訂履歴 ..............................................................................................2 仕様......................................................................................................3 タイミング仕様 ..............................................................................5

タイミング図 ..................................................................................6

絶対最大定格 ......................................................................................7 熱抵抗 ..............................................................................................7

ESDの注意 ......................................................................................7

ピン配置およびピン機能説明 ..........................................................8 代表的な性能特性 ............................................................................10 用語....................................................................................................14

動作原理 ............................................................................................15 回路説明 ........................................................................................15

コンバータ情報 ............................................................................15

伝達関数 ........................................................................................16

アナログ入力 ................................................................................16

代表的な接続図 ............................................................................17

AD7626 の駆動..............................................................................18

リファレンス電圧オプション.....................................................20

電源 ................................................................................................21

デジタル・インターフェース.....................................................22

アプリケーション情報 ....................................................................24 レイアウト、デカップリング、グラウンド接続 .....................24

外形寸法 ............................................................................................25 オーダー・ガイド ........................................................................25

改訂履歴 1/10—Rev. 0 to Rev. A

Changes to Description of Pin 5 and Pin 6, Table 6..............................8

Changes to Power-Up Section ............................................................21

9/09—Revision 0: Initial Version

AD7626

Rev. A － 3/25 －

仕様 VDD1 = 5 V; VDD2 = 2.5 V; VIO = 2.5 V; REF = 4.096 V、特に指定がない限り、すべての仕様は TMIN～TMAXで規定。

表 2.

Parameter Test Conditions/Comments Min Typ Max Unit

RESOLUTION 16 Bits

ANALOG INPUT

Voltage Range VIN+ − VIN− −VREF +VREF V

Operating Input Voltage VIN+, VIN− to AGND −0.1 VREF + 0.1 V

Common-Mode Input Range VREF/2 − 0.05 VREF/2 VREF/2 + 0.05 V

CMRR fIN = 1 MHz 68 dB

Input Current Midscale input 168 µA

THROUGHPUT

Complete Cycle 100 ns

Throughput Rate 0.1 10 MSPS

DC ACCURACY

Integral Linearity Error −1.5 ±0.45 +1.5 LSB

No Missing Codes 16 Bits

Differential Linearity Error −0.5 ±0.35 +0.5 LSB

Transition Noise 0.6 LSB

Zero Error, TMIN to TMAX −6 ±1 +6 LSB

Zero Error Drift 0.5 ppm/°C

Gain Error, TMIN to TMAX 8 20 LSB

Gain Error Drift 0.7 ppm/°C

Power Supply Sensitivity1 VDD1 = 5 V ± 5% 0.4 LSB

VDD2 = 2.5 V ± 5% 0.2 LSB

AC ACCURACY

fIN = 20 kHz, −0.5 dBFS

Dynamic Range 90.5 91.5 dB

Signal-to-Noise Ratio 90 91 dB

Spurious-Free Dynamic Range 105 dB

Total Harmonic Distortion −105.5 dB

Signal-to-(Noise + Distortion) 89.5 91 dB

fIN = 100 kHz, −0.5 dBFS

Signal-to-Noise Ratio 91.3 dB

Spurious-Free Dynamic Range 104.5 dB

Total Harmonic Distortion −102.5 dB

Signal-to-(Noise + Distortion) 91 dB

fIN = 2.4 MHz, −1 dBFS

Signal-to-Noise Ratio 88.5 dBFS


Total Harmonic Distortion −86 dB


fIN = 2.4 MHz, −6 dBFS

Signal-to-Noise Ratio 89 dBFS


Total Harmonic Distortion −93 dB


−3 dB Input Bandwidth 95 MHz

Aperture Jitter 0.25 ps rms

INTERNAL REFERENCE

Output Voltage REFIN @ 25°C 1.18 1.19 1.2 V

Temperature Drift −40°C to +85°C ±15 ppm/°C

AD7626

Rev. A － 4/25 －

Parameter Test Conditions/Comments Min Typ Max Unit

REFERENCE BUFFER

REFIN Input Voltage Range 1.18 1.2 1.22 V

REF Output Voltage Range REF @ 25°C, EN0 = EN1 = 1 4.076 4.096 4.116 V

Line Regulation VDD1 ± 5%, VDD2 ± 5% 5 mV

EXTERNAL REFERENCE

Voltage Range REF 4.096 V

VCM PIN

VCM Output REF/2

VCM Error −0.015 +0.015 V

Output Impedance 5 kΩ

LVDS I/O (ANSI-644)

Data Format Serial LVDS twos complement

Differential Output Voltage, VOD RL = 100 Ω 245 290 454 mV

Common-Mode Output Voltage, VOCM RL = 100 Ω 9802 1130 1375 mV

Differential Input Voltage, VID 100 650 mV

Common-Mode Input Voltage, VICM 800 1575 mV

POWER SUPPLIES

Specified Performance

VDD1 4.75 5 5.25 V

VDD2 2.37 2.5 2.63 V

VIO 2.37 2.5 2.63 V

Operating Currents

Static—Not Converting

VDD1 3.5 4.5 mA

VDD2 16.7 21.2 mA

VIO 11.6 13.5 mA

With Internal Reference 10 MSPS throughput

VDD1 10.4 11.2 mA

VDD2 23.5 27.8 mA

VIO Echoed-clock mode 15.8 17.8 mA

With External Reference 10 MSPS throughput

VDD1 7.5 8.8 mA

VDD2 23 28 mA

VIO Echoed-clock mode 16.4 18.5 mA

Power-Down EN0 = 0, EN1 = 0

VDD1 0.6 4 µA

VDD2 0.8 10 µA

VIO 1 5 µA

Power Dissipation3

Static—Not Converting 88 107 mW

With Internal Reference 10 MSPS throughput 150 170 mW

With External Reference 10 MSPS throughput 136 160 mW

Power-Down 8 58 µW

Energy per Conversion 10 MSPS throughput 13.6 nJ/sample

TEMPERATURE RANGE

Specified Performance TMIN to TMAX −40 +85 °C 1 外付けリファレンスを使用。 2 ANSI-644 LVDS 仕様には、1125 mV の最小出力同相モード (VOCM) があります。 3 消費電力は AD7626 デバイスの分だけです。セルフクロック・インターフェース・モードでは、100 Ω終端で 0.9 mWが消費されます。エコー・クロック・インター

フェース・モードでは、2 本の 100 Ω終端で 1.8 mWが消費されます。

AD7626

Rev. A － 5/25 －

タイミング仕様 VDD1 = 5 V; VDD2 = 2.5 V; VIO = 2.37 V～2.63 V; REF = 4.096 V。特に指定がない限り、すべての仕様は TMIN～TMAXで規定。

表 3.

Parameter Symbol Min Typ Max Unit

Time Between Conversions1 tCYC 100 10,000 ns

CNV High Time tCNVH 10 40 ns

CNV to D (MSB) Ready tMSB 100 ns

CNV to Last CLK (LSB) Delay tCLKL 72 ns

CLK Period2 tCLK 3.33 4 (tCYC − tMSB + tCLKL)/n ns

CLK Frequency fCLK 250 300 MHz

CLK to DCO Delay (Echoed-Clock Mode) tDCO 0 4 7 ns

DCO to D Delay (Echoed-Clock Mode) tD 0 1 ns

CLK to D Delay tCLKD 0 4 7 ns 1 変換と変換の間の最大時間は 10,000 ns です。 CNV±が tCYCの最大値を超えてアイドルのままになると、後続の変換結果は無効になります。 2 最大 CLK 周期に対して、データ読出しに使えるウインドウは tCYC − tMSB + tCLKLです。この時間を読出すビット数で除算すると、与えられた変換 CNV 周波数に対して

使用できる最大 CLK±周波数が得られます。エコー・クロック・インターフェース・モードでは n = 16、セルフクロック・インターフェース・モードでは n = 18。

AD7626

Rev. A － 6/25 －

タイミング図

CLK+

tCYC

1615

CNV+

1 16152 1 2 3

tCNVH

tCLKL

DCO+

1615 1 16152 1 2 3

D+

SAMPLE N SAMPLE N + 1

D–

D15N

D14N

D1N

CLK–

CNV–

DCO–

D0N – 1

ACQUISITION ACQUISITION ACQUISITION

tDCO

tD

tCLK

0

tMSB

D1N – 1

D15N + 1

D14N + 1

D0N

0 D13N + 1

tCLKD

0764

8-0

03

図 2.エコー・クロック・インターフェース・モードのタイミング図

CLK+

1817 1 42 1 2 3

tCLKL

D+

D–

CLK–

D0N – 1

D1N – 1


tCLKD

tCLK

tMSB

18173

D15N

D14N

D1N0 01 D0

ND15

N + 10 01

tCYC

CNV+

tCNVH


CNV–

076

48-0

04

図 3.セルフクロック・インターフェース・モードのタイミング図

AD7626

Rev. A － 7/25 －

絶対最大定格表 4.

Parameter Rating

Analog Inputs/Outputs

IN+, IN− to GND1 −0.3 V to REF + 0.3 V or ±130 mA

REF2 to GND −0.3 V to +6 V

VCM, CAP2 to GND −0.3 V to +6 V

CAP1, REFIN to GND −0.3 V to +2.7 V

Supply Voltage

VDD1 −0.3 V to +6 V

VDD2, VIO −0.3 V to +3 V

Digital Inputs to GND −0.3 V to VIO + 0.3 V

Digital Outputs to GND −0.3 V to VIO + 0.3 V

Input Current to Any Pin Except Supplies3 ±10 mA

Operating Temperature Range (Commercial)

−40°C to +85°C

Storage Temperature Range −65°C to +150°C

Junction Temperature 150°C

ESD 1 kV 1 アナログ入力のセクションを参照してください。 2 任意の外付け REF 電圧> 4.3 V を REF ピンに加えるときは、CNV± をロー・

レベルに維持してください。 3最大 100 mA までの過渡電流では SCR ラッチ・アップは生じません。

上記の絶対最大定格を超えるストレスを加えるとデバイスに恒

久的な損傷を与えることがあります。この規定はストレス定格

の規定のみを目的とするものであり、この仕様の動作のセクシ

ョンに記載する規定値以上でのデバイス動作を定めたものでは

ありません。デバイスを長時間絶対最大定格状態に置くとデバ

イスの信頼性に影響を与えます。

熱抵抗 θJA はワーストケース条件で規定。すなわち表面実装パッケージ

の場合、デバイスを回路ボードにハンダ付けした状態で規定。

表 5.熱抵抗

Package Type θJA θJC Unit

32-Lead LFCSP_VQ 40 4 °C/W

ESDの注意 ESD（静電放電）の影響を受けやすいデバイスで

す。電荷を帯びたデバイスや回路ボードは、検知

されないまま放電することがあります。本製品は

当社独自の特許技術である ESD 保護回路を内蔵

してはいますが、デバイスが高エネルギーの静電

放電を被った場合、損傷を生じる可能性がありま

す。したがって、性能劣化や機能低下を防止する

ため、ESD に対する適切な予防措置を講じるこ

とをお勧めします。

AD7626

Rev. A － 8/25 －

ピン配置およびピン機能説明

VDD1VDD2CAP1

REFINEN0EN1

VDD2CNV–

GNDIN+IN–VCMVDD1VDD1VDD2CLK+

CN

V+

D–

D+

VIO

GN

DD

CO

–D

CO

+C

LK

–

RE

FG

ND

RE

FR

EF

CA

P2

GN

DC

AP

2C

AP

2

PIN 1INDICATOR

12345678

2423222120191817

910 11 12 13 14 15 16

32 31 30 29 28 27 26 25

TOP VIEW(Not to Scale)

AD7626

NOTES1. CONNECT THE EXPOSED PAD TO THE GROUND PLANE OF THE PCB USING MULTIPLE VIAS.

0764

8-0

02

図 4.ピン配置

表 6.ピン機能の説明

ピン番号記号タイプ1 説明

1 VDD1 P 5 V のアナログ電源。5 V 電源は 100 nF のコンデンサでデカップリングしてください。

2 VDD2 P 2.5 V のアナログ電源。このピンは、100 nF のコンデンサでデカップリングしてください。2.5 V 電源は先

にこのピンに供給し、次に他の VDD2 ピン(ピン 7 とピン 18)に供給する必要があります。

3 CAP1 AO このピンは 10 nF のコンデンサに接続してください。

4 REFIN AI/O プリバッファ付きリファレンス電圧。内蔵リファレンス電圧を使う場合、このピンはバンド・ギャップ電

圧を出力し、公称 1.2 Vになります。このピンは、ADR280 のような外付けリファレンス電圧で上書き駆

動することができます。内蔵または外付けリファレンス・モードでは、10 μFのコンデンサが必要です。

4.096 Vの外付けリファレンス(REFに接続)を使う場合、このピンは未接続にして、コンデンサは不要で

す。

5、6 EN0、EN1 DI イネーブル。2.5 V ロジックで動作。これらのピンのロジック・レベルにより、デバイスの動作が次のよ

うに設定されます。

EN1 = 0、EN0 = 0:パワーダウン・モード。 EN1 = 0、EN0 = 1: 1.2 V の外付けリファレンス電圧を REFIN ピンに接続する必要があります。 EN1 = 1、EN0 = 0: 4.096 V の外付けリファレンス電圧を REFIN ピンに接続する必要があります。 EN1 = 1、EN0 = 1:内蔵リファレンス電圧と内蔵リファレンス・バッファを使用。

7 VDD2 P 2.5 V のデジタル電源。このピンは、100 nF のコンデンサでデカップリングしてください。

8、9 CNV−、CNV+

DI 変換入力。これらのピンは変換制御ピンとして機能します。これらのピンの立上がりエッジで、アナログ

入力がサンプルされて、変換サイクルが開始されます。CNV− =グラウンドのとき、CNV+は CMOS 入力

として機能します。その他の場合は、CNV+と CNV−は差動 LVDS 入力になります。

10、11 D−、D+ DO LVDS データ出力。変換データは、これらのピンからシリアルに出力されます。

12 VIO P 入力/出力インターフェース電源。2.5 V 電源を使い、このピンを 100 nF のコンデンサでデカップリングし

てください。

13 GND P グラウンド。ピン 12 に接続する 100 nF コンデンサのリターン・パス。

14、15 DCO−、DCO+

DO LVDS バッファ付きクロック出力。DCO+ =グラウンドのとき、セルフクロックのインターフェース・モ

ードが選択されます。このモードでは、D 上の 16 ビット変換結果の前に先頭ビットの 0(前の変換の終わ

りでの出力)と 2 ビットのヘッダー(10)が付いて、追加ロジックを使ってデータをデジタル・ホストと同期

させることができます。このヘッダー内の 1 は、後続の変換結果を取得するときの基準となります。

DCO+ ≠グラウンドのとき、エコー・クロック・インターフェース・モードが選択されます。このモード

では、DCO±が CLK±のコピーになります。データビットは DCO+の立下がりエッジで出力され、DCO+の次の立上がりエッジでデジタル・ホストが取得することができます。

16、17 CLK−、CLK+ DI LVDS クロック入力。このクロックにより、CLK+の立下がりエッジで変換結果がシフト出力されます。

18 VDD2 P 2.5 V のアナログ電源。このピンは、100 nF のコンデンサでデカップリングしてください。

19、20 VDD1 P 5 Vのアナログ電源。これらのピンをピン 1からフェライト・ビードでアイソレーションし、100 nFのコン

デンサでデカップリングしてください。

21 VCM AO 同相モード出力。すべてのリファレンス方式で、このピンは REF ピン電圧の 1/2 の電圧を出力するため、

http://www.analog.com/jp/references/voltage-references/adr280/products/product.html

AD7626

Rev. A － 9/25 －

ピン番号記号タイプ1 説明

入力アンプの同相モードを駆動する際に役立ちます。

22 IN− AI 差動負アナログ入力。比較される信号であり、IN+と 180°位相をずらして駆動する必要があります。

23 IN+ AI 差動正アナログ入力。比較される信号であり、IN-と 180°位相をずらして駆動する必要があります。

24 GND P グラウンド。

25、26、28

CAP2 AO 3 本すべてを CAP2 ピンに接続して、10 μFの低 ESR低 ESLのコンデンサ 1 個で最短パターン長でデカッ

プリングしてください。コンデンサの他端は、ピン 27 (GND)の近くに配置する必要があります。

27 GND P グラウンド｡ピン 25、ピン 26、ピン 28 に接続する 10 μF コンデンサのリターン・パス。

29、30、32

REF AI/O バッファ付きリファレンス電圧。内蔵リファレンス電圧または 1.2 Vの外付けリファレンス電圧(REFIN入

力)を使う場合、4.096 Vのシステム・リファレンス電圧がこのピンから出力されます。ADR434 や

ADR444 のような外付けリファレンス電圧を使う場合、内蔵リファレンス・バッファをディスエーブルす

る必要があります。いずれのケースでも、3 本すべてをREFピンに接続して、10 μFの低ESR低ESLのコン

デンサ 1 個で最短パターン長でデカップリングしてください。コンデンサの他端は、ピン 31 (GND)の近

くに配置する必要があります。

31 GND P グラウンド。ピン 29、ピン 30、ピン 32 に接続する 10 μF コンデンサのリターン・パス。

EP エクスポーズ

ド・パッド

エクスポーズド・パッドは、パッケージの下面にあります。エクスポーズド・パッドは、複数のビアを使

ってPCBのグラウンド・プレーンへ接続してください。詳細については、露出パドルのセクションを参照

してください。 1 AI =アナログ入力、AI/O = 双方向アナログ、AO = アナログ出力、DI =デジタル入力、DO =デジタル出力、P =電源。



AD7626

Rev. A － 10/25 －

代表的な性能特性 VDD1 = 5 V; VDD2 = 2.5 V; VIO = 2.5 V; REF = 4.096 V;特に指定がない限り、すべてのプロットは 10 MSPS で取得。2 MHz、3 MHz、5 MHz 入力トーンでの FFT プロットでは、バンド・パス・フィルタ(基本周波数±400 kHz の通過帯域)を使用。

0

–20

–40

–60

–80

–100

–120

–140

–160

–1800 3010 50 70 90

AM

PL

ITU

DE

(d

B)

FREQUENCY (kHz)

INPUT FREQUENCY = 10.37kHzSNR = 91.85dBSINAD = 91.8dBTHD = –112.1dBSFDR = 112.85dB32k SAMPLES

076

48-1

08

図 5.10 kHz、−0.5 dB 入力トーン、拡大表示

0

–20

–40

–60

FIFTHHARMONIC

THIRDHARMONIC

SECONDHARMONIC

–80

–100

–120

–140

–160

–1800 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0

AM

PL

ITU

DE

(d

B)

FREQUENCY (MHz)

INPUT FREQUENCY = 2.0026MHz–0.5dB INPUT AMPLITUDESNR = 87.4dBFSSINAD = 84.8dBFSTHD = –87.9dBSFDR = 88.1dB64k SAMPLES

076

48-4

02

図 6.FFT、2 MHz、−0.5 dB 入力トーン、広域表示

0

–20

–40

–60

SECONDHARMONIC

THIRDHARMONIC

–80

–100

–120

–140

–160

–1800 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0

AM

PL

ITU

DE

(d

B)

FREQUENCY (MHz)


076

48-4

04

FOURTHHARMONIC

FIFTHHARMONIC


0

–20

–40

–60

–80

–100

–120

–140

–160

–1800 5.04.54.03.53.02.52.01.51.00.5

AM

PL

ITU

DE

(d

B)

FREQUENCY (MHz)

076

48-1

18

INPUT FREQUENCY = 100kHzSNR = 91.323dBSINAD = 91.047dBTHD = –102.543dBSFDR = 104.529dB

図 8.100 kHz、−0.5 dB 入力トーン FFT、全周波数表示

0

–20

–40

–60

–80

–100

–120

–140

–160

–1800 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0

FIFTHHARMONIC

AM

PL

ITU

DE

(d

B)

FREQUENCY (MHz)

INPUT FREQUENCY = 2.0026MHz–6dB INPUT AMPLITUDESNR = 87.6dBFSSINAD = 87.6dBFSTHD = –101.6dBSFDR = 101.9dB64k SAMPLES

076

48-4

09

THIRDHARMONIC

SECONDHARMONIC

図 9.FFT、2 MHz、−6 dB 入力トーン、広域表示

0

–20

–40

–60

–80

–100

–120

–140

–160

–1800 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0

AM

PL

ITU

DE

(d

B)

FREQUENCY (MHz)


076

48-4

11

THIRDHARMONIC

FOURTHHARMONIC

SECONDHARMONIC FIFTH

HARMONIC


AD7626

Rev. A － 11/25 －

0

–20

–40

–60

SECONDHARMONIC

THIRDHARMONIC

–80

–100

–120

–140

–160

–1800 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0

AM

PL

ITU

DE

(d

B)

FREQUENCY (MHz)


076

48-4

06

FOURTHHARMONIC

FIFTHHARMONIC


0

–20

–40

–60

FUNDAMENTAL

–80

–100

–120

–140

–160

–1800 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0

AM

PL

ITU

DE

(d

B)

FREQUENCY (MHz)


076

48-4

13

THIRDHARMONIC

FIFTHHARMONIC

SECONDHARMONIC

FOURTHHARMONIC


–75

–80

–85

–90

–95

–100

–105

–110

–115–18 0–15 –12 –9 –6 –3

TH

D (

dB

)

INPUT AMPLITUDE (dBFS)

076

48-2

11

1MHz

2MHz

3MHz

5MHz

9.7MHz

図 13.入力振幅対 THD、入力周波数トーン= 10 kHz～9.7 MHz

0

–20

–40

–60

–80

–100

–120

–140

–160

–1804.50 4.55 4.60 4.65 4.70 4.75 4.80 4.85 4.90 4.95 5.00

AM

PL

ITU

DE

(d

B)

FREQUENCY (MHz)


076

48-4

12

FUNDAMENTAL

THIRDHARMONIC

FIFTHHARMONIC

図 14.FFT、5 MHz、−0.5 dB 入力トーン、拡大表示

0

–20

–40

–60

FUNDAMENTAL

–80

–100

–120

–140

–160

–1804.50 4.55 4.60 4.65 4.70 4.75 4.80 4.85 4.90 4.95 5.00

AM

PL

ITU

DE

(d

B)

FREQUENCY (MHz)


076

48-4

07

THIRDHARMONIC

FIFTH HARMONIC

図 15.FFT、5 MHz、−0.5 dB 入力トーン、拡大表示

SNR

THD

–50

–60

–70

–80

–90

–100

–11010k 10M100k 1M

TH

D (

dB

)

INPUT FREQUENCY (Hz)

076

48-4

01

94

92

90

88

86

84

82

80

SN

R (

dB

FS

)

図 16.入力周波数対 THD および SNR (−0.5 dB 入力トーン)

AD7626

Rev. A － 12/25 －

92.0

90.0

90.2

90.4

90.6

90.8

91.0

91.2

91.4

91.6

91.8

–40 806040200–20

SN

R (

dB

)

TEMPERATURE (°C)0

7648

-21

2

EXTERNAL REFERENCE

INTERNAL REFERENCE

図 17.SNR の温度特性(−0.5 dB、20 kHz 入力トーン)

0.35

–0.10

–0.05

0

0.05

0.10

0.15

0.20

0.25

0.30

–6 –4 –2 0 2 4 6

INP

UT

UR

RE

NT

(m

A)

INPUT COMMON-MODE VOLTAGE (V)

+INPUT CURRENT

–INPUT CURRENT

076

48-1

21

図 18.差動入力電圧対入力電流(IN+、IN−)、10 MSPS

–103.0

–107.0

–106.5

–106.0

–105.5

–105.0

–104.5

–104.0

–103.5

–40 806040200–20

TH

D (

dB

)

TEMPERATURE (°C)

076

48-2

14

EXTERNAL REFERENCE

INTERNAL REFERENCE

図 19.THD の温度特性(−0.5 dB、20 kHz 入力トーン)

92.0

90.0

90.2

90.4

90.6

90.8

91.0

91.2

91.4

91.6

91.8

–40 806040200–20

SIN

AD

(d

B)

TEMPERATURE (°C)

076

48-2

15

EXTERNAL REFERENCE

INTERNAL REFERENCE

図 20.SINAD の温度特性(−0.5 dB、20 kHz 入力トーン)

0764

8-3

01

7

6

5

4

3

2

1

0

–1–40 806040200–20

ZE

RO

ER

RO

R A

ND

GA

IN E

RR

OR

(L

SB

)

TEMPERATURE (°C)

ZERO ERROR

GAIN ERROR

図 21.ゼロ誤差およびゲイン誤差の温度特性

CO

UN

T

CODE (HEX)

0 54

30,651

201,320

30,073

46 00

50,000

100,000

150,000

200,000

250,000

FEC7 FEC8 FEC9 FECA FECB FECC FECD

262,144 SAMPLESSTD DEVIATION = 0.4829

076

48-0

22

図 22.コード中心値の DC 入力を 262,144 回変換したときのヒスト

グラム(内蔵リファレンス電圧)

AD7626

Rev. A － 13/25 －

41

30,206

201,614

30,250

330

50,000

100,000

150,000

200,000

250,000

FEC8 FEC9 FECA FECB FECC FECD FECE

CO

UN

T

CODE (HEX)

0 0


0764

8-0

24

図 23.コード中心値の DC 入力を 262,144 回変換したときのヒスト

グラム(外付けリファレンス電圧)

2130

128,084 129,601

2329

0

20,000

40,000

60,000

80,000

100,000

120,000

140,000

FEC6 FEC7 FEC8 FEC9 FECA FECB

C

OU

NT

CODE (HEX)

0 0


0764

8-0

23

図 24.コード変化の DC 入力を 262,144 回変換したときのヒストグ

ラム

0.30

–0.30

–0.25

–0.20

–0.15

–0.10

–0.05

0

0.05

0.10

0.15

0.20

0.25

0 16,384 32,768 49,152 65,536

DN

L (

LS

B)

CODE

076

48-1

12

図 25.コード対微分非直線性(25ºC)

0.8

–0.8

–0.6

–0.4

–0.2

0

0.2

0.4

0.6

0 16,384 32,768 49,152 65,536

INL

(L

SB

)

CODE

+85°C+25°C–40°C

076

48-1

15

図 26.コード対積分非直線性対温度

AD7626

Rev. A － 14/25 －

用語同相モード除去比(CMRR) CMRR は、ADC 出力でのフルスケール周波数 f の電力と、VIN+

と VIN−の同相モード電圧に加えられた周波数 fSの 100 mVp-p 正

弦波の電力との比として定義されます。

CMRR (dB) = 10 log(Pf/PfS)

ここで、 Pf は ADC 出力での周波数(f)の電力。 PfSは、ADC 出力での周波数(fS)の電力。

微分非直線性(DNL)誤差理論 ADC では、各コード遷移は 1 LSB だけ離れた位置で発生

します。微分非直線性は、この理論値からの最大偏差を表しま

す。微分非直線性は、ノーミス・コードが保証される分解能と

して規定されることがあります。

積分非直線性(INL)誤差直線性誤差は、負側のフルスケールと正側のフルスケールを結

ぶ直線と各コードとの偏差を意味します。負側フルスケールと

して使用されるポイントは、最初のコード遷移より 1/2 LSB だ

け下に存在します。正フルスケールは、最後のコード遷移より

1+1/2 LSB だけ上のレベルと定義されます。偏差は各コードの

中央と直線との間の距離として測定されます。

ダイナミック・レンジ −60 dB(typ)の入力に対して測定した rms ノイズに対するフルス

ケールの rms 値の比を表します。ダイナミック・レンジの値は

dB で表されます。

実効ビット数(ENOB) ENOB は、正弦波を入力したときの分解能を表します。SINADに関係し、次のようにビット数で表されます。

ENOB = [(SINADdB − 1.76)/6.02]

ゲイン誤差最初の変化(100 ... 000→100 ... 001)は公称負フルスケール(±4.096 V レンジの場合は−4.0959375 V)より 0.5 LSB 上のレベルで発生

する必要があります。最後の変化(011 ... 110→011 ... 111)は、公

称フルスケール( ±4.096 V レンジの場合は+4.0959375 V)より 1.5 LSB 低いアナログ電圧で発生する必要があります。ゲイン誤差

は、最後の変化の実際のレベルと最初の変化の実際のレベルと

の差と、対応する両理論レベル間の差との間の違いを表します。

ゲイン誤差ドリフト

温度変化 1°C に対するゲイン誤差変化とフルスケール範囲(2N)の比。ppm で表示します。

最下位ビット(LSB) 最下位ビット(LSB)は、コンバータが表現できる最小増分に該当

します。N ビットの分解能を持つフル差動入力 ADC の場合、ボ

ルトで表した LSB は次のようになります。

NINp-pV

LSB2

(V)

電源除去比(PSRR) 電源変動はフルスケール変化に影響しますが、コンバータの直

線性には影響を与えません。PSRR は、電源電圧の公称値から

の変化で発生するフルスケール変化ポイントの最大変化を表し

ます。

リファレンス電圧の温度係数リファレンス電圧の温度係数は、TMIN、T(25°C)、TMAXで測定さ

れた最大および最小リファレンス出力電圧(VREF)でのサンプ

ル・デバイスの 25°C における出力電圧のシフト値(typ)から導出

されます。次のように ppm/°C で表されます。

610C25

((Cppm/

)T–T()(V)MinV–)MaxV

)(TCVMINMAXREF

REFREFREF

ここで、 VREF (Max) = TMIN、T(25°C)、TMAXでの最大 VREF。 VREF (Min) = TMIN、T(25°C)、TMAXでの最小 VREF。 VREF (25°C) = 25°C での VREF。 TMAX = +85°C。 TMIN = −40°C。

信号対ノイズ比(SNR) SNR は、実際の入力信号 rms 値の、ナイキスト周波数より下の

全スペクトル成分の rms 値総和から高調波成分と DC 成分を除

いた分に対する比です。SNR は、デシベル値で表されます。

信号対ノイズおよび歪み比(SINAD) SINAD は、実際の入力信号 rms 値の、ナイキスト周波数より下

の全スペクトル成分の rms 値総和(DC 以外の高調波を含む)に対

する比です。SINAD は、デシベル値で表されます。

スプリアス・フリー・ダイナミック・レンジ(SFDR) SFDR は入力信号の rms 振幅値とピーク・スプリアス信号(高調

波を含む)との差を意味し、dB 値で表します。

総合高調波歪み(THD) THD は、基本波から 5 次高調波成分までの rms 値の総和の、フ

ルスケール入力信号の rms 値に対する比を意味し、デシベル値

で表します。

ゼロ誤差ゼロ誤差とは、理論中心値入力電圧(0 V)と中心値出力コードを

発生する実際の電圧との差を意味します。

ゼロ誤差ドリフト

温度変化 1°C に対するゼロ誤差変化とフルスケール・コード範

囲(2N)の比。ppm で表示します。

AD7626

Rev. A － 15/25 －

動作原理

SW+

COMP

SW–

IN+

REF(4.096V)

GND

LSBMSB

32,768C 16,384C 4C 2C C C

CONTROLLOGIC

CNV+, CNV–

IN–

32,768C 16,384C 4C 2C C C

LSBMSB

GND

GND

D+, D–

CLK+, CLK–

DCO+, DCO–

LVDS INTERFACE

DATA TRANSFER

CONVERSIONCONTROL

OUTPUT CODE

SWITCHESCONTROL

076

48-0

30

図 27.ADC の簡略化した回路図

回路説明 AD7626 は、10 MSPS、高精度、高電力効率の 16 ビット ADC で

あり、91.5 dB の SNR、±0.45 LSB の INL、±0.35 LSB の DNL 性

能を提供するアーキテクチャを採用した SAR を使用しています。

AD7626 は毎秒 10,000,000 サンプル(10 MSPS)の変換を行うこと

ができます。このデバイスの消費電力は 136 mW (typ)です。

AD7626 には、高性能リファレンス電圧とリファレンス・バッ

ファの内蔵機能が追加されています。

AD7626 は、5 V 電源と 2.5 V 電源(VDD1、VDD2)を使用する動

作仕様になっています。デジタル・ホストと AD7626 とのイン

ターフェースには 2.5 V ロジックのみを使用しています。

AD7626 は LVDS インターフェースを使用してデータ変換を転

送します。デバイスへの CNV+入力と CNV−入力は、アナログ

入力の変換を起動します。CNV+ピンと CNV−ピンは、CMOSソースまたは LVDS ソースから駆動することができます。

AD7626 は、省スペースの 32 ピン 5 mm × 5 mm LFCSP パッケー

ジを採用しています。

コンバータ情報 AD7626 は、電荷再分配DACを使用するSARベースのアーキテ

クチャを採用した 10 MSPS ADCです。図 27 にADCの簡略化し

た回路図を示します。容量を使用するこのDACは、2 進数の重

みを持った 16 個コンデンサで構成される 2 個の同じアレイで構

成されており、各アレイは 2 個のコンパレータ入力に接続され

ています。

アクイジション・フェーズでは、コンパレータ入力に接続され

たアレイのピンは、SW+と SW-を経由して GND に接続されま

す。独立なすべてのスイッチはアナログ入力に接続されます。

したがって、コンデンサ・アレイはサンプリング・コンデンサ

として使用されて、IN+入力と IN-入力上のアナログ信号が取り

込まれます。アクイジション・フェーズが終わり、CNV 入力が

ハイ・レベルになると、変換フェーズが開始されます。AD7626は、CMOS または LVDS フォーマット CNV 信号を受信できる

ことに注意してください。

変換フェーズが開始されると、先ず SW+と SW-が開きます。2個のコンデンサ・アレイは入力から切り離されて、GND 入力に

接続されます。そのため、アクイジション・フェーズの終わり

に取り込まれた、入力(IN+と IN-)の間の差動電圧がコンパレー

タ入力に接続されて、コンパレータは平衡しなくなります。コ

ンデンサ・アレイの各エレメントを GND と 4.096 V(リファレン

ス電圧)の間でスイッチングすることにより、コンパレータ入力

を 2 進数重みの電圧ステップ(VREF/2、VREF/4 ... VREF/65,536)で変

えます。コントロール・ロジックがこれらのスイッチをトグル

して(MSB から開始)、コンパレータが再度平衡するようにしま

す。この処理が終了すると、コントロール・ロジックが ADC出

力コードを発生します。

AD7626 デジタル・インターフェースでは、低電圧差動シグナ

リング(LVDS)を使用して、高いデータ転送レートを可能にして

います。

AD7626 の変換結果は、tMSB (変換の開始から MSB が定まるまで

の時間)が経過した後に読出し可能になります。データをデジタ

ル・ホストへ転送するときは、AD7626 へバーストの LVDS CLK±信号を入力する必要があります。

CLK±信号により、ADC変換結果がデータ出力D±へ出力されま

す。CLK±信号のバーストを図 41 と図 42 に示します。次のよ

うな特徴があります。

CLK±上の差動電圧は、tCLKL と tMSB の間の時間安定状態を

維持する必要があります。 AD7626 には 2 つのデータ読出しモードがあります。エコ

ー・クロックとセルフクロックの 2 つのインターフェー

ス・モードの詳細については、デジタル・インターフェー

スのセクションを参照してください。

AD7626

Rev. A － 16/25 －

伝達関数 AD7626 は 4.096 V のリファレンス電圧を使用しています。

AD7626 は、逆位相のアナログ入力(IN+と IN−)差動電圧をデジ

タル出力に変換します。アナログ入力(IN+と IN-)は、2.048 V の

同相モード電圧(REF/2)を必要とします。

MSB ファーストの 16 ビット変換結果は、2 の補数フォーマット

を採用しています。

AD7626 の理論伝達関数を図 28 と表 7 に示します。

100 ... 000

100 ... 001

100 ... 010

011 ... 101011 ... 110

011 ... 111

AD

C C

OD

E (

TW

OS

CO

MP

LE

ME

NT

)

ANALOG INPUT

+FSR – 1.5LSB

+FSR – 1LSB–FSR + 1LSB–FSR

–FSR + 0.5LSB

076

48-0

31

図 28.ADC の理論伝達関数(FSR =フルスケール・レンジ)

表 7.出力コードと理論入力電圧

Description

Analog Input (IN+ − IN−) REF = 4.096 V

Digital Output Code Twos Complement (Hex)

FSR − 1 LSB +4.095875V 0x7FFF

Midscale + 1 LSB +125 μV 0x0001

Midscale 0 V 0x0000

Midscale − 1 LSB −125 μV 0xFFFF

−FSR + 1 LSB −4.095875 V 0x8001

−FSR − 4.096 V 0x8000

アナログ入力 AD7626 に加えるアナログ入力(IN+とIN-)は、互いに 180°位相が

ずれている必要があります。図 29 に、AD7626 入力構造の等価

回路を示します。

2 本のダイオードは、アナログ入力(IN+とIN-)に対するESD保護

用です。アナログ入力信号がリファレンス電圧より 0.3V以上高

くならないよう注意する必要があります。アナログ入力信号が

この電圧を超えると、ダイオードが順方向にバイアスされてこ

の電圧から導通し始めるためです。これらのダイオードは、最

大 130 mAの順方向バイアス電流を処理することができます。た

だし、入力バッファの電源(例えば、図 33 の ADA4899-1 の電源)がリファレンスの電源と異なる場合には、アナログ入力信号が

電源レールを 0.3 V以上超えることができます。このような場合

(例えば入力バッファが短絡)、電流制限機能を使ってデバイス

を保護することができます。

67Ω 25pF

VDD1 CNV

IN+OR IN–

0764

8-01

0

図 29.等価アナログ入力回路

このアナログ入力構造を使うと、IN+と IN-との間の差動信号の

サンプリングが可能になります。この差動入力の採用により、

両入力に共存する信号が除去されます。AD7626 は、高いアナ

ログ入力周波数である程度の THD 低下を示します。

45

50

55

60

65

70

75

1 10 100 1k 10k 100k 1M 10M

INPUT COMMON-MODE FREQUENCY (Hz)

CM

RR

(d

B)

076

48-0

09

図 30.アナログ入力 CMRR の周波数特性

http://www.analog.com/jp/amplifiers-and-comparators/operational-amplifiers-op-amps/ada4899-1/products/product.html

AD7626

Rev. A － 17/25 －

代表的な接続図

076

48-0

27

AD7626

CREF10µF1, 2

V+ ADR4348

ADR444

CONVERSION4

CONTROLCMOS (CNV+ ONLY)

ORLVDS CNV+ AND CNV–

USING 100ΩTERMINATION RESISTOR

DIGITAL INTERFACE SIGNALS

DIGITAL HOSTLVDS TRANSMIT AND RECEIVE

VDD1

VDD2

CAP1

REFIN

EN0

EN1

VDD2

CN

V–

24

23

22

21

20

19

18

CN

V+

D–

D+

VIO

GN

D

DC

O–

DC

O+

CL

K–

GND

IN+

IN–

VCM

VDD1

VDD1

VDD2

CL

K+

RE

F

GN

D

RE

F

RE

F

CA

P2

GN

D

CA

P2

CA

P2

10nF

100nF

100nF

10µF

ADR2808

VIO10kΩ3 10kΩ

CONTROL FORENABLE

PINS

VIO(2.5V)

5

100Ω100Ω

PADDLE

CAPACITOR ON OUTPUTFOR STABILITY

10µF1

100nF

100nFFERRITEBEAD6

VDD1(5V)

VDD2(2.5V)

VDD1(5V)

VDD2(2.5V)

100nFVDD2(2.5V)

IN+

IN–

VCM

SEE THE DRIVINGTHE AD7625 SECTION7

8 9 10 11 12 13 14 15 16 17

100Ω100Ω

1

2

3

4

5

6

7

32 31 30 29 28 27 26 25

1 SEE THE LAYOUT, DECOUPLING, AND GROUNDING SECTION.2 CREF IS USUALLY A 10µF CERAMIC CAPACITOR WITH LOW ESR AND ESL.3 USE PULL-UP OR PULL-DOWN RESISTORS TO CONTROL EN0 AND EN1 DURING POWER-UP. EN0 AND EN1 INPUTS CAN BE

FIXED IN HARDWARE OR CONTROLLED USING A DIGITAL HOST (EN0 = 0 AND EN1 = 0 PUTS THE ADC IN POWER-DOWN).4 OPTION TO USE A CMOS (CNV+) OR LVDS (CNV±) INPUT TO CONTROL CONVERSIONS.5 TO ENABLE SELF-CLOCKED MODE, TIE DCO+ TO GND.6 CONNECT PIN 19 AND PIN 20 TO VDD1 SUPPLY; ISOLATE THE TRACE TO PIN 19 AND PIN 20 FROM THE TRACE TO PIN 1 USING A

FERRITE BEAD SIMILAR TO WURTH 74279266.7 SEE THE DRIVING THE AD7626 SECTION FOR DETAILS ON AMPLIFIER CONFIGURATIONS.8 SEE THE VOLTAGE REFERENCE OPTIONS SECTION FOR DETAILS.

図 31.代表的なアプリケーション図

AD7626

Rev. A － 18/25 －

AD7626 の駆動

差動アナログ入力ソース

図 33 に、AD7626 の各差動入力を駆動する ADA4899-1を示しま

す。

シングルエンド/差動ドライバ

ユニポーラ・アナログ信号を使用するアプリケーションの場合、

図 32 に示すようなシングルエンド/差動変換ドライバを使うと、

デバイスに対する差動入力が可能になります。この構成では、0 V～4.096 Vの入力信号を与えたとき、中心スケール 2.048 Vの差

動±4.096 Vが得られます。R = 20 ΩとC = 56 pFを使った 1 極フィ

ルタのコーナー周波数は 140 MHzになります。AD7626 のVCM出力をバッファした後に、必要とされる 2.048 Vの同相モード電

圧の発生に使うことができます。

シングルエンドまたはフル差動高周波ドライバ

高い入力周波数トーンを必要とするアプリケーションでは、

ADA4932-1 を使って AD7626 入力を駆動することができます。

ADA4932-1 は差動ドライバで、シングルエンド/差動変換オプシ

ョンも提供しています。

図 34 に、50 Ωソース・インピーダンス(この例はAC結合)の代表

的な回路を示します。ADA4932-1 の入力は、ソース・インピー

ダンスに一致するように設定されます(この場合 50 Ω)。入力イ

ンピーダンスとソース・インピーダンスの一致の詳細について

は、ADA4932-1 データシートをご覧ください。図 34 に示す回

路は、入力終端を考慮した場合、全体ゲイン約 0.5 で動作しま

す。

あるいは、ADA4932-1 をフル差動ソースと組み合わせて使うこ

とができます。この場合反転差動ドライバとして動作します。

56pF

20Ω

20Ω

50Ω

IN+

IN–

AD7626

VCM

V–

V+

AD8031, AD8032

U2

U1

ADA4899-1

ADA4899-1

56pF

100nF100nF

590Ω

590Ω

ANALOG INPUT(UNIPOLAR 0V TO 4.096V)

0764

8-0

33

図 32.ADA4899-1 を使ったシングルエンド/差動変換ドライバ回路

56pF

20Ω

–VS

0V TO VREF

+VS

56pF

20Ω

–VS

VREF TO 0V

+VS

CREF10µF2

REF1

REF

GND

IN+

IN–

AD7626

ADA4899-1

1SEE THE VOLTAGE REFERENCE OPTIONS SECTION. CONNECTION TO EXTERNAL REFERENCE SIGNALS IS DEPENDENT ON THE EN1 AND EN0 SETTINGS.2CREF IS USUALLY A 10µF CERAMIC CAPACITOR WITH LOW ESL AND ESR. DECOUPLE REF AND REFIN PINS AS PER THE EN1 AND EN0 RECOMMENDATIONS

VCM

–VS

+VS

BUFFERED VCM PIN OUTPUTGIVES THE REQUIRED 2.048VCOMMON-MODE SUPPLY FORANALOG INPUTS.

VCM

2.048V

AD8031, AD8032

ADA4899-1

REFIN

REF1CREF10µF2

0.1µF

0764

8-02

5

図 33.ADA4899-1 を使用した差動アナログ・ソースからの AD7626 の駆動

http://www.analog.com/jp/amplifiers-and-comparators/operational-amplifiers-op-amps/ada4899-1/products/product.html

http://www.analog.com/jp/amplifiers-and-comparators/differential-amplifiers/ada4932-1/products/product.html

http://www.analog.com/ADA4932-1

http://www.analog.com/ADA4932-1

AD7626

Rev. A － 19/25 －

IN+

IN–

AD7626

VCM

53.6Ω

GND

53.6Ω

GND

50Ω

R35499Ω

499Ω

SINGLE-ENDEDANALOG INPUT

AC-COUPLED50Ω SOURCE

499ΩC

499Ω

20Ω

20Ω

GND 56pF

C220.1µF

C240.1µF

GND

56pF

GND

100nF

AD8031

C150.1µF

GND

GND

–2.5V

+7.25V

VDRV+ VCM

2

3

12

+IN

VOCM

–IN

PD

FB–

–OUT

+OUT

FB+

1

11

10

4

16 15 14 13

5 6 7 8 9P

AD

PAD–VS

+VS

ADA4932-1

076

48-1

30

図 34.ADA4932-1 を使用した高周波入力駆動回路、シングルエンド/差動変換構成

AD7626

Rev. A － 20/25 －

リファレンス電圧オプション AD7626 では、リファレンス電圧の発生とバッファリングに対

する柔軟なオプションを提供しています。AD7626 の変換は

4.096 Vのみを基準としています。この 4.096 Vリファレンス電

圧を発生する種々のオプションは、EN1 ピンとEN0 ピンから制

御されます(表 8 参照)。

表 8.リファレンス電圧オプション

Option EN1 EN0 Reference Mode

A 1 1 Power-up Internal reference and internal reference buffer in use

B 0 1 External 1.2 V reference applied to REFIN pin required

C 1 0 External 4.096 V reference applied to REF pin required.

0 0 Power-down mode

AD7626

IN+

IN–

REF REFIN

10µF 10µF

DECOUPLE THE REF ANDREFIN PINS EXTERNALLY.

EN1 = 1 AND EN0 = 1POWER-UP—INTERNAL REFERENCE AND REFERENCE BUFFER IN USE.

NO EXTERNAL REFERENCE CIRCUITRY REQUIRED.

A

076

48-1

31

図 35.パワーアップ、内蔵リファレンス電圧、内蔵リファレンス・バッファ

AD7626

IN+

IN–

REF REFIN

10µF 10µF

EN1 = 0 AND EN0 = 1EXTERNAL 1.2V REFERENCE CONNECTED TO REFIN PIN IS REQUIRED.

B

ADR280

V–

VOUT V+

0.1µF 0.1µF

1.2V (2.4V ≤ V+ ≥ 5.5V)V+CONNECT 1.2V EXTERNAL REFERENCE TO REFIN PIN.

1.2V REFIN INPUT IS BUFFERED INTERNALLY.IT CREATES A 4.096V REFERENCE FOR THE ADC.DECOUPLE THE REF AND REFIN PINS EXTERNALLY

076

48-1

32

図 36.内蔵リファレンス・バッファを使用した外付け 1.2 V リファレンス電圧

AD7626

IN+

IN–

REF REFIN

EN1 = 1 AND EN0 = 0EXTERNAL 4.096V REFERENCE CONNECTED TO REF PIN IS REQUIRED.

C

CONNECT BUFFERED 4.096V SIGNAL TO REF PIN.DECOUPLE THE REF PIN EXTERNALLY.REFIN IS A NO CONNECT.

NO CONNECT

10µF

10µF

ADR434/ADR444

GND

VIN VOUT

0.1µF 0.1µF

(6.1V ≤ VIN ≥ 18V) 4.096VVIN

AD8031

V+

076

48-1

33

図 37.REF ピンに加える外付け 4.096 V リファレンス電圧

AD7626

Rev. A － 21/25 －

EN1= 0、EN0 = 0 からのウェイクアップ時間

AD7626 は、EN1 とEN0 が共に 0 のときパワーダウンします。

パワーダウンからの正しいリファレンス選択肢を選択するとき

は、表 8 に示す必要とされる値をEN1 とEN0 に設定します。デ

ータ変換結果を受信するため、直ちにCNVパルスを入力するこ

とができます。選択するリファレンス設定に対するウェイクア

ップ時間(typ)を表 9 に示します。各々の時間は、EN1、EN0 の

ロジック変化からADC出力が 0.5 LSB精度に安定するまでの継

続時間を表します。

表 9.EN1=0、EN0 = 0 からのウェイクアップ時間

Reference Mode EN1 EN0

Wake-Up Time (0.5 LSB Accuracy)

A Power-up Internal reference and internal reference buffer in use

1 1 9.5 sec

B External 1.2 V reference applied to REFIN pin

0 1 25 ms

C External 4.096 V reference applied to REF pin

1 0 65 µs

電源 AD7626 では、5 V 電源(VDD1)、2.5 V 電源(VDD2)、デジタル入

力/出力インターフェース(VIO)電源を使っています。。VIO の使

用により、2.5 V ロジックのみを使って直接インターフェースす

ることができます。VIO と VDD2 は同じ 2.5 V ソースから得る

ことができますが、パターンの分離と各ピンの個別デカップリ

ングにより VIO と VDD2 をアイソレーションすることが推奨さ

れます。

AD7626 に必要とされる 5 V電源と 2.5 V電源は、ADP3330-2.5、ADP3330-5、ADP3334、ADP1708 などのアナログ・デバイセズ

のロー・ドロップアウト・レギュレータ(LDO)を使って発生す

ることができます。

50

55

60

65

70

75

80

85

90

1 10 100 1k 10k

SUPPLY FREQUENCY (Hz)

PS

RR

(d

B)

INTERNAL REFERENCE USED

VDD2

VDD1

076

48-0

11

図 38.電源周波数対 PSRR (VDD2 のリップル: 350 mV pp、VDD1のリップル: 600 mV)

パワーアップ

AD7626 デバイスをパワーアップさせるときは、最初に 2.5 V の

VDD2 電源と VIO 電圧をデバイスに加えます。VIO と 2.5 V の

VDD2 が安定した後、5 V の VDD1 電源を加えます。AD7626 に

外付けリファレンスを使う場合は、EN0 ピンと EN1 ピンがリフ

ァレンス・オプションの選択に該当するロジック値に接続され

たことを確認した後に、外付けリファレンス電圧を加えてくだ

さい。最後に、アナログ入力を ADC に接続します。

25

20

15

10

5

00 108642

CU

RR

EN

T (

mA

)

THROUGHPUT (MSPS)

076

48-2

35

VDD1 EXTERNALREFERENCE

VDD1 INTERNALREFERENCE

VDD2 INTERNALREFERENCE

VDD2 EXTERNALREFERENCE

VIO EXTERNALREFERENCE

VIO INTERNALREFERENCE

図 39.サンプリング・レート対消費電流

160

140

120

100

80

60

40

20

00 10987654321

PO

WE

R (

mW

)

THROUGHPUT (MSPS)

076

48-2

36

INTERNAL REFERENCE

EXTERNAL REFERENCE

図 40.サンプリング・レート対消費電力

http://www.analog.com/jp/power-management/linear-regulators/adp3330/products/product.html




AD7626

Rev. A － 22/25 －

デジタル・インターフェース

変換制御

すべての A/D 変換は、CNV±信号により制御されます。この信

号は、CNV+/CNV− LVDS 信号で加えるか、または CNV+ピン

に 2.5 V CMOS ロジック信号として加えることができます。.変換は、CNV±信号の立上がりエッジで開始されます。

AD7626 がパワーアップした後の最初の変換結果は無効です。

変換と変換の間の時間が tCYC の最大仕様を超えない限り、後続

の変換結果は有効です。

LVDS インターフェースを介して AD7626 のデジタル・データ

出力を取得する 2 つの方法を次のセクションで説明します。

エコー・クロック・インターフェース・モード

エコー・クロック・インターフェース・モードでのAD7626 の

デジタル動作を図 41 に示します。デジタル・ホスト上でシフ

トレジスタだけを必要とするこのインターフェース・モードは、

多くのデジタル・ホスト(FPGA、シフトレジスタ、マイクロプ

ロセッサなど)との間で使用することができます。各AD7626 と

デジタル・ホストとの間で 3 対のLVDS (D±、CLK±、DCO±)が必要です。

クロック DCO±は、CLK±のバッファされたコピーであり、デー

タ D±に同期化されます。この D±は、DCO+ (tD)の立下がりエッ

ジで更新されます。ボードとデジタル・ホストを通過する D±とDCO±との間の伝搬遅延を一致させることにより、DCO を使っ

て D±をラッチすることができ、シフトレジスタに対してタイミ

ング・マージンを確保することができます。

変換は CNV±パルスの立上がりエッジにより開始されます。有

効動作のためには、CNV±パルスがロー・レベル(≤tCNVH 最大値)に戻る必要があります。変換が開始されると、完了するまで動

作を続けます。変換フェーズでは余分な CNV±パルスは無視さ

れます。時間 tMSB が経過した後、ホストは CLK±のバーストを

開始させる必要があります。tMSB は新しい変換結果の MSB の最

大時間であるため、CLK±のゲーティング・デバイスとして使う

必要があります。エコーされたクロック DCO±とデータ D は同

相で駆動され、D±は DCO+の立下がりエッジで更新されます。

一方、ホストは D±の取り込みに DCO+の立上がりエッジを使う

必要があります。唯一の条件は、次の変換フェーズのために時

間 tCLKLが経過する前に 16 CLK パルスが完了することです。そ

うしないとデータが失われてしまいます。tCLKL から tMSB まで、

D±と DCO±は 0 に駆動されます。各 CLK±バーストの間は、

CLK±をアイドルのロー・レベルに設定してください。

CLK+

tCYC

1615

CNV+

1 16152 1 2 3

tCNVH

tCLKL

DCO+

1615 1 16152 1 2 3

D+


D–

D15N

D14N

D1N

CLK–

CNV–

DCO–

D0N – 1


tDCO

tD

tCLK

0

tMSB

D1N – 1

D15N + 1

D14N + 1

D0N

0 D13N + 1

tCLKD

0764

8-1

03

図 41.エコー・クロック・インターフェース・モードのタイミング図

AD7626

Rev. A － 23/25 －

セルフクロック・モード

セルフクロック・インターフェース・モードでのAD7626 のデ

ジタル動作を図 42 に示します。このインターフェース・モー

ドは、ADCとデジタル・ホストの間のパターン数を 2 対のLVDS (CLK±とD±)に、または共通のCLK±を共用する場合には 1 対に、

それぞれ削減します。複数のAD7626 デバイス間で共通のCLK±信号を共用することができます。これは、デジタル・ホストへ

のLVDS接続数を減らすときに有効です。

セルフクロック・インターフェース・モードを使う場合、各

ADC データ・ワードの前に 010 シーケンスが付きます。先頭の

ゼロは、tMSBが経過すると自動的に D±に付きます。次に 2 ビッ

ト・ヘッダーが、最初の 2 個の CLK±立下がりエッジで出力さ

れます。このヘッダーを使って、デジタル・ホスト内で各変換

の D±が同期化されます。これは、このモードでは、デジタル・

ホストがデータ出力を取得できるようにする、データ(D±)に同

期するデータ・クロック出力がないためです。

D±データとデジタル・ホストのアクイジション・クロックとの

同期は、AD7626 デバイスごとに 1 つのステート・マシンを使っ

て行われます。例えば、CLK±と同じ速度で動作するステート・

マシンを使う場合、このクロック周波数の 3 相(位相差 120º)を使用します。各位相がデータ D±を ADC からの出力として取得

します。

次に、ステート・マシン・クロックの各位相で取り込んだ

AD7626 データが比較されます。取り込んだ各セットのデータ

のヘッダー内の 1 の位置により、D±のデータ有効ウインドウ内

で発生するステート・マシン・クロック位相を選択することが

できます。

このセルフクロック・モード・データの取り込み方法を使うと、

デジタル・ホストは、AD7626 を通過する伝搬遅延の変動に対

応して、変換結果の取得タイミングを合わせることができます。

例えば、共通の入力クロックを共用する複数の AD7626 からデ

ータを取得する場合などがあります。

変換は CNV±パルスにより開始されます。有効動作のためには、

CNV±パルスがロー・レベル(tCNVH最大値)に戻る必要があります。

変換が開始されると、完了するまで動作を続けます。変換フェ

ーズでは余分な CNV±パルスは無視されます。時間 tMSB が経過

した後、ホストは AD7626 対する CLK±信号のバーストを開始

させます。18 個の全 CLK±パルスが、tMSBと後続の tCLKLで構成

される時間ウインドウ内で供給されます。必要とされる 18 個の

CLK±パルスは、tCLKL (次の変換フェーズが基準)の経過前に終わ

る必要があります。そうしないと、次の変換結果で上書きされ

るためデータが失われます。

18 個の CLK±パルスのバーストの間は、CLK±をアイドルのハ

イ・レベルに設定してください。次の ADC 変換結果のヘッダ

ー・ビットと変換データは、CLK±信号の次のバースト内の後続

CLK±立下がりエッジで出力されます。

CLK+

1817 1 42 1 2 3

tCLKL

D+

D–

CLK–

D0N – 1

D1N – 1


tCLKD

tCLK

tMSB

18173

D15N

D14N

D1N0 01 D0

ND15

N + 10 01

tCYC

CNV+

tCNVH


CNV–

076

48-1

04

図 42.セルフクロック・インターフェース・モードのタイミング図

AD7626

Rev. A － 24/25 －

アプリケーション情報

レイアウト、デカップリング、グラウンド接続 AD7626 のプリント回路ボード(PCB)をレイアウトする際は、コ

ンバータの最適性能を得るためにこのセクションの説明に従っ

てください。

露出パドル

AD7626 パッケージの下面に露出パドルがあります。

パドルは PCB に直接ハンダ付けしてください。パドルは、図 43 に示すように、複数のビアを使ってボー

ドのグラウンド・プレーンへ接続してください。ピン 12 (VIO)以外のすべての電源ピンは、直接パドルへデ

カップリングし、電流リターン・パスを最短にしてくださ

い。ピン 13 とピン 24 は、パドルへ直接接続することができま

す。これらのピンがパドルに接続されるポイントでは、グ

ラウンドに接続するビアを使用してください。

VDD1 電源の配線とデカップリング

VDD1 電源は、ピン 1、ピン 19、ピン 20 に接続します。電源は、

ピン 1 に 100 nF のコンデンサを接続してデカップリングする必

要があります。この電源パターンは、ピン 19 とピン 20 に接続

することができます。直列のフェライト・ビードを VDD1 電源

とピン 1～ピン 19 およびピン 20 を接続する際に使います。フ

ェライト・ビードは、VDD1 電源上の高周波ノイズまたはリン

ギングをアイソレーションします。ピン 19 とピン 20 の VDD1電源を 100 nF のコンデンサで露出パドルのグラウンドへデカッ

プリングしてください。

VIO電源のデカップリング

ピン 12 の VIO 電源は、ピン 13 のグラウンドへデカップリング

してください。

ピン 25～ピン 32 のデカップリングとレイアウト

ピン 25、ピン 26、ピン 28 の出力は一緒に接続し、これを低

ESR 低 ESL の 10 μF コンデンサを使ってピン 27 へデカップリン

グしてください。

ピン 25、ピン 26、ピン 28 に接続するパスの PCB パターン幅を

大きくして、これらのピンを接続するパスのインダクタンスを

小さくしてください。

AD7626 のリファレンス・ピンに使用される接続についても、

同じ対策が必要です。ピン 29、ピン 30、ピン 32 は一緒に接続

し、広い幅の PCB パターンを使ってインダクタンスを小さくし

てください。内蔵または外付けリファレンス・モードで、4.096 V のリファレンス電圧がピン 29、ピン 30、ピン 32 に出力され

ます。これらのピンは、低 ESR 低 ESL の 10 μF コンデンサでピ

ン 31 へデカップリングしてください。

図 43 に、AD7626 デバイス裏面の推奨レイアウト例を示します。

引き出した信号パターン接続、およびREFピン(ピン 29、ピン

30、ピン 32)とCAP2 ピン(ピン 25、ピン 26、ピン 28)に入力さ

れる信号のデカップリング・コンデンサの外形に注意してくだ

さい。

32

31

30

29

28

27

26

25PADDLE

1 2 3 4 5 6 7 8

9

10

11

12

13

14

15

16

24 23 22 21 20 19 18 17

4.096VEXTERNAL REFERENCE

(ADR434 OR ADR444)

076

48-0

13

図 43.ピン 24～ピン 32 に対する推奨 PCB レイアウトとデカップリング

AD7626

Rev. A － 25/25 －

外形寸法

COMPLIANT TO JEDEC STANDARDS MO-220-VHHD-2 011

708-

A

0.300.230.18

0.20 REF

0.80 MAX0.65 TYP

0.05 MAX0.02 NOM

12° MAX

1.000.850.80

SEATINGPLANE

COPLANARITY0.08

132

89

2524

1617

0.500.400.30

3.50 REF

0.50BSC

PIN 1INDICATOR

TOPVIEW

5.00BSC SQ

4.75BSC SQ

3.253.10 SQ2.95

PIN 1INDICATOR

0.60 MAX

0.60 MAX

0.25 MIN

EXPOSEDPAD

(BOTTOM VIEW)

FOR PROPER CONNECTION OFTHE EXPOSED PAD, REFER TOTHE PIN CONFIGURATION ANDFUNCTION DESCRIPTIONSSECTION OF THIS DATA SHEET.

図 44.32 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_VQ] 5 mm × 5 mm ボディ、極薄クワッド

(CP-32-2) 寸法: mm

オーダー・ガイド

Model1 Temperature Range Package Description Package Option

AD7626BCPZ −40°C to +85°C 32-Lead Lead Frame Chip Scale Package [LFCSP_VQ] CP-32-2

AD7626BCPZ-RL7 −40°C to +85°C 32-Lead Lead Frame Chip Scale Package [LFCSP_VQ] CP-32-2

EVAL-AD7626EDZ2 Evaluation Board

EVAL-CED1Z3 Converter Evaluation and Development Board 1 Z = RoHS 準拠製品。 2 これは単独の評価ボードとして、または評価/デモ目的の EVAL-CEDIZ と組み合わせて、使用することができます。 3 このボードを使うと、PC からの制御とモデル番号の後ろに EDが付くすべてのアナログ・デバイセズ評価ボードとの通信が可能です。

ad7626: 16 ビット 10 msps の pulsar 差動 adc...16ビット10 mspsの pulsar差動adc ad7626...

Documents