ak5534 japanese datasheet - akm - asahi kasei ... mclk t b mod 2 1 0 n ovf / e c [ak5534]...

[AK5534]

015099892-J-00 2016/03 - 1 -

1. 概要

AK553xシリーズはディジタルオーディオ機器用に開発された差動入力、サンプリング周波数 8 kHz -

768 kHzの 32-bit A/Dコンバータです。111 dBのダイナミックレンジと 103 dB の S/(N+D) を低消費電

力で実現しています。

AK5534は 4チャネルの A/Dコンバータを持ち、ミキサーやマルチチャネルレコーダに最適です。4種

類のディジタルフィルタを内蔵し、お好みの音質に合わせて選択することができます。TDMオーディオ

フォーマットに対応し DSPとの接続が容易です。また、11.2 MHzまでの DSD出力が可能です。チャ

ネル加算機能を使うと 4-to-2 mode時 114 dB 、4-to-1 mode時 114 dBにダイナミックレンジが向上し

ます。

2. 特長

サンプリングレート: 8 kHz - 768 kHz

入力部: 完全差動入力

S/(N+D): 103 dB DR: 111 dB (4-to-2 mode: 114 dB, 4-to-1 mode: 117 dB) S/N: 111 dB (4-to-2 mode: 114 dB, 4-to-1 mode: 117 dB)

内蔵フィルタ: LPF 4種類, ディジタルHPF

電源電圧: 3.0-3.6 V (アナログ), 1.7-1.98 V or 3.0- 3.6 V (ディジタル)

出力フォーマット: PCM mode: 24-bit/32-bit 前詰め, I2S or TDM

DSD mode: DSD Native 64, 128, 256

Optimal Data Placement modeによりTDM mode時のSlot利用効率を最大化

カスケードTDM I/F: TDM512: fs= 48 kHzに対応

TDM256: fs= 96 kHz or 48 kHzに対応

TDM128: fs= 192 kHz, 96 kHz or 48 kHzに対応

動作モード: Matert mode & Slave mode

検出機能: 入力オーバフロー

レジスタインタフェース: 3-wire Serial and I2C μP I/F(ピン設定も可)

消費電力: 96mW (@AVDD= 3.3 V, TVDD= 3.3 V, fs= 48 kHz)

パッケージ: 48-pin QFN

4-Channel Differential 32-bit ADC

AK5534

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3. 目次

1. 概要 .................................................................................................................................................. 1

2. 特長 .................................................................................................................................................. 1

3. 目次 .................................................................................................................................................. 2

4. ブロック図 .......................................................................................................................................... 3

ブロック図 ......................................................................................................................................... 3

5. ピン配置と機能説明 ............................................................................................................................ 4

ピン配置 ............................................................................................................................................. 4

機能説明 ............................................................................................................................................. 5

使用しないピンの処理について ........................................................................................................ 7

6. 絶対最大定格 ....................................................................................................................................... 8

7. 推奨動作条件 ....................................................................................................................................... 8

8. アナログ特性 ....................................................................................................................................... 9

9. フィルタ特性 ..................................................................................................................................... 10

ADCフィルタ特性 (fs = 48 kHz) ...................................................................................................... 10

ADCフィルタ特性 (fs = 96 kHz) ...................................................................................................... 12

ADCフィルタ特性 (fs = 192 kHz) .................................................................................................... 14

ADCフィルタ特性 (fs = 384 kHz) .................................................................................................... 16

ADCフィルタ特性 (fs = 768 kHz) .................................................................................................... 17

10. DC特性 .......................................................................................................................................... 18

11. スイッチング特性 .......................................................................................................................... 19

タイミング波形 ................................................................................................................................ 26

12. 動作説明 ........................................................................................................................................ 31

ディジタルコア電源 .......................................................................................................................... 31

出力モード ....................................................................................................................................... 31

Master modeとSlave mode ............................................................................................................. 31

システムクロック ............................................................................................................................ 31

オーディオインタフェースフォーマット ........................................................................................ 34

Channel Summation (PCM mode, DSD mode) ............................................................................... 46

Optimal Data Placement mode (PCM mode, DSD mode) .............................................................. 46

CH Power Down & Channel Summation (PCM mode, DSD mode) ................................................ 46

データスロット配置 ......................................................................................................................... 50

ディジタルフィルタ選択機能 (PCM mode) .................................................................................... 51

ディジタルHPF (PCM mode) .......................................................................................................... 51

オーバフロー検出機能 (PCM mode , DSD mode)........................................................................... 51

LDO .................................................................................................................................................. 52

リセット ........................................................................................................................................... 52

パワーアップ／ダウンシーケンス例 ............................................................................................... 53

動作モードコントロール ................................................................................................................. 56

レジスタコントロールインタフェース............................................................................................ 56

レジスタマップ ................................................................................................................................ 60

レジスタ詳細説明 ............................................................................................................................ 60

13. 外部接続回路例 ............................................................................................................................. 63

14. パッケージ ..................................................................................................................................... 66

外形寸法図 ....................................................................................................................................... 66

材質・メッキ仕様 ............................................................................................................................ 66

マーキング ....................................................................................................................................... 66

15. オーダリングガイド ...................................................................................................................... 67

16. 改訂履歴 ........................................................................................................................................ 67

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4. ブロック図

ブロック図

Figure 1. AK5534 Block Diagram

Voltage Reference

Serial Output Interface

Delta-Sigma Modulator

Controller

LDO

Decimation Filter

HPF AIN1P

AIN1N DIF0/DSDSEL0

DIF1/DSDSEL1

BICK/DCLK

LRCK/DSDOL1

PS/CAD0_SPI CKS0/SDA/CDTI CKS1/CAD0_I2C/CSN CKS2/SCL/CCLK CKS3/CAD1

VDD18 VR

EF

H1

VR

EF

L1

VR

EF

H2

VR

EF

L2

LDOE TVDD

AVDD

AVSS

DVSS

PD

N


Decimation Filter

HPF AIN2P

AIN2N


Decimation Filter

HPF AIN3P

AIN3N


Decimation Filter

HPF AIN4P

AIN4N

TDMIN/DSDOR1

SDTO1/DSDOL2

SDTO2/DSDOR2

DP

TDM0

TDM1

ODP

MC

LK

TE

ST

SL

OW

/DC

KB

SD

/PM

OD

PW

2

PW

1

PW

0

MS

N

OV

F

DC

KS

/HP

FE

I2C

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5. ピン配置と機能説明

ピン配置

* パッケージ裏面中央の露出パッド(Exposed Pad)は、オープンまたはグランドに接続して下さい

Figure 2. ピン配置図

DIF0/DSDSEL0

DIF1/DSDSEL1

TDM0

TDM1

PSN/CAD0_SPI

I2C

DP

HPFE/DCKS

LDOE

ODP

AIN1P

AIN1N

MSN

PW2

PW1

PW0

PDN

VDD18

DVSS

TVDD

MCLK

TEST

AIN4P

AIN4N

NC

VR

EF

L1

VR

EF

H1

AIN

2N

AIN

2P

AV

DD

AV

SS

AIN

3P

AIN

3N

VR

EF

H2

VR

EF

L2

NC

SD

/PM

OD

SL

OW

/DC

KB

CK

S3

/CA

D1

CK

S2

/SC

L/C

CL

K

CK

S1

/CA

D0

_I2

C/C

SN

CK

S0

/SD

A/C

DT

I

OV

F

SD

TO

2/D

SD

OR

2

SD

TO

1/D

SD

OL2

TD

MIN

/DS

DO

R1

LR

CK

/DS

DO

L1

BIC

K/D

CLK

48QFN TOP VIEW

1

2

3

4

5

6

7

8

9

10

11

12

24

23

22

21

20

19

18

17

16

15

14

13

36

35

34

33

32

31

30

29

28

27

26

25

37

38

39

40

41

42

43

44

45

46

47

48 Exposed Pad (Back Face) *

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機能説明

No. Pin Name I/O Function Power Down Status

1 NC - No internal bonding. Connect to AVSS. -

2 VREFL1 I ADC Low Level Voltage Reference Input Pin - 3 VREFH1 I ADC High Level Voltage Reference Input Pin - 4 AIN2N I Channel 2 Negative Input Pin - 5 AIN2P I Channel 2 Positive Input Pin - 6 AVDD - Analog Power Supply Pin (AIN1-4), 3.0-3.6 V -

7 AVSS - Analog Ground Pin (AIN1-4) -

8 AIN3P I Channel 3 Positive Input Pin - 9 AIN3N I Channel 3 Negative Input Pin -

10 VREFH2 I ADC High Level Voltage Reference Input Pin - 11 VREFL2 I ADC Low Level Voltage Reference Input Pin - 12 NC - No internal bonding. Connect to AVSS. -

13 AIN4N I Channel 4 Negative Input Pin - 14 AIN4P I Channel 4 Positive Input Pin - 15 TEST I TEST Enable Pin - 16 MCLK I Master Clock Input Pin -

17 TVDD - Digital I/O Buffers and LDO Power Supply Pin, 1.7-1.98 V (LDOE pin= “L”) or 3.0-3.6 V (LDOE pin= “H”).

-

18 DVSS - Digital Ground Pin -

19 VDD18

I Digital Core Power Supply Pin, 1.7-1.98 V (LDOE pin= “L”) -

O LDO Stabilization Capacitor Connect Pin. (LDOE pin= “H”) Hi-z & Pull Down with

500 Ω

20 PDN I Reset & Power Down Pin “L”: Reset & Power Down, “H” : Normal Operation

-

21 PW0 I Power Management Pin, Channel Summation Mode select Pin1 -

22 PW1 I Power Management Pin, Channel Summation Mode select Pin2 -

23 PW2 I Power Management Pin, Channel Summation Mode select Pin3, - 24 MSN I Master/Slave Select Pin -

25

BICK

I Audio Serial Data Clock Input Pin in PCM & Slave Mode (This pin is pull down by 100 kΩ internally.)

-

O Audio Serial Data Clock Output Pin in PCM & Master Mode (This pin is pull down by 100 kΩ internally.)

Hi-z

DCLK O DSD Clock Output Pin in DSD Mode (This pin is pull down by 100 kΩ internally.)

Hi-z

26

LRCK

I Channel Clock Input Pin in PCM & Slave Mode (This pin is pull down by 100 kΩ internally.)

-

O Channel Clock Output Pin in PCM & Master Mode (This pin is pull down by 100 kΩ internally.)

Hi-z

DSDOL1 O Audio Serial Data Output Pin for AIN1 in DSD Mode (This pin is pull down by 100 kΩ internally.)

Hi-z

27

TDMIN I TDM Data Input Pin in PCM Mode (This pin is pull down by 100 kΩ internally.)

-

DSDOR1 O Audio Serial Data Output Pin for AIN2 in DSD Mode (This pin is pull down by 100 kΩ internally.)

Hi-z

28 SDTO1 O Audio Serial Data Output Pin for AIN1 and AIN2 in PCM Mode L

DSDOL2 O Audio Serial Data Output Pin for AIN3 in DSD Mode L

29 SDTO2 O Audio Serial Data Output Pin for AIN3 and AIN4 in PCM Mode L

DSDOR2 O Audio Serial Data Output Pin for AIN4 in DSD Mode L

30 OVF O Analog Input Over Flow Flag Output Pin L

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No. Pin Name I/O Function Power Down Status

31

CKS0 I Clock Mode Select Pin -

SDA I/O Control Data I/O Pin in I2C Bus Serial Control Mode Hi-z

CDTI I Control Data Input Pin in 3-wire Serial Control Mode -

32


CAD0_I2C I Chip Address 0 Pin in I2C Bus Serial Control Mode -

CSN I Chip Select Pin in 3-wire Serial Control Mode -

33


SCL I Control Data Clock Pin in I2C Bus Serial Control Mode -

CCLK I Control Data Clock Pin in 3-wire Serial Control Mode -

34 CKS3 I Clock Mode Select Pin -

CAD1 I Chip Address 1 Pin in I2C Bus or 3-wire Serial Control Mode -

35 SLOW I Slow Roll-OFF Digital Filter Select Pin in PCM Mode -

DCKB I Polarity of DCLK Pin in DSD Mode -

36 SD I Short Delay Digital Filer Select Pin in PCM Mode -

PMOD I DSD Phase Modulation Mode Select Pin in DSD Mode -

37 DIF0 I

Audio Data Format Select Pin in PCM Mode “L”: MSB Justified, “H”: I

2S

-

DSDSEL0 I DSD Sampling Rate Control Pin in DSD Mode -

38 DIF1 I

Audio Data Format Select Pin in PCM Mode “L”: 24-bit Mode, “H”: 32-bit Mode

-

DSDSEL1 I DSD Sampling Rate Control Pin in DSD Mode -

39 TDM0 I TDM I/F Format Select Pin

* DSDモード時は、 “L”に固定してください。

-

40 TDM1 I TDM I/F Format Select Pin

* DSDモード時は、 “L”に固定してください。

-

41 PSN I

Control Mode Select Pin (I2C pin = “H”) “L”:I

2C Bus Serial Control Mode, “H” :Parallel Control Mode

-

CAD0_SPI I Chip Address 0 Pin in 3-wire serial control Mode (I2C pin = “L”) -

42 I2C I Control Mode Select Pin “L”: 3-wire Serial Control Mode “H”: I

2C Bus Serial Control Mode or Parallel Control Mode

-

43 DP I DSD Mode Enable Pin “L”: PCM Mode, “H”: DSD Mode

-

44 HPFE

I

High Pass Filter Enable Pin “L”: HPF Disable, “H”: HPF Enable

-

DCKS I Master Clock Frequency Select at DSD Mode (DSD Only) -

45 LDOE I

LDO Enable Pin “L”: LDO Disable, “H”: LDO Enable

This pin is pulled down by 100kΩ internally. -

46 ODP I Optimal Data Placement Mode Enable Pin -

47 AIN1P I Channel 1 Positive Input Pin -

48 AIN1N I Channel 1 Negative Input Pin -

Note 1. ディジタル入力ピンはフローティングにしないでください。

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使用しないピンの処理について

使用しない入出力ピンは下記のように処理してください。

PCM mode時

区分ピン名設定

Analog

AIN1-4P, AIN1-4N オープン

VREFH1-2 AVDDに接続

VREFL1-2, NC AVSSに接続

Digital TDMIN, TEST DVSSに接続

SDTO1-2, OVF オープン

DSD mode時

区分ピン名設定

Analog

AIN1-4P, AIN1-4N オープン

VREFH1-2 AVDDに接続

VREFL1-2, NC AVSSに接続

Digital TDM0, TDM1, TEST DVSSに接続

DSDDOL1-2, DSDDOR1-2, OVF オープン

Note 2. 使用しないチャネルはパワーダウンしてください。

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6. 絶対最大定格

(VSS= 0 V; Note 3)

Parameter Symbol Min. Max. Unit

電源電圧

アナログ電源 (AVDD pin)

ディジタルインタフェース電源 (TVDD pin)

ディジタルコア電源 (VDD18 pin) (Note 4)

AVDDam

TVDDam

VDD18am

−0.3

−0.3

−0.3

6.0

4.0

2.5

V

V

V

入力電流 (電源ピンを除く) IIN - 10 mA

アナログ入力電圧 (AIN1-4P, AIN1-4N pins) VINA −0.3 AVDD+0.3 V

ディジタル入力電圧 VIND −0.3 TVDD+0.3 V

動作周囲温度

タブVSS接続の場合

タブオープンの場合

Ta

Ta

−40

−40

105

70

°C

°C

保存温度 Tstg −65 150 °C

Note 3. 電圧はすべてグラウンドピンに対する値です。

Note 4. 1.8V LDOをオフにして(LDOE pin= “L”)、VDD18 pinに外から電源電圧を供給する場合です。

注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。

また通常の動作は保証されません。

7. 推奨動作条件

(VSS= 0 V; Note 3)

Parameter Symbol Min. Typ. Max. Unit

電源電圧

アナログ電源 (AVDD pin) AVDD 3.0 3.3 3.6 V

(LDOE pin= “L”) (Note 5)


(Note 6)

ディジタルコア電源 (VDD18 pin)

TVDD

VDD18

1.7

1.7

1.8

1.8

1.98

1.98

V

V

(LDOE pin= “H”) (Note 7)


TVDD

3.0

3.3

3.6

V

Voltage Reference (Note 9)

“H” voltage Reference (Note 8) VREFH1-2 3.0 3.3 3.6 V

“L” voltage reference VREFL1-2 - AVSS - V

Note 3. 電圧はすべてグラウンドピンに対する値です。

Note 5. LDOE pin= “L”のとき、TVDD pinは VDD18 pinより先にまたは同時に立ち上げてください。

AVDD pinとTVDD pinの間及びAVDD pinとVDD18 pinの間の立上げ順序に制限はありません。

Note 6. LDOE pin= “L”のとき、TVDDは VDD18±0.1 V以内にしてください。

Note 7. LDOE pin= “H”のとき、内部 LDOが 1.8 Vを出力します。

TVDD pinと AVDD pinの電源立ち上げシーケンスを考慮する必要はありません。

Note 8. VREFH1-2は AVDD+0.1 V以下にしてください。

Note 9. VREFL1-2は AVSSと同電位にしてください。

アナログ入力電圧は(VREFH) – (VREFL)に比例します。

Vin (Typ., @ 0dB) = 1.85 (VREFH) – (VREFL) / 3.3 [V].

注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負を負いません。

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8. アナログ特性

(特記なき場合はTa= 25 C; AVDD= 3.3 V; TVDD= 3.3 V, fs= 48 kHz, BICK= 64fs;

Signal Frequency= 1 kHz; 24-bit Data; Measurement frequency= 20 Hz-20 kHz at fs= 48 kHz, 40 Hz-40 kHz at fs= 96 kHz, 40 Hz-40 kHz at fs= 192 kHz)

Parameter Min. Typ. Max. Unit

Analog Input Characteristics:

Resolution - - 32 bit

Input Voltage (Note 10) 1.75 1.85 1.95 Vpp

S/(N+D)

fs= 48 kHz BW=20 kHz

1 dBFS

20 dBFS

60 dBFS

97 - -

103 89 49

- - -

dB dB dB

fs= 96 kHz BW= 40 kHz

1 dBFS

20 dBFS

60 dBFS

- - -

103 86 46

- - -

dB dB dB

fs= 192 kHz BW= 40 kHz

1 dBFS

20 dBFS

60 dBFS

- - -

103 86 46

- - -

dB dB dB

Dynamic Range

(60dBFS with A-weighted)

Not Sum. mode 4-to-2 mode 4-to-1 mode

106 - -

111 114 117

- - -

dB dB dB

S/N (A-weighted)

Not Sum. mode 4-to-2 mode 4-to-1 mode

106 - -

111 114 117

- - -

dB dB dB

Input Resistance

DSD 64fs時は、2倍になります。 (DSD128, DSD256時は表の通り)

8.8 10.4 12.0 k

Interchannel Isolation (AIN1↔AIN2, AIN3↔AIN4)

110 120 - dB

Interchannel Gain Mismatch - 0 0.5 dB

Power Supply Rejection (Note 11) - 60 - dB

Power Supplies

Power Supply Current Normal Operation (PDN pin = “H”, LDOE pin = “H”) AVDD+VREFH1/2 TVDD (fs= 48 kHz) TVDD (fs= 96 kHz) TVDD (fs= 192 kHz) Power Down Mode (PDN pin = “L”) (Note 12) AVDD+TVDD

- - - - -

20 9 16 15

10

26 12 21 20

100

mA mA mA mA

A

Note 10. ADC出力がフルスケールになる(AINnP)(AINnN)の値です(n=1-4)。

Vin = 0.56 (VREFHmVREFLm) [Vpp]. (m=1-2)

Note 11. VREFH1-2を一定にしてAVDD, TVDDに1 kHz, 20 mVppの正弦波を重畳した場合です。

Note 12. 全てのディジタル入力ピンをTVDDまたはTVSSに固定した時の値です。

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9. フィルタ特性

ADCフィルタ特性 (fs = 48 kHz)

(Ta= 40 - +105 C; AVDD= 3.0-3.6 V, TVDD=1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”), VDD18= 1.7-1.98 V (LDOE pin= “L”))


Digital Filter (Decimation LPF): SHARP ROLL-OFF (Figure 3) (SD pin= “L”, SLOW pin= “L”)

Passband (Note 13) +0.001/0.06 dB PB 0 - 22.0 kHz

6.0 dB - 24.4 - kHz

Stopband (Note 13) SB 27.9 - - kHz

Stopband Attenuation SA 85 - - dB

Group Delay Distortion 0 - 20.0 kHz GD - 0 - 1/fs

Group Delay (Note 14) GD - 19 - 1/fs

Digital Filter (Decimation LPF): SLOW ROLL-OFF (Figure 4) (SD pin= “L”, SLOW pin= “H”)

Passband (Note 13)

+0.001/0.076 dB

6.0 dB

PB

0 -

- 21.9

12.5 -

kHz kHz





Digital Filter (Decimation LPF): SHORT DELAY SHARP ROLL-OFF FILTER (Figure 5) (SD pin= “H”, SLOW pin= “L”)

Passband (Note 13) +0.001/0.06 dB PB 0 - 22.0 kHz

6.0 dB - 24.4 - kHz



Group Delay Distortion 0 - 20.0 kHz GD - - 2.8 1/fs


Digital Filter (Decimation LPF): SHORT DELAY SLOW ROLL-OFF (Figure 6) (SD pin= “H”,SLOW pin= “H”)

Passband (Note 13)

+0.001/0.076 dB

6.0 dB

PB

0 -

- 21.9

12.5 -

kHz kHz





Digital Filter (HPF):

Frequency Response 3.0 dB FR - 1.0 - Hz

0.5 dB - 2.5 - Hz

(Note 13) 0.1 dB - 6.5 - Hz

Note 13. 各振幅特性の周波数は fs (システムサンプリングレート)に比例します。

例えば PB (+0.001 dB/0.06 dB) は 0.46 fs (SHARP ROLL-OFF)で、

PB (+0.001 dB/0.076 dB) は 0.26 fs (SLOW ROLL-OFF) になります。

Note 14. ディジタルフィルタによる遅延演算で、ADC部はアナログ信号が入力されてからSDTO Lchの

MSBの出力タイミングまでの時間です。また、オーディオインターフェースでの出力時に、最

大+1[1/fs]の誤差を生じる可能性があります。

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Figure 3. SHARP ROLL-OFF (fs= 48 kHz)

Figure 4. SLOW ROLL-OFF (fs= 48 kHz)

Figure 5. SHORT DELAY SHARP ROLL-OFF (fs= 48 kHz)

Figure 6. SHORT DELAY SLOW ROLL-OFF (fs=48 kHz)

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(Ta= 40 - +105 C; AVDD=3.0-3.6 V, TVDD=1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”), VDD18= 1.7-1.98 V (LDOE pin= “L”))


Digital Filter (Decimation LPF): SHARP ROLL-OFF (Figure 7) (SD pin= “L”, SLOW pin= “L”)

Passband (Note 13)

+0.001/0.06 dB

6.0 dB PB

0

- 48.8

44.1

kHz kHz





Digital Filter (Decimation LPF): SLOW ROLL-OFF (Figure 8) (SD pin= “L”, SLOW pin= “H”)

Passband (Note 13)

+0.001/0.076 dB

6.0 dB PB

0 -

- 43.8

25

kHz kHz

Stopband (Note 13) SB 73 - - kHz




Digital Filter (Decimation LPF): SHORT DELAY SHARP ROLL-OFF (Figure 9) (SD pin= “H”,SLOW pin= “L”)

Passband (Note 13) +0.001/0.06 dB PB

0 - 44.1 kHz

6.0 dB - 48.8 - kHz

Stopband (Note 13) SB 55.7 - kHz

Stopband Attenuation SA 85 - dB



Digital Filter (Decimation LPF): SHORT DELAY SLOW ROLL-OFF (Figure 10) (SD pin=“H”, SLOW pin= “H”)


0 - 25 kHz

6.0 dB - 43.8 - kHz


Stopband Attenuation SA 85 - dB




Frequency Response 3.0 dB FR - 1.0 - Hz

0.5 dB - 2.5 - Hz

(Note 13) 0.1 dB - 6.5 - Hz


例えば、PB (+0.001 dB/0.06 dB) は 0.46 fs (SHARP ROLL-OFF)で、

PB (+0.001 dB/0.076 dB) は 0.26 fs (SLOW ROLL-OFF)になります。




[AK5534]

015099892-J-00 2016/03 - 13 -

Figure 7. SHARP ROLL-OFF (fs= 96 kHz)

Figure 8. SLOW ROLL-OFF (fs= 96 kHz)

Figure 9. SHORT DELAY SHARP ROLL-OFF (fs=96 kHz)

Figure 10. SHORT DELAY SLOW ROLL-OFF (fs= 96 kHz)

[AK5534]

015099892-J-00 2016/03 - 14 -




Digital Filter (Decimation LPF): SHARP ROLL-OFF (Figure 11) (SD pin=“L”, SLOW pin= “L”)

Passband (Note 13)

+0.001/0.037 dB

6.0 dB PB

0

- 100.2

83.7

kHz kHz





Digital Filter (Decimation LPF): SLOW ROLL-OFF (Figure 12) (SD pin=“L”, SLOW pin= “H”)

Passband (Note 13)

+0.001/0.1 dB

6.0 dB PB

0

- 75.2

31.5

kHz kHz





Digital Filter (Decimation LPF): SHORT DELAY SHARP ROLL-OFF FILTER (Figure 13) (SD pin=“H”, SLOW pin= “L”)


0 - 83.7 kHz

6.0 dB - 100.2 - kHz





Digital Filter (Decimation LPF): SHORT DELAY SLOW ROLL-OFF FILTER (Figure 14) (SD pin=“H”, SLOW pin= “H”)


0 - 31.5 kHz

6.0 dB - 75.2 - kHz






Frequency Response 3.0dB FR - 1.0 - Hz

0.5dB - 2.5 - Hz

(Note 13) 0.1dB - 6.5 - Hz


例えば PB (+0.001 dB/0.037 dB) は 0.436 fs (SHARP ROLL-OFF)で、

PB (+0.001 dB/0.1 dB) は 0.164 fs (SLOW ROLL-OFF)になります。




[AK5534]

015099892-J-00 2016/03 - 15 -

Figure 11. SHARP ROLL-OFF (fs=192 kHz)

Figure 12. SLOW ROLL-OFF (fs=192 kHz)

Figure 13. SHORT DELAY SHARP ROLL-OFF (fs=192 kHz)

Figure 14. SHORT DELAY SLOW ROLL-OFF (fs=192 kHz)

[AK5534]

015099892-J-00 2016/03 - 16 -




Digital Filter (Decimation LPF) (Figure 15)

(SD pin = “X”, SLOW pin = “X”) * SD pin, Slow pin に依存しません。

Frequency Response (Note 13)

0.1 dB

1.0 dB

3.0 dB

6.0 dB

FR

- - - -

81.75 114

137.63 157.2

- - - -

kHz kHz kHz kHz



Group Delay Distortion 0 - 40.0 kHz ΔGD - 0 - 1/fs






Figure 15. Frequency Response (fs = 384 kHz)

[AK5534]

015099892-J-00 2016/03 - 17 -




Digital Filter (Decimation LPF) (Figure 16)

(SD pin = “X”, SLOW pin = “X”) * SD pin, Slow pinに依存しません。

Frequency Response (Note 13)

0.1 dB

1.0 dB

3.0 dB

6.0 dB

FR

- - - -

26.25 83.75 144.5 203.1

- - - -

kHz kHz kHz kHz



Group Delay Distortion 0 - 40.0 kHz ΔGD - 0 - 1/fs






Figure 16. Frequency Response (fs= 768 kHz)

[AK5534]

015099892-J-00 2016/03 - 18 -

10. DC特性

(Ta= 40-105 C; AVDD= 3.0-3.6 V, VDD18= 1.7-1.98 V (LDOE pin=“L”))


TVDD= 3.0-3.6 V (LDOE pin=”H”)

High-Level Input Voltage (Note 15) Low-Level Input Voltage (Note 15)

VIH

VIL

70%TVDD

-

-

-

-

30%TVDD

V

V

High-Level Output Voltage (Note 16)

(Iout= 100 µA) Low-Level Output Voltage (Note 17) (except SDA pin: Iout= 100 µA) (SDA pin: Iout= 3 mA)

VOH

VOL

VOL

TVDD0.5

-

-

-

-

-

-

0.5

0.4

V

V

V

TVDD= 1.7-1.98 V (LDOE pin=”L”)

High-Level Input Voltage (Note 15) Low-Level Input Voltage (Note 15)

VIH VIL

80%TVDD -

- -

- 20%TVDD

V V

High-Level Output Voltage (Note 16)

(Iout= 100 µA) Low-Level Output Voltage (Note 17) (except SDA pin: Iout= 100 µA) (SDA pin: Iout= 3 mA)

VOH

VOL

VOL

TVDD0.3

-

-

-

-

-

-

0.3

20%TVDD

V

V

V

Input Leakage Current Iin - - 10 A

Note 15. MCLK, PDN, PW0-2, MSN, BICK (Slave mode), LRCK (Slave mode), TDMIN, SLOW/DCKB, SD/PMOD, CKS0/SDA (Write)/CDTI, CKS1/CAD_I2C/CSN, CKS2/SCL/CCLK, CKS3/CAD1, DIF0/DSDSEL0, DIF1/DSDSEL1, TDM0, TDM1, PS/CAD0_SPI, I2C, DP, DCKS/HPFE, LDOE, ODP, TEST pins

Note 16. BICK (Master mode)/DCLK, LRCK (Master Mode)/DSDOL1, DSDOR1, SDTO1/DSDOL2, SDTO2/DSDOR2, OVF pins

Note 17. Note 16. のpin およびSDA (Read)。プルアップ抵抗の接続先はTVDD+0.3 V以内にしてくださ

い。

[AK5534]

015099892-J-00 2016/03 - 19 -

11. スイッチング特性

(Ta= 40 - +105 C; AVDD= 3.0-3.6 V, TVDD= 1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”), VDD18= 1.7-1.98 V (LDOE pin=“L”), CL= 10 pF)


Master Clock Timing (Figure 18) fCLK dCLK

2.048

45

- -

49.152

55

MHz

% Frequency Duty Cycle

LRCK Frequency (Slave mode) (Figure 17)

Normal mode (TDM1-0 bits = “00”) Normal Speed mode Double Speed mode Quad Speed mode Oct Speed mode Hex Speed mode Duty Cycle

fsn fsd fsq fso fsh

Duty

8 54

108 - -

45

- - -

384 768

-

54 108 216

- -

55

kHz kHz kHz kHz kHz %

TDM128 mode (TDM1-0 bits = “01”) Normal Speed mode Double Speed mode Quad Speed mode High Time Low Time

fsn fsd fsq

tLRH tLRL

8 54

108 1/128fs 1/128fs

- - - - -

54 108 216

- -

kHz kHz kHz ns ns

TDM256 mode (TDM1-0 bits = “10”) Normal Speed mode Double Speed mode High time Low time

fsn fsd

tLRH tLRL

8 54

1/256fs 1/256fs

- - - -

54 108

- -

kHz kHz ns ns

TDM512 mode (TDM1-0 bits = “11”) Normal Speed mode High Time Low Time

fsn

tLRH tLRL

8

1/512fs 1/512fs

- - -

54 - -

kHz ns ns

LRCK Frequency (Master mode) (Figure 18)

Normal mode (TDM1-0 bits = “00”) Normal Speed mode Double Speed mode Quad Speed mode Oct Speed mode Hex Speed mode Duty Cycle

fsn fsd fsq fso fsh

Duty

8 54

108 - - -

- - -

384 768 50

54 108 216

- - -

kHz kHz kHz kHz kHz %

TDM128 mode (TDM1-0 bits = “01”) Normal Speed mode Double Speed mode Quad Speed mode High Time

fsn fsd fsq

tLRH

8 54

108 -

- - -

1/4fs

54 108 216

-

kHz kHz kHz ns

TDM256 mode (TDM1-0 bits = “10”) Normal Speed mode Double Speed mode High Time

fsn fsd

tLRH

8 54 -

- -

1/8fs

54 108

-

kHz kHz ns

TDM512 mode (TDM1-0 bits = “11”) Normal Speed mode High Time

fsn

tLRH

8 -

-

1/16fs

54 -

kHz ns

Note 18. 1024fs, 512fs or 768fs /256fs or 384fs /128fs or 192fs を切り換えた場合はPDN pinまたはRSTN

bitでリセットしてください。

[AK5534]

015099892-J-00 2016/03 - 20 -



Audio Interface Timing (Slave mode)

Normal mode (TDM1-0 bits = “00”)

(8 kHz fs 216 kHz) (Figure 19) (LDOE pin = “H”) BICK Period

Normal Speed mode Double Speed mode Quad Speed mode

BICK Pulse Width Low BICK Pulse Width High LRCK Edge to BICK “↑” (Note 19) BICK “↑” to LRCK Edge (Note 19) LRCK to SDTO (MSB) (Except I

2S Mode)

BICK “↓”toSDTO1/2

tBCK tBCK tBCK tBCKL tBCKH tLRB tBLR tLRS tBSD

1/128fsn 1/128fsd 1/64fsq

32 32 25 25 - -

- - - - - - - - -

- - - - - - -

25 25

ns ns ns ns ns ns ns ns ns

Normal mode (TDM1-0 bits = “00”) (8kHz ≤ fs ≤ 216kHz) (Figure 19) (LDOE pin = “L”) BICK Period Normal Speed mode(8 kHz ≤ fs ≤ 48 kHz) Double Speed mode(48 kHz ≤ fs ≤ 96 kHz) Quad Speed mode(96 kHz ≤ fs ≤ 192 kHz)

BICK Pulse Width Low BICK Pulse Width High LRCK Edge to BICK “↑” (Note 19) BICK “↑” to LRCK Edge (Note 19) LRCK to SDTO (MSB) (Except I

2S Mode)

BICK “↓” to SDTO1/2

tBCK tBCK tBCK tBCKL tBCKH tLRB tBLR tLRS tBSD

1/128fsn 1/128fsd 1/64fsq

36 36 30 30 - -

- - - - - - -

-

-

- - - - - - -

30 30


Normal mode (TDM1-0 bits = “00”) (fs = 384kHz, 768kHz) (Figure 20) BICK Period Oct Speed mode Hex Speed mode

BICK Pulse Width Low BICK Pulse Width High LRCK Edge to BICK “↑” (Note 19) BICK “↑” to LRCK Edge (Note 19) BICK “↑” to SDTO1/2

tBCK tBCK tBCKL tBCKH tLRB tBLR

tBSDD

1/64fso 1/48fsh

12 12 12 12 5

- - - - - - -

- - - - - -

22

ns ns ns ns ns ns ns



Note 19. この規格値はLRCKのエッジとBICKの“↑”が重ならないように規定しています。

[AK5534]

015099892-J-00 2016/03 - 21 -



Audio Interface Timing (Slave mode) (Figure 21)

TDM128 mode (TDM1-0 bits = “01”) BICK Period


BICK Pulse Width Low BICK Pulse Width High LRCK Edge to BICK “↑” (Note 19) BICK “↑” to LRCK Edge (Note 19) BICK “↑” to SDTO1 TDMIN Hold Time TDMIN Setup Time

tBCK tBCK tBCK

tBCKL tBCKH tLRB tBLR

tBSDD tSDH tSDS

1/128fsn 1/128fsd 1/128fsq

14 14 14 14 5 5 5

- - - - - - - - - -

- - - - - - -

30 - -

ns ns ns ns ns ns ns ns ns ns


Normal Speed mode Double Speed mode

BICK Pulse Width Low BICK Pulse Width High LRCK Edge to BICK “↑” (Note 19) BICK “↑” to LRCK Edge (Note 19) BICK “↑” to SDTO1 TDMIN Hold Time TDMIN Setup Time

tBCK tBCK

tBCKL tBCKH tLRB tBLR

tBSDD tSDH tSDS

1/256fsn 1/256fsd

14 14 14 14 5 5 5

- - - - - - - - -

- - - - - -

30 - -



Normal Speed mode BICK Pulse Width Low BICK Pulse Width High LRCK Edge to BICK “↑” (Note 19) BICK “↑” to LRCK Edge (Note 19) BICK “↑” to SDTO1 TDMIN Hold Time TDMIN Setup Time

tBCK tBCKL tBCKH tLRB tBLR

tBSDD tSDH tSDS

1/512fsn 14 14 14 14 5 5 5

- - - - - - - -

- - - - -

30 - -

ns ns ns ns ns ns ns ns



Note 19. この規格値はLRCKのエッジとBICKの“↑”が重ならないように規定しています。

[AK5534]

015099892-J-00 2016/03 - 22 -



Audio Interface Timing (Master mode) (Figure 21)

Normal mode (TDM1-0 bits = “00”)

(8 kHz fs 216 kHz) BICK Period Normal Speed mode Double Speed mode Quad Speed mode BICK Duty BICK “↓” to LRCK Edge BICK “↓”to SDTO1/2

tBCK tBCK tBCK dBCK tMBLR tBSD

- - - -

20

20

1/64fsn 1/64fsd 1/64fsq

50 - -

- - - -

20 20

ns ns ns % ns ns

Normal mode (TDM1-0 bits = “00”) (fs = 384 kHz, 768 kHz) (LDOE pin = ”H”) BICK Period Oct speed mode Hex speed mode BICK Duty BICK “↓” to LRCK Edge BICK “↓” to SDTO1/2

tBCK tBCK dBCK tMBLR tBSD

- - -

4

4

1/64fso 1/64fsh

50 - -

- - - 4 4

ns ns % ns ns

Normal mode (TDM1-0 bits = “00”) (fs = 384 kHz,768 kHz) (LDOE pin = ”L”) BICK Period Oct speed mode Hex speed mode BICK Duty BICK “↓” to LRCK Edge BICK “↓” to SDTO1/2

tBCK tBCK dBCK tMBLR tBSD

- - -

5

5

1/64fso 1/48fsh

50 - -

- - - 5 5

ns ns % ns ns



[AK5534]

015099892-J-00 2016/03 - 23 -






BICK Duty BICK “↓” to LRCK Edge BICK “↓” to SDTO1/2 TDMIN Hold Time TDMIN Setup Time

tBCK tBCK tBCK dBCK tMBLR tBSD tSDH tSDS

- - - -

5

5 5 5

1/128fsn 1/128fsd 1/128fsq

50 - - - -

- - - - 5 5 - -

ns ns ns % ns ns ns ns


Normal Speed mode Double Speed mode

BICK Duty BICK “↓” to LRCK Edge BICK “↓” to SDTO1 TDMIN Hold Time TDMIN Setup Time

tBCK tBCK dBCK tMBLR tBSD tSDH tSDS

- - -

5

5 5 5

1/256fsn 1/256fsd

50 - - - -

- - - 5 5 - -

ns ns % ns ns ns ns


Normal Speed mode BICK Duty BICK “↓” to LRCK Edge BICK “↓” to SDTO1 TDMIN Hold Time TDMIN Setup Time

tBCK dBCK tMBLR tBSD tSDH tSDS

- -

5

5 5 5

1/512fsn 50 - - - -

- - 5 5 - -

ns % ns ns ns ns



[AK5534]

015099892-J-00 2016/03 - 24 -




DSD Audio Interface Timing (64fs mode, DSDSEL 1-0 bits = “00”) DCLK Period DCLK Pulse Width Low DCLK Pulse Width High DCLK Edge to DSDOL/R (Note 20)

tDCK tDCKL tDCKH tDDD

-

144 144

20

1/64fs - - -

- - -

20

ns ns ns ns



-

72 72

10

1/128fs - - -

- - -

10

ns ns ns ns



-

36 36

10

1/256fs - - -

- - -

10

ns ns ns ns

Note 18. 1024fs, 512fs or 768fs /256fs or 384fs /128fs or 192fs を切り換えた場合は PDN pinまたは

RSTN bitでリセットしてください。

Note 20. DCKB= “0”（default）設定時は、DCLK “↓” から DSDOL/Rのエッジまでの時間を tDDDと規定

し、DCKB= “1”設定時は、DCLK “↑”から DSDOL/Rのエッジまでの時間を tDDDと規定しま

す。

[AK5534]

015099892-J-00 2016/03 - 25 -



Control Interface Timing (3-Wire Serial mode): (Figure 25) (Figure 26) CCLK Period CCLK Pulse Width Low Pulse Width High CDTI Setup Timing CDTI Hold Timing CSN “H” Time CSN “↓” to CCLK “↑” CCLK “↑” to CSN “↑”

tCCK tCCKL tCCKH tCDS tCDH tCSW tCSS tCSH

200 80 80 40 40

150 50 50

- - - - - - - -

- - - - - - - -

ns ns ns ns ns ns ns ns

Control Interface Timing (I2C Bus mode): (Figure 27)

SCL CLOCK Frequency Bus Free Time Between Transmissions Start Condition Hold Tune (Prior to First Clock Pulse) Clock Low Time Clock High Time Setup Time for Repeated Start Condition SDA Hold Time from SCL Falling (Note 21) SDA Setup Time from SCL Rising Rise Time of Both SDA and SCL Lines Fall Time of Both SDA and SCL Lines Setup Time for Stop Condition Pulse Width of Spike Noise Suppressed by Input Filter Capacitive Load on Bus

fSCL tBUF

tHD STA tLow

tHIGH tSU STA tHD DAT tSU DAT

tR tF

tSU STO tSP Cb

-

1.3 0.6 1.3 0.6 0.6 0

0.1 - -

0.6 0 -

- - - - - - - - - - - - -

400

- - - - - - -

1.0 0.3 -

50 400

kHz µs µs µs µs µs µs µs µs µs µs ns pF

Power Down & Reset Timing (Figure 28) PDN Pulse Width (Note 22) PDN Reject Pulse Width (Note 22) PDN “↑” to SDTO1-2 valid (Note 23)

tPD

tRPD tPDV

150

- -

- -

583

-

30 -

ns ns 1/fs

Note 21. データは、最低300 ns(SCLの立ち上がり時間)の間、保持されなければなりません。

Note 22. 電源投入時はPDN pin を“L” にすることでリセットがかかります。

150 ns以上のPDN pin= “L”パルスでリセットがかかります。

30 ns以下のPDN pin= “L”パルスではリセットはかかりません。

Note 23. PDN pin を立ち上げてからのLRCKクロックの “↑” の回数です。

[AK5534]

015099892-J-00 2016/03 - 26 -

タイミング波形

[1]PCM Mode

1/fCLK

tdCLKL tdCLKH

MCLK

tBCK

tBCKL

VIH

tBCKH

BICK VIL

1/fs

LRCK 50%TVDD

tLRH tLRL Duty=tLRHfs100 or

tLRLfs100

50%TVDD

dCLK=tdCLKHfs100 or

tdCLKLfs100

Figure 17. Clock Timing (Slave Mode)

1/fCLK

tCLKL tCLKH

MCLK

1/fBCK

tBCKL tBCKH

BICK 50%TVDD

1/fs

LRCK 50%TVDD

tLRH

VOH

Duty=tLRHfs100

dBCK=tBCKHfBCK100 or

tBCKLfBCK100

50%TVDD

dCLK=tCLKHfCLK100 or

tCLKLfCLK100

Figure 18. Clock Timing (Master Mode)

[AK5534]

015099892-J-00 2016/03 - 27 -

tLRB

LRCK

VIH BICK

VIL

tLRS

SDTO1/2 50%TVDD

tBSD

VIH

VIL

tBLR

Figure 19. Audio Interface Timing (Normal Mode & Slave Mode: 8kHz≦fs≦216kHz)

tLRB

LRCK

VIH BICK

VIL

SDTO1/2 50%TVDD

VIH

VIL

tBLR

tBSDD

Figure 20. Audio Interface Timing (Normal & Slave mode: fs=384kHz, 768kHz)

tLRB

LRCK

VIH BICK

VIL

SDTO1/2 50%TVDD

tBSDD

VIH

VIL

tBLR

tSDS

TDMIN VIH

VIL

tSDH

Figure 21. Audio Interface Timing (TDM & Slave mode)

[AK5534]

015099892-J-00 2016/03 - 28 -

LRCK

BICK

SDTO1/2

tBSD

tMBLR

50%TVDD

50%TVDD

50%TVDD

TDMIN

tSDH tSDS

VIH

VIL

Figure 22. Audio Interface Timing (Master mode)

[2] DSD Mode

VOH DCLK

VOL

tDDD

VOH DSDOL1-2 DSDOR1-2

VOL

tDCKH tDCKL

tDCK

Figure 23. Audio Serial Interface Timing (Normal mode, DCKB bit= “0” or DCKB pin= “L”)

VOH DCLK

VOL

tDDD

VOH DSDOL1-2 DSDOR1-2

VOL

tDCKH tDCKL

tDCK

tDDD

Figure 24. Audio Serial Interface Timing (Phase Modulation mode, DCKB bit= “0” or DCKB pin= “L”)

[AK5534]

015099892-J-00 2016/03 - 29 -

[3] 3-Wire Serial Interface

tCSS

CSN

VIHCCLK

VIL

VIHCDTI

VIL

VIH

VIL

C1 C0 R/W A4

tCCKL tCCKH

tCDS tCDH

Figure 25. WRITE Command Input Timing (3-wire Serial mode)

CSN

VIHCCLK

VIL

VIHCDTI

VIL

VIH

VIL

D3 D2 D1 D0

tCSW

tCSH

Figure 26. WRITE Data Input Timing (3-wire Serial mode)

[AK5534]

015099892-J-00 2016/03 - 30 -

[4]I2C Interface

tHIGH

SCL

SDA

VIH

tLOWtBUF

tHD:STA

tR tF

tHD:DAT tSU:DAT tSU:STA

Stop Start Start Stop

tSU:STO

VIL

VIH

VIL

tSP

Figure 27. I

2C Bus mode Timing

[5] Power-down Timing

Figure 28. Power-down & Reset Timing

VIH

VIL

50%TVDD

tPD

SDTO1/2

PDN

tPDV tRPD

[AK5534]

015099892-J-00 2016/03 - 31 -

12. 動作説明

ディジタルコア電源

AK5534のディジタルコアは 1.8 Vで動作します。通常はディジタルインタフェース用の電源 TVDD (3.3

V)から内蔵の LDOでこの 1.8 Vを生成します。LDOE pin = “H”で LDOがオンに、LDOE pin = “L” でオ

フになります。TVDDに 1.8 Vを使うときは LDOE pin= “L”として VDD18 pinから 1.8 V電源を供給し

てください。

出力モード

AK5534は PCMデータと DSDデータのいずれかを出力することが可能です。出力モードは DP pinま

たは DP bitで選択します。出力モードを切り換えた場合は PW2 pin = PW1 pin = PW0 pin = “L”もしく

は RSTN bit= “0”または、PW4-1 bits = “0H”として全チャネルをリセットしてください。

PCM mode時は BICK, LRCKに同期して SDTO1-2 pinsから PCMデータを出力します。DSD mode時

は DCLKに同期して DSDOL1-2 pinsおよび DSDOR1-2 pinsから DSDデータを出力します。

DP pin DP bit Interface

L 0 PCM

H 1 DSD

Table 1. PCM/DSD Mode Control

Master modeとSlave mode

PCM modeの動作に必要なクロックはマスタクロック MCLKとオーディオシリアルデータクロック

BICK, 出力チャネルクロック LRCKです。LRCKの周波数がサンプリング周波数 fsになります。

PCM modeは Master modeと Slave modeを持っています。Master modeのとき、AK5534は入力され

た MCLKから BICKと LRCKを内部で発生し、BICK pinと LRCK pinから出力します。Slave modeの

とき、AK5534は入力された MCLK, BICK, LRCKで動作します。MCLKと LRCK, BICKは同期している

必要はありますが、位相を合わせる必要はありません。モードの切り替えは MSN pinで行い、MSN

pin=”H”のとき Master mode、MSN pin= “L”のとき Slave modeになります。

DSD mode動作に必要なクロックはマスタクロック MCLKです。DSD modeは Master mode動作のみ

で、Slave modeでは動作しません。

システムクロック [1] PCM mode

PCM modeで必要なシステムクロックは MCLK, BICK, LRCKです。MCLKの周波数は動作モードによ

り LRCK周波数 fsを基準にして決まります。Table 2, Table 3, Table 4に標準のオーディオレートに対

するにMCLKの周波数を示します。fsに対するMCLKの周波数比をCKS3-0 pins で設定してください。(Table 5)

CKS2-0 pins(bits), TDM1-0 pins(bits), DIF1-0 pins(bits), MSN pinでクロックモードやオーディオインタ

フェースフォーマットを変更するときは、全チャネルをリセットした状態で実施してください。Parallel

Control mode時は PDN pin= "L"または PW2-0 pins= "LLL"で全チャネルがリセット状態になります。

Serial Control mode時は RSTN bit= "0"または PW4-1 bits= "0H"で全チャネルがリセット状態になりま

す。リセット解除後は安定したクロックを供給してください。

AK5534は LRCKによる位相検出回路を内蔵しています。Slave modeで動作中に各クロックの周波数

が変更される等で内部タイミングがずれた場合は自動的にリセットが掛かり、再度位相合わせを行いま

す。

複数の AK5534を同期させる場合は次のようにしてください。システムクロックを停止し、一旦 PDN

pin= "L"→"H"として全てのデバイスを初期状態で停止した状態にします。前述のように全チャネルをリ

セットした状態でピンもしくはレジスタを設定したのち、全ての AK5534に同じシステムクロックを入

力します。

[AK5534]

015099892-J-00 2016/03 - 32 -

fs MCLK

32fs 48fs 64fs 96fs 128fs 192fs 256fs 384fs 512fs 768fs 1024fs

32 kHz N/A N/A N/A N/A N/A N/A 8.192 MHz

12.288 MHz

16.384 MHz

24.576 MHz

32.768 MHz


18.432 MHz

24.576 MHz

36.864 MHz

N/A


36.864 MHz

N/A N/A N/A

192 kHz N/A N/A N/A N/A 24.576 MHz

36.864 MHz

N/A N/A N/A N/A N/A

384 kHz N/A N/A 24.576 MHz

36.864 MHz

N/A N/A N/A N/A N/A N/A N/A

768 kHz 24.576 MHz

36.864 MHz

N/A N/A N/A N/A N/A N/A N/A N/A N/A

(N/A: Not Available) Table 2. System Clock Example (Slave mode)

fs MCLK



12.288 MHz

16.384 MHz

24.576 MHz

32.768 MHz


18.432 MHz

24.576 MHz

36.864 MHz

N/A


36.864 MHz

N/A N/A N/A

192 kHz N/A N/a N/A N/A 24.576 MHz

36.864 MHz

N/A N/A N/A N/A N/A

384 kHz N/A N/A 24.576 MHz

36.864 MHz


768 kHz 24.576 MHz

36.864 MHz

49.152 MHz

N/A N/A N/A N/A N/A N/A N/A N/A

(N/A: Not Available) Table 3. System Clock Example (Master mode)

fs MCLK


32 kHz N/A N/A N/A N/A N/A N/A N/A N/A 16.384 MHz

24.576 MHz

32.768 MHz

48 kHz N/A N/A N/A N/A N/A N/A N/A N/A 24.576 MHz

36.864 MHz

N/A


36.864 MHz

N/A N/A N/A

192 kHz N/A N/A N/A N/A 24.576 MHz

36.864 MHz

N/A N/A N/A N/A N/A

384 kHz N/A N/A 24.576 MHz

36.864 MHz


768 kHz 24.576 MHz

36.864 MHz

NA N/A N/A N/A N/A N/A N/A N/A N/A

(N/A: Not Available) Table 4. System Clock Example (Auto mode)

[AK5534]

015099892-J-00 2016/03 - 33 -

CKS3 pin(bit)

CKS2 pin(bit)

CKS1 pin(bit)

CKS0 pin(bit)

MSN pin MCLK

Frequency Speed Mode

fs Range

L(0) L(0) L(0) L(0) L 128fs

24M Quad Speed

108 kHz fs 216 kHz H

L(0) L(0) L(0) H(1) L 192fs

36M Quad Speed

108 kHz fs 216 kHz H

L(0) L(0) H(1) L(0) L 256fs

12M Normal Speed

8 kHz fs 54 kHz H

L(0) L(0) H(1) H(1) L 256fs

24M Double Speed

54 kHz fs 108 kHz H

L(0) H(1) L(0) L(0) L 384fs

36M Double Speed

54 kHz fs 108 kHz H

L(0) H(1) L(0) H(1) L 384fs

18M Normal Speed

8 kHz fs 54 kHz H

L(0) H(1) H(1) L(0) L 512fs

24M Normal Speed

8 kHz fs 54 kHz H

L(0) H(1) H(1) H(1) L 768fs

36M Normal Speed

8 kHz fs 54 kHz H

H(1) L(0) L(0) L(0) L 64fs

24M Oct Speed

fs = 384 kHz H

H(1) L(0) L(0) H(1) L 32fs

24M Hex Speed

fs = 768 kHz H

H(1) L(0) H(1) L(0) L 96fs

36M Oct Speed

fs = 384 kHz H

H(1) L(0) H(1) H(1) L 48fs

36M Hex Speed

fs = 768 kHz H

H(1) H(1) L(0) L(0) L NA NA

H 64fs

49.1M Hex Speed

fs = 768 kHz

H(1) H(1) L(0) H(1) L 1024fs

32M Normal Speed

8 kHz ≤ fs ≤ 32 kHz H

H(1) H(1) H(1) L(0) L

NA NA H

H(1) H(1) H(1) H(1) L Auto 8 kHz fs 768 kHz

H NA NA

Table 5. Clock Mode (fs & MCLK Frequency)

[AK5534]

015099892-J-00 2016/03 - 34 -

[2] DSD mode

DSD modeは Master modeでのみ動作し必要な入力クロックは MCLKです。入力された MCLKから

DCLKを生成し、DCLKに同期してデータ DSDOL1-2および DSDOR1-2を出力します。MCLK周波数

は 512fsまたは 768fsです(fs = 32 kHz, 44.1 kHz, 48 kHz)。MCLK周波数はDCKS pin(bit)で選択します。

電源 ON等のリセット解除時(PDN pin = “L” “H”)は MCLKが入力されるまでパワーダウン状態です。

DCKS pin (bit) MCLK Frequency (default)

L (0) 512fs

H (1) 768fs

Table 6. System Clock (DSD mode)

AK5534は DSDサンプリング周波数 64fs, 128fs, 256fsに対応します。fsは 32kHz,44.1kHz, 48kHzのい

ずれかにしてください。DCLKサンプリング周波数は DSDSEL1-0 pins もしくは DSDSEL1-0 bitsで選

択します。(Table 7)

DSDSEL1 pin (bit)

DSDSEL0 pin (bit)

Frequency Mode

DSD Sampling Frequency

fs=32 kHz fs=44.1 kHz fs=48 kHz

L(0) L(0) 64fs 2.048 MHz 2.8224 MHz 3.072 MHz (default)

L(0) H(1) 128fs 4.096 MHz 5.6448 MHz 6.144 MHz

H(1) L(0) 256fs 8.192 MHz 11.2896 MHz 12.288 MHz

H(1) H(1) - Reserved Reserved Reserved

Table 7. DSD Sampling Frequency Select

オーディオインタフェースフォーマット

TDM1-0 pins(bits), DIF1-0 pins(bits), SLOW pin(bit), SD pin(bit)の切り替えは全チャネルをリセットした

状態で行ってください。

[1] PCM Mode

AK5534は、48種類のフォーマットを持ち、TDM1-0 pins(bits), MSN pin(bit), DIF1-0 pins(bits)(Table 8,

Table 9)で選択します。フォーマットに関わらずデータ形式は MSBファーストの 2’sコンプリメントで

す。Master mode時、BICKの立ち下がりでデータを SDTO1-2 pinsに出力します。Slave mode時、ノ

ーマル出力で 8kHz fs 216kHzのとき BICKの立下りでデータを SDTO1-2 pinsに出力します。それ

以外のときはデータの遷移点が BICK の立下りの近くになるように遅延を補償するために BICK の立ち

上がりでデータを出力します。

フォーマットは時分割多重(TDM)の有無と多重のするデータ数で Normal mode、TDM128 mode、

TDM256 mode、TDM512 modeの 4つに大別され TDM0-1 pins(bits)で選択します。

Normal mode(非 TDM)時、AIN1と AIN2の A/Dデータを SDTO1 pinから、AIN3と AIN4の A/Dデータ

を SDTO2 pinから出力します。

Slave modeで Normal mode(非 TDM)かつ Normal, Double, Quad Speed modeのとき、BICKの周波数

は 48fsから 128fs (fs=48kHz)までの範囲としてください。A/Dデータ bit長は 24-bitと 32-bitがありDIF1

pin(bit)で選択します。

OCT Speed modeのときBICK周波数は32fs, 48fs, 64fsのいずれかとしてください。BICK周波数が32fs,

48fsのとき bit長は DIF1 pin(bit)に依らず BICK周波数で決まり、BICK周波数が 32fsのとき 16-bit、48fs

のとき 24-bitの A/D データを出力します。BICK 周波数が 64fsのときは DIF1 pin(bit)で 24-bit/32-bitを

選択できます。

HEX Speed modeのときBICK周波数は 32fs, 48fsのいずれかとしてください。BICK周波数が 32fs, 48fs

のとき bit長は DIF1 pin(bit)に依らず BICK周波数で決まり、BICK周波数が 32fsのとき 16-bit、48fsの

とき 24-bitの A/Dデータを出力します。

[AK5534]

015099892-J-00 2016/03 - 35 -

Master modeで Normal mode(非 TDM)かつ Normal, Double, Quad Speed modeのとき BICK周波数は

64fsになります。データ bit長は DIF1 pin(bit)で 24-bit/32-bitを選択できます。

OCT Speed modeのとき MCLK周波数は 64fs, 96fsのいずれかとしてください。BICK周波数は 64fsに

なります。データ bit長は DIF1 pin(bit)で 24-bit/32-bitを選択できます。

HEX Speed modeのときBICK周波数はMCLK周波数と同じになります。MCLK周波数は32fs, 48fs, 64fs

のいずれかとしてください。MCLK周波数が 32fsのとき bit長は 16-bit、48fsのとき 24-bitの A/Dデー

タを出力します。MCLK波数が 64fsのときは DIF1 pin(bit)で 24-bit/32-bitを選択できます。

LRCKに対する A/Dデータの位置は前詰め(MSB Justified)と I2S互換(I

2S Compatible)があり DIF0 pinで

選択します。

No. Multiplex

Mode Speed Mode

TDM1 pin(bit)

TDM0 pin(bit)

MSN Pin

DIF1 pin(bit)

DIF0 pin(bit)

SDTO LRCK BICK MCLK

Pol. I/O Freq. I/O Freq. I/O

0

Normal

Normal Double Quad

L(0) L(0)

L

L(0) L(0) 24-bit, MSB H/L I 48-128fs I 128-1024fs I

1 L(0) H(1) 24-bit, I2S L/H I 48-128fs I 128-1024fs I

2 H(1) L(0) 32-bit, MSB H/L I 64-128fs I 128-1024fs I

3 H(1) H(1) 32-bit, I2S L/H I 64-128fs I 128-1024fs I

4

H

L(0) L(0) 24-bit, MSB H/L O 64fs O 128-1024fs I

5 L(0) H(1) 24-bit, I2S L/H O 64fs O 128-1024fs I

6 H(1) L(0) 32-bit, MSB H/L O 64fs O 128-1024fs I

7 H(1) H(1) 32-bit, I2S L/H O 64fs O 128-1024fs I

8

OCT HEX

L(0) L(0)

L

* L(0) 16-bit, MSB ↑ I 32fs I 32-96fs I

9 * H(1) 16-bit, I2S ↓ I 32fs I 32-96fs I

10 * L(0) 24-bit, MSB ↑ I 48fs I 32-96fs I

11 * H(1) 24-bit, I2S ↓ I 48fs I 32-96fs I

12 L(0) L(0) 24-bit, MSB ↑ I 64fs I 32-96fs I

13 L(0) H(1) 24-bit, I2S ↓ I 64fs I 32-96fs I

14 H(1) L(0) 32-bit, MSB ↑ I 64fs I 32-96fs I

15 H(1) H(1) 32-bit, I2S ↓ I 64fs I 32-96fs I

16

H

* L(0) 16-bit, MSB ↑ O 32fs O 32fs I

17 * H(1) 16-bit, I2S ↓ O 32fs O 32fs I

18 * L(0) 24-bit, MSB ↑ O 48fs O 48fs I

19 * H(1) 24-bit, I2S ↓ O 48fs O 48fs I

20 L(0) L(0) 24-bit, MSB ↑ O 64fs O 64-96fs I

21 L(0) H(1) 24-bit, I2S ↓ O 64fs O 64-96fs I

22 H(1) L(0) 32-bit, MSB ↑ O 64fs O 64-96fs I

23 H(1) H(1) 32-bit, I2S ↓ O 64fs O 64-96fs I

Table 8. オーディオインタフェースフォーマット(Normal mode)

[AK5534]

015099892-J-00 2016/03 - 36 -

No. Multiplex

Mode Speed Mode

TDM1 pin(bit)

TDM0 pin(bit)

MSN pin

DIF1 pin(bit)

DIF0 pin(bit)

SDTO LRCK BICK MCLK

Edg. I/O Freq. I/O Freq. I/O

24

TDM128 Normal Double Quad

L(0) H(1)

L

L(0) L(0) 24-bit, MSB ↑ I 128fs I 128-1024fs I

25 L(0) H(1) 24-bit, I2S ↓ I 128fs I 128-1024fs I


27 H(1) H(1) 32-bit, I2S ↓ I 128fs I 128-1024fs I

28

H

L(0) L(0) 24-bit, MSB ↑ O 128fs O 128-1024fs I

29 L(0) H(1) 24-bit, I2S ↓ O 128fs O 128-1024fs I


31 H(1) H(1) 32-bit, I2S ↓ O 128fs O 128-1024fs I

32

TDM256 Normal Double

H(1) L(0)

L


33 L(0) H(1) 24-bit, I2S ↓ I 256fs I 256-1024fs I


35 H(1) H(1) 32-bit, I2S ↓ I 256fs I 256-1024fs I

36

H


37 L(0) H(1) 24-bit, I2S ↓ O 256fs O 256-1024fs I


39 H(1) H(1) 32-bit, I2S ↓ O 256fs O 256-1024fs I

40

TDM512 Normal H(1) H(1)

L


41 L(0) H(1) 24-bit, I2S ↓ I 512fs I 256-1024fs I


43 H(1) H(1) 32-bit, I2S ↓ I 512fs I 256-1024fs I

44

H


45 L(0) H(1) 24-bit, I2S ↓ O 512fs O 512-1024fs I


47 H(1) H(1) 32-bit, I2S ↓ O 512fs O 512-1024fs I

Table 9. オーディオインタフェースフォーマット(TDM mode)

[AK5534]

015099892-J-00 2016/03 - 37 -

TDM mode時のカスケード接続

TDM modeはカスケード接続に対応しています。カスケード接続することにより、接続したすべての

AK5534のA/Dデータを一番後ろのAK5534のSDTO1 pinから出力させることができます。

ODP pin= “L”のとき、TDM128 modeで1個、TDM256 modeで2個、TDM512 modeで4個のAK5534を接

続できます。 (Figure 29)。

ODP pin= “H”のときはケースにより2個から16個のAK5534を接続できます。詳細は後述するOptimal

Data Placement modeおよびChannel Summation mode, CH Power Down & Channel Summation mode

の項を参照してください。

カスケード接続をスレーブモードで使用する場合、入力されるMCLKとBICKのタイミングによってはデ

バイス間で内部の動作タイミングがMCLKの1クロック分ずれる可能性があります。デバイス間で位相ず

れをなくすためには、Table 10に示すようにMCLKの↑に対してBICKの↓を±10ns以上とすることを推奨

します。MCLK=2BICKの時はFigure 54に示すようにMCLKを↓で2分周したBICKを入力することで、

MCLK=BICKの時はFigure 55に示すようにMCLKとBICKを同相で入力することでこのタイミングを満

足することができます。

48kHz

256fs

8ch TDM

GND LRCK

AK5534 #1

BICK

TDMIN

SDTO1

MCLK

LRCK

AK5534 #2

BICK

TDMIN

SDTO1

MCLK

48kHz

512fs

16ch TDM

256fs, 512fs or 1024fs

GND LRCK

AK5534 #1

BICK

TDMIN

SDTO1

MCLK

LRCK

AK5534 #2

BICK

TDMIN

SDTO1

MCLK

LRCK

AK5534 #3

BICK

TDMIN

SDTO1

MCLK

LRCK

AK5534 #4

BICK

TDMIN

SDTO1

MCLK

TDM256

TDM512

Slave mode

Slave mode

Master mode

Slave mode

Slave mode

Slave mode

Figure 29. カスケード接続

[AK5534]

015099892-J-00 2016/03 - 38 -

LRCK

BICK(64fs)

SDTO1/2

0 1 2 11 12 13 23 24 31 0 1 2 11 12 13 23 24 31 0

23

1

22 23 22 13 12 11 31

AIN1/3 Data

13 12 0

23: MSB, 0: LSB

11 1 1 0

AIN2/4 Data Figure 30. Mode 0/4 Timing (Normal mode, Normal/Double/Quad Speed mode, MSB Justified, 24-bit)

LRCK

BICK(64fs)

SDTO1/2

0 1 2 3 22 23 24 25 0 0 1 31 29 30

23: MSB, 0: LSB AIN1/3 Data

0

2 3 22 23 24 25 31 29 30 1

1 23 23 22 2 1 0

AIN2/4 Data

22 2

Figure 31. Mode 1/5 Timing (Normal mode, Normal/Double/Quad Speed mode, I

2S Compatible, 24-bit)

LRCK

BICK(64fs)

SDTO1/2

0 1 2 11 12 13 20 21 31 0 1 2 12 13 14 24 25 31 0

31

1

30 31 30 22 20 19 31

AIN1/3 Data AIN2/4 Data

22 20 11

31: MSB, 0: LSB

1 0 19 12 0 12 11 1

Figure 32. Mode 2/6 Timing (Normal mode, Normal/Double/Quad Speed mode, MSB Justified, 32-bit)

LRCK

BICK(64fs)

SDTO1/2

0 1 2 3 23 24 25 26 0 0 1 31 29 30

31 30

31: MSB, 0: LSB AIN1/3 Data AIN2/4 Data

14

2 3 23 24 25 26 0 31 29 30 1

0 1 2 3 15 16 31 30 16 15 14 3 1 2 0

Figure 33. Mode 3/7 Timing (Normal mode, Normal/Double/Quad Speed mode, I


[AK5534]

015099892-J-00 2016/03 - 39 -

LRCK (Slave)

BICK (32fs)

SDTO1-2 (O) 14 9

AIN1/3 Data

16 BICK

32 BICK

6 1 0 14 9

AIN2/4 Data

16 BICK

6 1

LRCK (Master)

14 15 8 7 0 15 8 7 0 15

Figure 34. Mode 8/16 Timing (Normal mode, OCT/HEX Speed mode, MSB Justified, 16-bit)

LRCK (Slave)

BICK (32fs)

SDTO1-2 (O) 14 9

AIN1/3 Data

16 BICK

32 BICK

6 1 0 14 9

AIN2/4 Data

16 BICK

6 1

LRCK (Master)

14 15 8 7 0 15 8 7 0 15

Figure 35. Mode 9/17 Timing (Normal mode, OCT/HEX Speed mode, I


LRCK (Slave)

BICK (48fs)

SDTO1-2 (O) 22 13

AIN1/3 Data

24 BICK

48 BICK

10 1 0 22 13

AIN2/4 Data

24 BICK

10 1

LRCK (Master)

22 23 12 11 0 23 12 11 0 23


LRCK (Slave)

BICK (48fs)

SDTO1-2 (O) 22 13

AIN1/3 Data

24 BICK

48 BICK

10 1 0 22 13

AIN2/4 Data

24 BICK

10 1

LRCK (Master)

22 23 12 11 0 23 12 11 0 23



[AK5534]

015099892-J-00 2016/03 - 40 -

LRCK (Slave)

BICK (64fs)

SDTO1-2 (O) 22

AIN1/3 Data

32 BICK

64 BICK

7 0 22 15

AIN2/4 Data

32 BICK

7 0

LRCK (Master)

22 23 8 23 8 23 15


LRCK (Slave)

BICK (64fs)

SDTO1-2 (O) 22 15

AIN1/3 Data

32 BICK

64 BICK

7 0 22 15

AIN2/4 Data

32 BICK

7 0

LRCK (Master)

22 23 8 23 8 23



LRCK (Slave)

BICK (64fs)

SDTO1-2 (O) 30 17

AIN1/3 Data

32 BICK

64 BICK

14 1 0 30 17

AIN2/4 Data

32 BICK

14 1

LRCK (Master)

30 31 16 15 0 31 16 15 0 31


LRCK (Slave)

BICK (64fs)

SDTO1-2 (O) 30 17

AIN1/3 Data

32 BICK

64 BICK

14 1 0 30 17

AIN2/4 Data

32 BICK

14 1

LRCK (Master)

30 31 16 15 0 31 16 15 0 31



[AK5534]

015099892-J-00 2016/03 - 41 -

LRCK (Slave)

BICK (256fs)

SDTO1 (O) 22 0

Data 1

32 BICK

128 BICK

22 0

Data 2

32 BICK

22 0

Data 3

32 BICK

22 0

Data 4

32 BICK

LRCK (Master)

22 23 23 23 23 23

SDTO2 (O)

Figure 42. Mode 24/28 Timing (TDM128 mode, MSB Justified, 24-bit)

LRCK (Slave)

BICK (256fs)

SDTO1 (O) 22 0

Data 1

32 BICK

128 BICK

22 0

Data 2

32 BICK

22 0

Data 3

32 BICK

22 0

Data 4

32 BICK

LRCK (Master)

22 23 23 23 23 23

SDTO2 (O)

Figure 43. Mode 25/29 Timing (TDM128 mode, I

2S Compatible)

LRCK (Slave)

BICK (256fs)

SDTO1 (O) 30 1

Data 1

32 BICK

128 BICK

30 1

Data 2

32 BICK

0 30 1

Data 3

32 BICK

30 1

Data 4

32 BICK

LRCK (Master)

30

SDTO2 (O)

31 0 31 0 31 0 31 0 31

Figure 44. Mode 26/30 Timing (TDM128 mode, MSB Justified)

[AK5534]

015099892-J-00 2016/03 - 42 -

LRCK (Slave)

BICK (256fs)

SDTO1 (O) 30 1

Data 1

32 BICK

128 BICK

30 1

Data 2

32 BICK

0 30 1

Data 3

32 BICK

30 1

Data 4

32 BICK

LRCK (Master)

30

SDTO2 (O)

31 0 31 0 31 0 31 0 31


2S Compatible)

LRCK (Slave)

BICK (256fs)

SDTO1 (O) 22 0

#2 Data 1

32 BICK

256 BICK

22 0

#2 Data 2

32 BICK

22 22 0

#2 Data 3

32 BICK

22 0

#2 Data 4

32 BICK

LRCK (Master)

TDMIN (I)

(#1 SDTO1)

22 0

#1 Data 1

32 BICK

22 0

#1 Data 2

32 BICK

22 22 0

#1 Data 3

32 BICK

22 0

#1 Data 4

32 BICK

22 0

#1 Data 1

32 BICK

22 0

#1 Data 2

32 BICK

22 0

#1 Data 3

32 BICK

22 0

#1 Data 4

32 BICK

SDTO2 (O)

23 23 23 23 23 23 23 23 23

23 23 23 23 23


LRCK (Slave)

BICK (256fs)

SDTO1 (O) 22 0

#2 Data 1

32 BICK

256 BICK

22 0

#2 Data 2

32 BICK

22 0

#2 Data 3

32 BICK

22 0

#2 Data 4

32 BICK

LRCK (Master)

TDMIN (I)

(#1 SDTO1)

22 0

#1 Data 1

32 BICK

22 0

#1 Data 2

32 BICK

22 0

#1 Data 3

32 BICK

22 0

#1 Data 4

32 BICK

22 0

#1 Data 1

32 BICK

22 0

#1 Data 2

32 BICK

22 0

#1 Data 3

32 BICK

22 0

#1 Data 4

32 BICK

SDTO2 (O)

23 23 23 23 23 23 23 23 23

23 23 23 23 23



[AK5534]

015099892-J-00 2016/03 - 43 -

LRCK (Slave)

BICK (256fs)

SDTO1 (O) 30 1

#2 Data 1

32 BICK

256 BICK

30 1

#2 Data 2

32 BICK

30 30 1

#2 Data 3

32 BICK

30 1

#2 Data 4

32 BICK

LRCK (Master)

TDMIN (I)

(#1 SDTO1)

30 1

#1 Data 1

32 BICK

30 1

#1 Data 2

32 BICK

30 30 1

#1 Data 3

32 BICK

30 1

#1 Data 4

32 BICK

30 1

#1 Data 1

32 BICK

30 1

#1 Data 2

32 BICK

30 1

#1 Data 3

32 BICK

30 1

#1 Data 4

32 BICK

SDTO2 (O)

31 0 31 0 31 0 31 0 31 0 31 0 31 0 31 0 31

31 0 31 0 31 0 31 0 31


LRCK (Slave)

BICK (256fs)

SDTO1 (O) 30 1

#2 Data 1

32 BICK

256 BICK

30 1

#2 Data 2

32 BICK

0 30 1

#2 Data 3

32 BICK

30 1

#2 Data 4

32 BICK

LRCK (Master)

TDMIN (I)

(#1 SDTO1)

30 1

#1 Data 1

32 BICK

30

#1 Data 2

32 BICK

30 1

#1 Data 3

32 BICK

30 1

#1 Data 4

32 BICK

30 1

#1 Data 1

32 BICK

30 1

#1 Data 2

32 BICK

30 1

#1 Data 3

32 BICK

30 1

#1 Data 4

32 BICK

SDTO2 (O)

31 0 31 0 31 0 31 0 31 0 31 0 31 0 31 0 31

31 0 31 0 31 0 31 0 31



LRCK (Slave)

BICK (512fs)

SDTO1 (O) 22 0

#4 Data 1

32 BICK

512 BICK

33 0

#4 Data 2

32 BICK

22 0

#4 Data 3

32 BICK

22 0

#4 Data 4

32 BICK

LRCK (Master)

TDMIN (I)

(#3 SDTO1)

22 0

#3 Data 1

32 BICK

22 0

#3 Data 2

32 BICK

30 22 0

#3 Data 3

32 BICK

22 0

#3 Data 4

32 BICK

22 0

#3 Data 1

32 BICK

22 0

#3 Data 2

32 BICK

22 0

#3 Data 3

32 BICK

22 0

#3 Data 4

32 BICK

SDTO2 (O)

22 0

#2 Data 1

32 BICK

22 0

#2 Data 2

32 BICK

22 0

#2 Data 3

32 BICK

22 0

#2 Data4

32 BICK

22 0

#1 Data 1

32 BICK

22 0

#1 Data 2

32 BICK

22 0

#1 Data 3

32 BICK

22 0

#1 Data 4

32 BICK

22 0

#2 Data 1

32 BICK

22 0

#2 Data 2

32 BICK

22 0

#2 Data 3

32 BICK

22 0

#2 Data 4

32 BICK

23 23 23 23 23 23 23 23 23 23 23 23 23 23 23 23

31

22 23

23 23 23 23 23 23 23 23 22 0

#1 Data 1

32 BICK

22 0

#1 Data 2

32 BICK

22 0

#1 Data 3

32 BICK

22 0

#1 Data 4

32 BICK

23 23 23 23


[AK5534]

015099892-J-00 2016/03 - 44 -

LRCK (Slave)

BICK (512fs)

SDTO1 (O) 22 0

#4 Data 1

32 BICK

512 BICK

22 0

#4 Data 2

32 BICK

22 0

#4 Data 3

32 BICK

22 0

#4 Data 4

32 BICK

LRCK (Master)

TDMIN (I)

(#3 SDTO1)

22 0

#3 Data 1

32 BICK

22 0

#3 Data 2

32 BICK

22 0

#3 Data 3

32 BICK

22 0

#3 Data 4

32 BICK

22 0

#3 Data 5

32 BICK

22 0

#3 Data 6

32 BICK

22 0

#3 Data 7

32 BICK

22 0

#3 Data 8

32 BICK

SDTO2 (O)

22 0

#2 Data 1

32 BICK

22 0

#2 Data 2

32 BICK

22 0

#2 Data 3

32 BICK

22 0

#2 Data4

32 BICK

22 0

#1 Data 1

32 BICK

22 0

#1 Data 2

32 BICK

22 0

#1 Data 3

32 BICK

22 0

#1 Data4

32 BICK

22 0

#2 Data 1

32 BICK

22 0

#2 Data 2

32 BICK

22 0

#2 Data 3

32 BICK

22 0

#2 Data 4

32 BICK

23 23 23 23 23 23 23 23 23 23 23 23 23 23 23 23

23

23

23 23 23 23 23 23 23 23 22 0

#1 Data 1

32 BICK

22 0

#1 Data 2

32 BICK

22 0

#1 Data 3

32 BICK

22 0

#1 Data 4

32 BICK

23 23 23 23

Figure 51. Mode 41/45 Timing (TDM512 mode, I2S Compatible, 24-bit)

LRCK (Slave)

BICK (512fs)

SDTO1 (O) 30 1

#4 Data 1

32 BICK

512 BICK

30 1

#4 Data 2

32 BICK

30 1

#4 Data 3

32 BICK

30 1

#4 Data 4

32 BICK

LRCK (Master)

TDMIN (I)

(#3 SDTO1) #3 Data 1

32 BICK

#3 Data 2

32 BICK

#3 Data 3

32 BICK

#3 Data 4

32 BICK

30 1

#3 Data 1

32 BICK

30 1

#3 Data 2

32 BICK

30 1

#3 Data 3

32 BICK

30 1

#3 Data 4

32 BICK

SDTO2 (O)

30 1

#2 Data 1

32 BICK

30 1

#2 Data 2

32 BICK

30 1

#2 Data 3

32 BICK

30 1

#2 Data4

32 BICK

30 1

#1 Data 1

32 BICK

30 1

#1 Data 2

32 BICK

30 1

#1 Data 3

32 BICK

30 1

#1 Data 4

32 BICK

#2 Data 1

32 BICK

#2 Data 2

32 BICK

#2 Data 3

32 BICK

#2 Data 4

32 BICK

31 31 31 31 31 31 31 31 31 31 31 31 31 31 31 31 30 31

#1 Data 1

32 BICK

#1 Data 2

32 BICK

#1 Data 3

32 BICK

#1 Data 4

32 BICK

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

30 1 30 1 30 1 30 1 30 1 30 1 30 1 30 1 30 1 30 1 30 1 30 1 31 31 31 31 31 31 31 31 31 31 31 31 0 0 0 0 0 0 0 0 0 0 0 0 30 31


LRCK (Slave)

BICK (256fs)

SDTO1 (O) 30 1

#4 Data 1

32 BICK

512 BICK

30 1

#4 Data 2

32 BICK

30 1

#4 Data 3

32 BICK

30 1

#4 Data 4

32 BICK

LRCK (Master)

TDMIN (I)

(#3 SDTO1)

30 1

#3 Data 1

32 BICK

30 1

#3 Data 2

32 BICK

30 1

#3 Data 3

32 BICK

30 1

#3 Data 4

32 BICK

30 1

#3 Data 1

32 BICK

30 1

#3 Data 2

32 BICK

30 1

#3 Data 3

32 BICK

30 1

#3 Data 4

32 BICK

SDTO2 (O)

30 1

#2 Data 1

32 BICK

30 1

#2 Data 2

32 BICK

30 1

#2 Data 3

32 BICK

30 1

#2 Data4

32 BICK

30 1

#1 Data 1

32 BICK

30 1

#1 Data 2

32 BICK

30 1

#1 Data 3

32 BICK

30 1

#1 Data 4

32 BICK

30 1

#2 Data 1

32 BICK

30 1

#2 Data 2

32 BICK

30 1

#2 Data 3

32 BICK

30 1

#2 Data 4

32 BICK

30 1

#1 Data 1

32 BICK

30 1

#1 Data 2

32 BICK

30 0

#1 Data 3

32 BICK

30 1

#1 Data 4

32 BICK

31 0 31 0 31 0 31 0 31 0 31 0 31 0 31 0 31 0 31 0 31 0 31 0 31 0 31 0 31 0 31 0

31

31

31 0 31 0 31 0 31 0 31 0 31 0 31 0 31 0 31 0 31 0 31 1 31 0

0

Figure 53. Mode 43/47 Timing (TDM512 mode, I2S Compatible, 32-bit)

Parameter Symbol Min. Typ. Max Unit

MCLK “↑” to BICK “↓” BICK “↓” to MCLK“↑”

tMCB tBIM

10 10

ns ns

Table 10 TDM mode Clock Timing

[AK5534]

015099892-J-00 2016/03 - 45 -

Figure 54. Audio Interface Timing (Slave Mode, TDM mode MCLK=2×BICK)

Figure 55. Audio Interface Timing (Slave Mode, TDM mode MCLK=BICK)

[2] DSD mode

DSD出力はMaster mode時のみ有効です。

DCLK周波数は、DSDSEL1-0 pinsもしくはSDSSEL1-0 bitsで64fs, 128fs, 256fsから選択します。DCLK

周波数が64fs, 128fsの時はPhase Modulation modeに対応しています。PMOD pin= “H”または PMOD bit=

“1”でPhase Modulation modeになります。256fs の時はPhase Modulation modeに対応していません。

DCLKの極性はDCKB bitで反転することが可能です。

DCLK (64fs, 128fs, 256fs) DCKB bit=”1”

DCLK (64fs, 128fs, 256fs) DCKB bit=”0”

DSDOL, DSDOR Normal

DSDOL,DSDOR Phase Modulation

D1

D0 D1 D2

D0 D2 D3

D1 D2 D3

Figure 56. DSD Mode Timing

MCLK

BICK

tMCB tBIM

VIH

VIL

VIH

VIL

MCLK

BICK

tMCB tBIM

VIH

VIL

VIH

VIL

[AK5534]

015099892-J-00 2016/03 - 46 -

Channel Summation (PCM mode, DSD mode)

Channel Summationは同一信号が入力された複数のチャネルの A/Dデータを平均することでダイナミ

ックレンジと S/Nを向上させる機能です。AK5534は 4-to-2 mode, 4-to-1 modeを持っています。

4-to-2 mode (Stereo mode)

2つのチャネルを平均することでダイナミックレンジと S/Nが 3 dB (DSD時 2.5 dB) 向上します。

4-to-1 mode (Mono mode)

4つのチャネルを平均することでダイナミックレンジと S/Nが 6 dB (DSD時 5 dB) 向上します。

Not-Summation mode (2-Stereo mode)

Channel Summationを行わない通常のモードを Not-Summation modeまたは 2-Stereo modeと呼びま

す。

詳細は後述する CH Power Down & Channel Summation の項を参照してください。

Optimal Data Placement mode (PCM mode, DSD mode)

Parallel Control mode時、SDTO1-2のデータスロットに割り当てるデータはODP pinの設定で変わりま

す。

ODP pin=”L”のときはFixed Data Placement modeでデータスロットに対するチャネルの割り当ては

Channel Summationをする／しないに関わらず固定されています。例えば、4-to-2 mode時は2つのチャ

ネルの平均データが両方のチャネルのスロットに出力されます。

ODP pin=”H”のときはより効率的にデータスロットを使用するOptimal Data Placement modeになりま

す。Channel Summation時のデータの重複がなくなり、またデータは前詰で出力されます。これにより、

TDMモードでカスケード接続できるデバイス数が増えます。

4-to-2 mode (Stereo mode)のとき、TDM128 modeでは2個、TDM256 modeでは4個、TDM512 mode

では8個のAK5534を接続できます。

4-to-1 mode (Mono mode)のとき、TDM128 modeでは4個、TDM256 modeでは8個、TDM512 modeで

は16個のAK5534を接続できます。

Serial Control mode時はODP pinの設定に関わらずOptimal Data Placement modeになります。

詳細は後述するCH Power Down & Channel Summation modeの項を参照してください。

CH Power Down & Channel Summation (PCM mode, DSD mode) [1] Parallel mode

パラレルモード時、ODP pin, PW2-0 pins の組み合わせでチャネルのパワーダウン及びChannel

Summation modeを設定します。(Table 11-Table 16) ODP pin, PW2-0 pins の切り替えは PDN pin= “L” の

状態で行ってください。不要なチャネルをパワーダウンさせることで消費電流を減らすことができます。

パワーダウンしたチャネルの回路はリセット状態になり、A/DデータはAll “0”になります。

ODP pin=”L”時、PW2-0 pinsでチャネルのパワーダウンと4-to-2 modeを設定できます。4-to-2 mode の

ときAIN1とAIN2を加算して振幅を1/2にしたデータをSDTO1 (DSDOL1, DSDOR1)のSlot 1とSlot 2両方

のスロットに出力します。同様にAIN3とAIN4を加算して振幅を1/2にしたデータをSDTO2 (DSDOL2,

DSDOR2)のSlot 3とSlot 4両方のスロットに出力します。

[AK5534]

015099892-J-00 2016/03 - 47 -

PW2 pin

PW1 pin

PW0 pin

Power ON/OFF

Ch4 Ch3 Ch2 Ch1

L L L OFF OFF OFF OFF

L L H ON ON OFF OFF

L H L OFF OFF ON ON

L H H ON ON ON ON

H L L OFF ON ON ON

H L H ON ON OFF OFF

H H L OFF OFF ON ON

H H H ON ON ON ON

Table 11. Channel Power ON/OFF (Parallel Control mode, ODP pin= “L”)

PW2 pin

PW1 pin

PW0 pin

Data on Slot

Slot 4 Slot 3 Slot 2 Slot 1

L L L All “0” All “0” All “0” All “0”

L L H (CH3+4)/2 (CH3+4)/2 All “0” All “0”

L H L All “0” All “0” (CH1+2)/2 (CH1+2)/2

L H H (CH3+4)/2 (CH3+4)/2 (CH1+2)/2 (CH1+2)/2

H L L All “0” CH3 CH2 CH1

H L H CH4 CH3 All “0” All “0”

H H L All “0” All “0” CH2 CH1

H H H CH4 CH3 CH2 CH1

Table 12. Slot Data Assign (Parallel Control mode, ODP pin= “L”)

ODP pin=”H”時、PW2-0 pinでパワーダウンと 4-to-2 mode, 4-to1 modeを設定できます。

4-to-2 modeのとき AIN1と AIN2を加算して振幅を 1/2にしたデータを SDTO1 (DSDOL1)の Slot 1の

スロットに出力します。同様に AIN3と AIN4を加算して振幅を 1/2にしたデータを SDTO1 (DSDOR1)

の Slot 2のスロットに出力します。

4-to-1 modeのとき AIN1-AIN4を加算して振幅を 1/4にしたデータを SDTO1 (DSDOL1)の Slot 1に出力

します。

PW2 pin

PW1 pin

PW0 pin

Power ON/OFF

Ch4 Ch3 Ch2 Ch1

L L L OFF OFF OFF OFF

L L H ON ON ON ON

L H L ON ON ON ON

L H H ON ON ON ON

H L L ON ON ON ON

H L H ON ON ON ON

H H L ON ON ON ON

H H H ON ON ON ON

Table 13. Channel Power ON/OFF (Parallel Control mode, ODP pin= “H”)

[AK5534]

015099892-J-00 2016/03 - 48 -

PW2 pin

PW1 pin

PW0 pin

Data on Slot



L L H All “0” All “0” (CH3+4)/2 (CH1+2)/2

L H L CH4 CH3 CH2 CH1

L H H All “0” All “0” All “0” (CH1+2+3+4)/4

H L L CH4 CH3 CH2 CH1

H L H All “0” All “0” (CH3+4)/2 (CH1+2)/2

H H L CH4 CH3 CH2 CH1

H H H All “0” All “0” All “0” (CH1+2+3+4)/4

Table 14. Slot Data Assign (Parallel Control mode, ODP pin= “H”, Normal Output)

PW2 pin

PW1 pin

PW0 pin

Data on Slot



L L H TDMIN TDMIN (CH3+4)/2 (CH1+2)/2


L H H TDMIN TDMIN TDMIN (CH1+2+3+4)/4


H L H TDMIN TDMIN (CH3+4)/2 (CH1+2)/2


H H H TDMIN TDMIN TDMIN (CH1+2+3+4)/4

Table 15. Slot Data Assign (Parallel Control mode, ODP pin= “H”, TDM128)

PW2 pin

PW1 pin

PW0 pin

Data on Slot



L L H TDMIN TDMIN (CH3+4)/2 (CH1+2)/2


L H H TDMIN TDMIN TDMIN (CH1+2+3+4)/4


H L H TDMIN TDMIN (CH3+4)/2 (CH1+2)/2


H H H TDMIN TDMIN TDMIN (CH1+2+3+4)/4

Table 16. Slot Data Assign (Parallel Control mode, ODP pin= “H”, TDM256 & TDM512)

[AK5534]

015099892-J-00 2016/03 - 49 -

[2] Serial Mode

3-wire Serial modeとI2C modeの時は、PW1-4 bitでAIN1-4を個別にパワーダウンさせることができます。

PWn (n=1-4) bit= “0”のときAINnはパワーダウン、PWn bit= “1”のときAINn は通常動作になります。パ

ワーダウンしたチャネルの回路はリセット状態になり、A/DデータはAll “0”になります。またMONO2-1

bitsで 4-to-2 mode, 4-to-1 modeを設定できます。PW1-4 bits とMONO1-2 bits の切り替えはRSTN bit=

“0” の状態で行ってください。

MONO2 bit

MONO1 bit

Data on Slot (Normal Output)


0 0 CH4 CH3 CH2 CH1

0 1 All “0” All “0” (CH3+4)/2 (CH1+2)/2

1 0 CH4 CH3 CH2 CH1

1 1 All “0” All “0” All “0” (CH1+2+3+4)/4

Table 17. Slot Data Assign (Serial Control mode, Normal Output or DSD mode)

MONO2 bit

MONO1 bit

Data on Slot (TDM128)


0 0 CH4 CH3 CH2 CH1

0 1 TDMIN TDMIN (CH3+4)/2 (CH1+2)/2

1 0 CH4 CH3 CH2 CH1

1 1 TDMIN TDMIN TDMIN (CH1+2+3+4)/4

Table 18. Slot Data Assign (Serial Control mode, TDM128)

MONO2 bit

MONO1 bit

Data on Slot (TDM256, TDM512)


0 0 CH4 CH3 CH2 CH1

0 1 TDMIN TDMIN (CH3+4)/2 (CH1+2)/2

1 0 CH4 CH3 CH2 CH1

1 1 TDMIN TDMIN TDMIN (CH1+2+3+4)/4

Table 19. Slot Data Assign (Serial Control mode, TDM256 & TDM512)

[AK5534]

015099892-J-00 2016/03 - 50 -

データスロット配置

[1] PCM mode

Figure 57. Slot Assign in PCM mode [2] DSD mode

Figure 58. Slot Assign in DSD mode

DSDOL1 pin Slot 1

LRCK Period = 1/fs

Slot 2

Slot 3

Slot 4

DSDOR1 pin

DSDOL2 pin

DSDOR2 pin

SDTO1 pin Slot 1

Slot 3

Slot 2

Slot 4

Slot 1

All “0”

SDTO2 pin

SDTO1 pin

Normal Output

TDM128

Slot 2 Slot 3 Slot 4

All “0” SDTO2 pin

LRCK Period = 1/fs

LRCK Period = 1/fs

Slot 1 SDTO1 pin

TDM256

SDTO2 pin

LRCK Period = 1/fs

Slot 2 Slot 3 Slot 4 TDMI

All “0”

1 SDTO1 pin

TDM512

SDTO2 pin

LRCK Period = 1/fs

2 3 4 TDMI

[AK5534]

015099892-J-00 2016/03 - 51 -

ディジタルフィルタ選択機能 (PCM mode)

AK5534は特性の異なる4種類のディジタルフィルタを持っており、SD pin(bit), SLOW pin(bit)で選択で

きます。OCT Speed mode, HEX Speed mode, DSD modeはディジタルフィルタ選択機能を持っていま

せん。これらのモードではディジタルフィルタの設定は無効となります。

SD pin(bit)

SLOW pin(bit)

Filter

L(0) L(0) Sharp Roll-off Filter

L(0) H(1) Slow Roll-off Filter

H(1) L(0) Short Delay Sharp Roll-off Filter

H(1) H(1) Short Delay Slow Roll-off Filter

Table 20. ディジタルフィルタ設定

ディジタルHPF (PCM mode)

AK5534はDCオフセット(内部で発生するオフセットを含む)をキャンセルするためにディジタルHPFを

内蔵しています。HPFE pin (bit) = “H (1)” でディジタル HPF が有効になります。HPFのカットオフ周波

数fcは、fs= 48 kHz(Normal Speed mode), 96 kHz(Double Speed mode), 192 kHz(Quad Speed mode)

のとき1 Hzです。OCT Speed mode, HEX Speed mode, DSD modeはHPF機能を持っていません。これ

らのモードではHPFEの設定は無効となります。HPFのON/OFFの切り換えは全チャネルをリセットし

た状態で実施してください。

オーバフロー検出機能 (PCM mode , DSD mode)

[1] PCM mode

AK5534はアナログ入力のオーバフロー検出機能を持ちます。AIN1-4のいずれかのアナログ入力がオー

バフローすると(0.3 dBFS以上)OVF pinが“H”になります。OVF出力はAIN1-4入力に対してADCと同じ

群遅延を持ちます。

[2] DSD mode

オーバフロー検出機能(エラー検出機能)

過大信号入力などによりいずれかのチャネルのDSD出力信号生成用モジュレータ内部でオーバフロー

が発生するとOVF pinが“H”になります。オーバフローが解消されるとOVF pinは”L”に戻ります。

[AK5534]

015099892-J-00 2016/03 - 52 -

LDO

TVDDの電圧範囲は1.7-1.98 Vまたは3.0-3.6 Vです。TVDDの電圧に応じてLDOのON/OFFを設定してく

ださい。LDOのON/OFFはLDOE pinで設定します。 (Table 21)

LDOE PDN LDO VDD18 pin TVDD pin 印加電圧範囲

L L OFF 外部電源入力 1.7-1.98 V 1.7-1.98 V

L H OFF 外部電源入力 1.7-1.98 V 1.7-1.98 V

H L OFF 内部で 500 Pull Down 3.0-3.6 V

H H ON LDO電圧出力 3.0-3.6 V

Table 21. LDO Control

[1] TVDD=1.7-1.98 V時, LDO不使用 (LDOE pin = “L”)

TVDDが 1.7-1.98 Vのときは LDOが正常に動作しません。LDOE pin= “L”として LDOを OFFにしてく

ださい。内部ロジック回路の電源として VDD18 pinから 1.7-1.98 Vを供給します。

TVDD電圧とVDD18電圧の電位差は0.1 V以内であることが必要です。

[2] TVDD=3.0-3.6 V時, LDO使用 (LDOE pin = “H”)

TVDDが 3.0-3.6 Vのときは LDOを ONにしてください。LDOが内部ロジック回路の電源になります。

VDD18 pinは安定化用のコンデンサ接続端子になります。VDD18 pinから外部回路へ電流を供給するこ

とはできません。

リセット

電源立ち上げやクロック設定およびクロック周波数を変更する時はデバイスをリセットする必要があ

ります。リセットはPDN pin, PW2-0 pinsおよびRSTN bit, PW4-1 bitsで行います。

[AK5534]

015099892-J-00 2016/03 - 53 -

パワーアップ／ダウンシーケンス例

PDN pinを“L”にするとパワーダウン状態になります。この時、同時にディジタルフィルタがリセットさ

れます。

[1] PCM Mode:

Slave mode時は PDN pinを “H”にした後、MCLK, BICK, LRCK を入力することで内部のパワーダウン

信号 Internal PDNが解除されます。Master mode時は PDN pinを “H”にした後、MCLKを入力すること

で Internal PDNが解除されます。

Internal PDNが解除されると初期化サイクルが開始します。出力データ SDTOはスレーブモード時 583

1/fs後、マスタモード時 578 1/fs後に確定します。初期化中の A/Dデータは 2’s complementの “0”

で、初期化終了後、A/Dデータはアナログ入力信号に相当するデータにセトリングします。セトリング

には群遅延時間程度かかります。

PDN pin

Power

Power -down Normal Operation

Clock In MCLK,LRCK,BICK

ADC In (Analog)

ADC Out (Digital)

Don’t care

“0”data

GD

(3)

(5)

(6)

GD (5)

“0”data

Don’t care

Internal State

(4) (4)

(1)

Internal PDN (2)

VDD18 pin

Initialize Power -down

Idle Noise Idle Noise

Figure 59. パワーダウン/アップ時タイミング例

Notes

(1) AVDDおよび TVDDを立ち上げた後、PDN pinを 150 ns以上 “L”にししてください。

(2) a. LDOE pin = “H”で Parallel Control mode (I2C pin = “H”、PSN pin = “H”) の場合

PDN pinを”H”にすると内部LDOが立ち上がります。MCLKを16384回トグルすると Internal PDN

は解除されます。

b. LDOE pin = “H”で Serial Control mode (PSN pin = “L”) の場合

PDN pinを”H”にすると内部 LDOが立ち上がります。内部オシレータのクロックが 16384回トグ

ルする(max.10 ms)と Internal PDNは解除されます。

c. LDOE pin = “L”のときは PDN pin解除後 max.1 msで Internal PDNは解除されます。

Internal PDNが解除されると内部回路は動作を開始し、レジスタへのアクセスが可能になります。

※(2)の期間中はディジタル出力ピン及びディジタル入出力ピンから瞬時的なパルス(パルス幅

max.1 s)が出力されることがあります。システムの誤動作を避けるため、(2)の期間中にこれらの

[AK5534]

015099892-J-00 2016/03 - 54 -

ピンの出力を参照することと、同じ 3-wire Serialバスまたは I2Cバス上にあるデバイスと通信をす

ることは避けて下さい。

(3) 初期化サイクルは Slave mode時 583/fs、Master mode時 578/fsです。

(4) パワーダウン時と初期化サイクル中の ADC出力データは “0”です。

(5) ディジタル出力はアナログ入力に対して群遅延(GD)を持ちます。

Internal PDN 解除詳細

Figure 60. Internal PDN 解除詳細

[AK5534]

015099892-J-00 2016/03 - 55 -

[2] DSD mode

PDN pinを “H”にした後、MCLKを入力すると Internal PDNが解除されます。

PDN pin

Power-Down Normal Operation

MCLK In

ADC In (Analog)

DSD Out (Digital)

Don’t care

(3)

“L” (-full scale data)

Don’t care

Internal State

(4)

(1)

(2)

Initialize Power-Down

OVF-pin

normal data abnormal data normal data “L” (-full scale data)

(6)

(5)

Internal PDN

Figure 61. DSD動作タイミング

Notes:

(1) LDOE pin= “H”のとき、PDN pinを”H”にすると内部 LDOが立ち上がります。内部オシレータのク

ロックが 16384回トグルすると(max.10 ms) Internal PDNは解除されます。

LDOE pin = “L”のときは PDN pinを”H”にすると max.1 msで Internal PDNは解除されます。

Internal PDNが解除されると内部回路は動作を開始し、レジスタへのアクセスが可能になります。※(1)の期間中はディジタル出力ピン及びディジタル入出力ピンから瞬時的なパルス(パルス幅

max.1s)が出力されることがあります。システムの誤動作を避けるため、(1)の期間中にこれらのピンの出力を参照することと、同じ 3-wire Serial / I

2Cバス上にあるデバイスと通信をすることは避

けて下さい。

(2) 初期化動作は 583/fsで完了します。

(3) パワーダウン中および初期化動作中およびCHパワーダウン中、DSD出力ピンは “L”(-full scale data)

を出力します。Phase Modulation mode時、初期化動作中および CHパワーダウン中、DSD出力ピ

ンは矩形波 (-full scale data) を出力します。

(4) 過大信号が入力され、内部モジュレータがオーバフローを検出すると、OVF pinから “H”を出力し

ます。入力から Group Delay 遅れて OVF pinが変化します。

(5) オーバフロー状態になると、DSD出力は正常データを出力しません。

(6) 入力信号が正常状態になり、内部モジュレータがオーバフロー状態から正常動作に戻ると、OVF pin

出力は “L”になります。入力から Group Delay 遅れて OVF pinが変化します。

[AK5534]

015099892-J-00 2016/03 - 56 -

動作モードコントロール

AK5534の動作モードはピンまたはレジスタで設定します。ピンによる設定を Parallel Control modeと

呼びます。Parallel Control modeのときレジスタ設定は無効になります。そのためレジスタ設定が必要

な機能は使用できません。レジスタへのアクセスは 3線式シリアル通信と I2Cバス通信が可能です。

動作モードは I2C pinと PSN pinで選択します。Serial Control mode時はレジスタ設定が優先され MSN

pin以外の設定ピンでの設定は無効になります。

I2C pin PS pin Control Mode

L L 3-wire Serial

L H 3-wire Serial

H L I2C Bus

H H Parallel

Table 22. Control Mode

レジスタコントロールインタフェース

(1) 3-wire Serial Control mode (I2C pin = “L”)

このモードでは 3線式シリアル I/F pin: CSN, CCLK, CDTIで書き込みを行います。I/F上のデータはChip

address (2-bit, C1/0), Read/Write (1-bit, “1”固定, Write only), Register address (MSB first, 5-bit)と Control

data (MSB first, 8-bit)で構成されます。データ送信側は CCLKの“↓”で各ビットを出力し、受信側は“↑”で

取り込みます。データの書き込みは CSNの“↑”で有効になります。CCLKのクロックスピードは 5MHz

(Max.)です。

PDN pinを“L”にすると内部レジスタ値が初期化されます。また、シリアルモードでは RSTN bitに“0”を

書き込むと内部タイミング回路がリセットされます。但し、この時、レジスタの内容は初期化されませ

ん。

CDTI

CCLK

C1

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

D4D5D6D7A1A2A3A4R/WC0 A0 D0D1D2D3

CSN

C1-C0: Chip Address (C1=CAD1, C0=CAD0) R/W: READ/WRITE (Fixed to “1”, Write only) A4-A0: Register Address D7-D0: Control Data

Figure 62. Control I/F Timing

*3線シリアルモードはデータ読み出しをサポートしません。

*PDN pin = “L”時は、コントロールレジスタへの書き込みはできません。

*CSN = “L”期間中に CCLKの“↑”が 15回以下または 17回以上の場合、データは書き込まれません。

[AK5534]

015099892-J-00 2016/03 - 57 -

(2) I2C-bus Control mode (I2C pin = “H” かつ PSN pin = “L”)

AK5534の I2C-bus Control modeのフォーマットは、高速モード(max:400 kHz, Ver1.0)に対応していま

す。

(2)-1. WRITE命令

I2C-bus Control modeにおけるデータ書き込みシーケンスはFigure 63に示されます。バス上の ICへの

アクセスには、最初に開始条件(Start Condition)を入力します。SCLラインが “H”の時にSDAラインを “H”

から “L”にすると、開始条件が作られます(Figure 69)。開始条件の後、スレーブアドレスが送信されます。

このアドレスは7-bitから構成され、8-bit目にはデータ方向ビット(R/W)が続きます。上位5-bitは “00100”

固定、次の 2-bitはアクセスする ICを選ぶためのアドレスビットで、CAD1-0 pinsにより設定されます

(Figure 64)。アドレスが一致した場合、AK5534は、確認応答(Acknowledge)を生成し、命令が実行され

ます。マスタは確認応答用のクロックパルスを生成し、SDAラインを解放しなければなりません(Figure

70)。R/W ビットが “0”の場合はデータ書き込み R/W ビットが “1”の場合はデータ読み出しを行います。

第 2バイトはサブアドレス(レジスタアドレス)です。サブアドレスは、8-bit、MSB firstで構成され、上

位 3-bitは、 “0”固定です(Figure 65)。第 3バイト以降はコントロールデータです。コントロールデータ

は 8-bit、MSB firstで構成されます(Figure 66)。AK5534は、各バイトの受信を完了するたびに確認応答

を生成します。データ転送は、必ずマスタが生成する停止条件(Stop Condition)によって終了します。SCL

ラインが “H”の時に SDAラインを “L”から “H”にすると、停止条件が作られます(Figure 69)。

AK5534は複数のバイトのデータを一度に書き込むことができます。データを 1バイト送った後、停止

条件を送らず更にデータを送ると、サブアドレスが自動的にインクリメントされ、次のデータは次のサ

ブアドレスに格納されます。アドレス “07H”を越えるデータを送ると、内部レジスタに対応するアドレ

スカウンタはロールオーバし、アドレス “00H”から順に格納されます。

クロックが “H”の間は、SDAラインの状態は一定でなければなりません。データラインが “H”と “L”の間

で状態を変更できるのは、SCLラインのクロック信号が “L”の時に限られます(Figure 71)。SCLライン

が “H”の時に SDAラインを変更するのは、開始条件、停止条件を入力するときのみです。

3rd byte 2nd byte 1st byte

SDA

START

ACK

ACK

S Slave Address

ACK

Sub Address(n)

Data(n) P

STOP

Data(n+x)

ACK

Data(n+1)

ACK

R/W= “0”

ACK

Figure 63. I2C-bus Control modeのデータ書き込みシーケンス

0 0 1 0 0 CAD1 CAD0 R/W

(CAD0はpinにより設定)

Figure 64. 第1バイトの構成

0 0 0 A4 A3 A2 A1 A0

Figure 65. 第2バイトの構成

D7 D6 D5 D4 D3 D2 D1 D0

Figure 66. 第3バイト以降の構成

[AK5534]

015099892-J-00 2016/03 - 58 -

(2)-2. READ命令

R/W ビットが “1”の場合、AK5534は READ動作を行います。指定されたアドレスのデータが出力され

た後、マスタが停止条件を送らず確認応答を生成すると、サブアドレスが自動的にインクリメントされ、

次のアドレスのデータを読み出すことができます。アドレス “07H”のデータを読み出した後、さらに次

のアドレスを読み出す場合にはアドレス “00H”のデータが読み出されます。

AK5534は、カレントアドレスリードとランダムリードの 2つの READ命令を持っています。

(2)-2-1. カレントアドレスリード

AK5534は、内部にアドレスカウンタを持っており、カレントアドレスリードではこのカウンタで指定

されたアドレスのデータを読み出します。内部のアドレスカウンタは最後にアクセスしたアドレスの次

のアドレス値を保持しています。例えば、最後にアクセス(READでも WRITE でも)したアドレスが “n”

であり、その後カレントアドレスリードを行った場合、アドレス “n+1”のデータが読み出されます。カ

レントアドレスリードでは、AK5534は READ命令のスレーブアドレス(R/W = “1”)の入力に対して確認

応答を生成し、次のクロックから内部のアドレスカウンタで指定されたデータを出力したのち内部カウ

ンタを 1つインクリメントします｡データが出力された後､マスタが確認応答を生成せず停止条件を送る

と、READ動作は終了します。

SDA

START

ACK

ACK

S SlaveAddress

ACK

Data(n+1) P

STOP

Data(n+x)

ACK

Data(n+2)

ACK

R/W= “1”

ACK

Data(n)

Figure 67. CURRENT ADDRESS READ 命令

(2)-2-2. ランダムアドレスリード

ランダムアドレスリードにより任意のアドレスのデータを読み出すことができます。ランダムアドレス

リードは READ命令のスレーブアドレス(R/W bit= “1”)を入力する前に、ダミーのWRITE命令を入力す

る必要があります。ランダムアドレスリードでは最初に開始条件を入力し、次に WRITE命令のスレー

ブアドレス(R/W = “0”)、読み出すアドレスを順次入力します。AK5534がこのアドレス入力に対して確

認応答を生成した後、再送条件、READ命令のスレーブアドレス(R/W bit= “1”)を入力します。AK5534

はこのスレーブアドレスの入力に対して確認応答を生成し、指定されたアドレスのデータを出力し、内

部アドレスカウンタを 1つインクリメントします。データが出力された後、マスタがアクノリッジを生

成せず停止条件を送ると、READ動作は終了します。

SDA

START

ACK

ACK

S SlaveAddress

ACK

Data(n) P

STOP

Data(n+x)

ACK

Data(n+1)

ACK

R/W= “0”

ACK

SubAddress(n)

START

ACK

S SlaveAddress

R/W= “1”

Figure 68. Random Address Read 命令

[AK5534]

015099892-J-00 2016/03 - 59 -

SCL

SDA

stop conditionstart condition

S P

Figure 69. 開始条件と停止条件

SCL FROMMASTER

acknowledge

DATAOUTPUT BYTRANSMITTER

DATAOUTPUT BYRECEIVER

1 98

STARTCONDITION

not acknowledge

clock pulse foracknowledgement

S

2

Figure 70. I

2Cバスでの確認応答

SCL

SDA

data linestable;

data valid

changeof dataallowed

Figure 71. I

2Cバスでのビット転送

[AK5534]

015099892-J-00 2016/03 - 60 -

レジスタマップ

Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0

00H Power Management1 1 1 1 1 PW4 PW3 PW2 PW1

01H Power Management2 0 0 0 0 0 MONO2 MONO1 RSTN

02H Control 1 0 CKS3 CKS2 CKS1 CKS0 DIF1 DIF0 HPFE

03H Control 2 0 TDM1 TDM0 0 0 0 0 0

04H Control 3 DP 0 0 0 0 0 SD SLOW

05H DSD 0 0 DCKS 0 PMOD DCKB DSDSEL1 DSDSEL0

06H TEST1 TST7 TST6 TST5 TST4 TST3 TST2 TST1 TST0

07H TEST2 0 0 0 0 0 0 0 TRST

Note 24. アドレス06H-1FHは書き込み不可です。“0”で指定されたビットへの “1”の書き込みは禁止です

Note 25. RSTN bit を “0” にすると内部のデジタルフィルタ、CONTROL部がリセットされます。

レジスタ値は初期化されません。

Note 26. PDN pinを “L” にすると、レジスタ値は初期化されます。

レジスタ詳細説明


00H Power Management1 1 1 1 1 PW4 PW3 PW2 PW1

R/W R/W R/W R/W R/W R/W R/W R/W R/W

Default 1 1 1 1 1 1 1 1

PW4-1: Power Down control for channel 4-1 0: Power OFF 1: Power ON (default)


01H Power Management2 0 0 0 0 0 MONO2 MONO1 RSTN


Default 0 0 0 0 0 0 0 1

RSTN: Internal Timing Reset 0: Reset. All registers are not initialized. 1: Normal Operation (default)

“0”で内部タイミング回路がリセットされます。レジスタの内容はリセットされません。

MONO2-1: Channel Summation Select (Table 17-Table 19)

00: Not- Summation mode (default) 01: 4-to-2 mode 10: Not- Summation mode 11: 4-to-1 mode

[AK5534]

015099892-J-00 2016/03 - 61 -


02H Control 1 0 CKS3 CKS2 CKS1 CKS0 DIF1 DIF0 HPFE


Default 0 0 0 0 0 0 0 1

HPFE: High Pass Filter Enable 0: High Pass Filter OFF 1: High Pass Filter ON (default)

“1”で全てのチャネルのディジタルHPFがONになります。

DIF1-0: Audio Data Interface Modes Select (Table 8, Table 9)

A/Dデータのビット数 24-bit/32-bitとフォーマットMSB justified/ I2S Compatibleを選択します。

CKS3-0: Sampling Speed Mode and MCLK Frequency Select (Table 5)

サンプリングスピードとMCLK周波数を選択します。


03H Control 2 0 TDM1 TDM0 0 0 0 0 0


Default 0 0 0 0 0 0 0 0

TDM1-0: TDM Modes Select (Table 9)

A/Dデータ出力モードをNormal, TDM128, TDM256, TDM512から選択します。


04H Control 3 DP 0 0 0 0 0 SD SLOW


Default 0 0 0 0 0 0 0 0

SLOW: Slow Roll-off Filter Select (Table 20) 0: Sharp Roll-off (default) 1: Slow Roll-off

ディジタルフィルタのRoll-OFF特性を選択します。

SD: Short Delay Select (Table 20) 0: Normal Delay (default) 1: Short Delay

ディジタルフィルタのGroup Delayを選択します。

DP: DSD Mode Select 0: PCM mode (default) 1: DSD mode

出力モードを選択します。

[AK5534]

015099892-J-00 2016/03 - 62 -


05H DSD 0 0 DCKS 0 PMOD DCKB DSDSEL1 DSDSEL0


Default 0 0 0 0 0 0 0 0

DSDSEL1-0: Select the Frequency of DCLK 00: 64fs (default) 01: 128fs 10: 256fs 11: Reserved

DCKB: Polarity of DCLK 0: DSD data is output from DCLK Falling Edge (default) 1: DSD data is output from DCLK Rising Edge

PMOD: DSD Phase Modulation Mode 0: Not Phase Modulation mode (default) 1: Phase Modulation mode

DSD出力 Phase Modulation modeを選択します。

DCKS: Master Clock Frequency Select at DSD mode (DSD Only) 0: 512fs (default) 1: 768fs


06H TEST1 TST7 TST6 TST5 TST4 TST3 TST2 TST1 TST0

R/W RD RD RD RD RD RD RD RD

Default 0 0 0 0 0 0 0 0

TST7-0: Test register.

必ずdefaultで使用してください。全bit “0”以外をセットすると通常動作は保証されません。


07H TEST2 0 0 0 0 0 0 0 TRST

R/W R/W R/W R/W R/W R/W R/W R/W W

Default 0 0 0 0 0 0 0 0

TRST: Test register. This register must be “0”.

必ずdefaultで使用してください。全bit “0”以外をセットすると通常動作は保証されません。

[AK5534]

015099892-J-00 2016/03 - 63 -

13. 外部接続回路例

Figure 72は、外部接続回路例です。

Figure 72. Typical Connection Diagram

Note 27. ディジタル入力ピンはオープンにしないでください。

MSN

PW2

PW1

PW0

PDN

VDD18

DVSS

TVDD

MCLK

TEST

AIN4P

AIN4N

SD

/PM

OD

SLO

W/D

CK

B

CK

S3/C

AD

1

CK

S2/S

CL/C

CLK

CK

S1/C

AD

0_I2

C/C

SN

CK

S0/S

DA

/CD

TI

OV

F

SD

TO

2/D

SD

OR

2

SD

TO

1/D

SD

OL2

TD

MIN

/DS

DO

R1

LR

CK

/DS

DO

L1

BIC

K/D

CLK

1

NC

VR

EF

L1

VR

EF

H1

AIN

2N

AIN

2P

AV

DD

AV

SS

AIN

3P

AIN

3N

VR

EF

H2

VR

EF

L2

NC

DIF0/ DSDSEL0

DIF1/DSDSEL1

TDM0

TDM1

PSN/CAD0_SPI

I2C

DP

HPFE/DCKS

LDOE

ODP

AIN1P

AIN1N

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

36

35

34

33

32

31

30

29

28

27

26

25

48

47

46

45

44

43

42

41

40

39

38

37

4.7 +

0.1 10

10

0

0

.1

0.1

1

0

+

+

Digital 3.3V

AIN

2

AIN

2+

AIN

3+

AIN

3

AIN4+

AIN4 AIN1

AIN1+

Analo

g 3

.3V

Analo

g 3

.3V

Mode

Setting

Mode Setting

Mode

Setting

Controller

Controller

Mater Clock

fs

64fs

AK5534

Top View

0.1

1

00

+

Analo

g 3

.3V

20

20

0.1

[AK5534]

015099892-J-00 2016/03 - 64 -

1. グラウンドと電源のデカップリング

電源とグラウンドの取り方には十分注意してください。通常、AVDD, TVDDにはシステムのアナログ電

源を供給します。AVDD, TVDD が別電源で供給される場合には、電源立ち上げシーケンスを考える必要

はありません。AVSS, DVSS はアナロググラウンドに接続してください。システムのグラウンドはアナ

ログとディジタルで分けて配線し PCボード上の電源に近いところで接続してください。小容量のデカ

ップリングコンデンサはなるべく電源ピンの近くに接続してください。

2. 基準電圧

A/D変換の基準電圧は VREFH1-2 pinsの電圧と VREFL1-2 pinsの電圧の差です。VREFL1-2 pinsは

AVSSに接続して下さい。高周波ノイズを除去するために、VREFH1-2 pinsと Analog 3.3V電源の間に

は 20 の抵抗を入れ、100 Fの電解コンデンサと並列に 0.1 Fのセラミックコンデンサを VREFP1-2

pinsと VREFL1-2 pinsの間に接続して下さい。セラミックコンデンサはピンにできるだけ近づけて接続

して下さい。ディジタル信号、特にクロックは AK5534へのカップリングを避けるため VREFH1-2 pins,

VREFL1-2 pinsからできるだけ離して下さい。

3. アナログ入力

アナログ入力信号は各チャネルの差動入力ピンから変調器に入力されます。入力電圧は AINn+と AINn

の差の電圧になります(n=1-4)。入力レンジは1.85 V (typ)です。AK5534は AVSSから AVDDまでの電

圧を入力することができます。出力コードのフォーマットは 2’sコンプリメントです。DCオフセット

(ADC自体の DCオフセットも含む)は内蔵の HPFでキャンセルされます。

AK5534のアナログ電源電圧は+3.3 Vになっており、アナログ入力ピンには、AVDD + 0.3 V以上、AVSS

0.3 V以下の電圧と 10 mA以上の電流を入力してはいけません。過大電流の流入は内部の保護回路の

破壊、さらにはラッチアップを引き起こし、ICの破壊に至ります。従って、周辺のアナログ回路の電源

電圧が、15V等の場合はアナログ入力ピンを絶対最大定格以上の信号から保護する必要があります。

[AK5534]

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4. 外部アナログ入力回路

Figure 73は AK5534のアナログ入力回路例 1 (1st order HPF; fc= 0.70 Hz, 2

nd order LPF; fc= 351 kHz,

gain= 14.5 dB)です。シングルエンドで入力する場合は差動入力する場合と比較して反転バッファが一

つ増えます。Figure 73ではシングルエンドの場合は JP1, 2をショート、差動の場合は JP1, 2をオープ

ンにします。この回路の入力レベルは 9.85 Vppです (AK5534: 1.85 Vpp Typ.)。この回路使用時のアナ

ログ特性は fs= 48 kHz の時、DR= 111 dB, S/(N+D)= 103 dBです。AK5534は入力信号の DCバイアス

電圧によってS/(N+D)の特性が変わります。良好な特性をえるためには、DCバイアス電圧を 0.49AVDD

から 0.51AVDDの間にしてください。* 15 nFと 1 nFはフィルムコンデンサを推奨します。

4.7k

-

+ -

+

10 3.3k

620

-

+

10

620

Analog In

9.85Vpp

68µ

NJM5534

VA=+3.3V

VP=15V

4.7k

10µ

+ 10k

10k

0.1µ

Bias

VA+

1.85Vpp

1.85Vpp

VP+

VP- Bias

1n * 3.3k

1n *

Bias

15n *

68µ

XLR

Vin-

Vin+

JP1

JP2

NJM5534

NJM5534

AK5534 AINn+

AK5534 AINn-

100p

100p

Figure 73. Input Buffer example1

fin 1Hz 10Hz

Frequency Response

1.77dB 0.02dB

Table 23. Frequency Response of HPF

fin 20kHz 40kHz 80kHz 6.144MHz

Frequency Response

0.00dB 0.00dB 0.00dB 49.68dB

Table 24. Frequency Response of LPF

[AK5534]

015099892-J-00 2016/03 - 66 -

14. パッケージ

外形寸法図 48-pin QFN (Unit mm)

材質・メッキ仕様

パッケージ材質: エポキシ系樹脂

リードフレーム材質: 銅

端子処理: 半田（無鉛）メッキ

マーキング

1) Pin #1 indication 2) Date Code : XXXXXXX (7 digits) 3) Marketing Code : AK5534VN 4) AKM Logo

AKM AK5534VN XXXXXXX

1

C0.60MAX

C

B

0.08

C

A

0.40±0.10

+0.07-0.05

0.20

0.02+0.03

-0.02

7.00±0.10

6.75±0.10

7.00±0.10

6.75±0.10

5.1

5.1

0.85+0.15

-0.05

0.500.23

M0.10 AB

[AK5534]

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15. オーダリングガイド

AK5534VN 40 - 105 ºC 48-pin QFN AKD5534 Evaluation Board for AK5534

16. 改訂履歴

Date (Y/M/D) Revision Reason Page Contents

16/03/16 00 初版

[AK5534]

015099892-J-00 2016/03 - 68 -

重要な注意事項

0. 本書に記載された弊社製品（以下、「本製品」といいます。）、および、本製品の仕様につ

きましては、本製品改善のために予告なく変更することがあります。従いまして、ご使用を

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特約店営業担当にご確認ください。

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て弊社および第三者の知的財産権その他の権利に対する保証または実施権の許諾を行うも

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2. 本製品は、医療機器、航空宇宙用機器、輸送機器、交通信号機器、燃焼機器、原子力制御用

機器、各種安全装置など、その装置・機器の故障や動作不良が、直接または間接を問わず、

生命、身体、財産等へ重大な損害を及ぼすことが通常予想されるような極めて高い信頼性を

要求される用途に使用されることを意図しておらず、保証もされていません。そのため、別

途弊社より書面で許諾された場合を除き、これらの用途に本製品を使用しないでください。

万が一、これらの用途に本製品を使用された場合、弊社は、当該使用から生ずる損害等の責

任を一切負うものではありません。

3. 弊社は品質、信頼性の向上に努めておりますが、電子製品は一般に誤作動または故障する場

合があります。本製品をご使用頂く場合は、本製品の誤作動や故障により、生命、身体、財

産等が侵害されることのないよう、お客様の責任において、本製品を搭載されるお客様の製

品に必要な安全設計を行うことをお願いします。

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いはその他軍事用途の目的で使用しないでください。本製品および本書記載の技術情報を輸

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連法令を遵守し、必要な手続を行ってください。本製品および本書記載の技術情報を国内外

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ださい。本製品のご使用に際しては、特定の物質の含有・使用を規制するRoHS指令等、適

用される環境関連法令を十分調査のうえ、かかる法令に適合するようにご使用ください。お

客様がかかる法令を遵守しないことにより生じた損害に関して、弊社は一切の責任を負いか

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た場合はお客様にて当該損害をご負担または補償して頂きますのでご了承ください。

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ak5534 japanese datasheet - akm - asahi kasei ... mclk t b mod 2 1 0 n ovf / e c [ak5534]...

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