第五章 pentium 微处理器的硬件接口
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第五章 第五章 PentiumPentium 微处理器的硬件接口微处理器的硬件接口
1. Pentium 微处理器的封装2. Pentium 微处理器的电气特性
3. Pentium 微处理器的引脚功能
4. Pentium 的总线周期
1. Pentium 微处理器的封装
1993 年开始推出,共生产三代:•P5(Pentium 60/66)•P54C(Pentium 75/90/100/120/133/150/166/200), •P55C(Pentium MMX 166/200/233
P5
0.8m 生产工艺,集成度 310 万个晶体管封装在 273 引脚的陶瓷 PGA 管壳内
P5 的引脚分布
P5
168 个信号引脚50 个 Vcc 引脚—— 5V 电源49 个 Vss 引脚——接地6 个 NC 引脚 , 必须保持在非连接状态
Socket 4 插座——ZIF 插座
273 引脚
P54C
0.6m 生产工艺,集成度 330 万个晶体管
296 引脚的交错式引脚栅格阵列 (SPGA) 封装
陶瓷管壳
P54C 的引脚分布
175 个信号引脚53 个 Vcc 引脚—— 3.3V 电源53 个 Vss 引脚——接地15 个 NC/INC 引脚 , 必须保持在非连接状态
Socket 7 插座——ZIF 插座 321 个引脚
P54C
P54C 与 P5 的引脚外观完全不同
P55C——Pentium MMX
0.35m 生产工艺,集成度 450 万个晶体管
塑料管壳交错引脚栅格阵列 (PPGA) 封装
296 引脚
Socket 7 插座——ZIF 插座 321 个引脚
Pentium MMX 要求两个分开的操作电压,一个用来驱动处理器内核,一个用来向处理器的 I/O 引脚供电28 个 VCC3 引脚—— 3.3V(I/O 电源 )23 个 VCC2 引脚—— 2.8V( 核心电源 )53 个 Vss 引脚——接地
15 个 NC/INC 引脚 , 必须保持在非连接状态
P55C 与 P54C 在信号引脚上保持兼容区别:Y35——NC ( P55C ), FRCMC# ( P54C )AL10——VCC2DEF# ( P55C ), INC ( P54C )
P55C——Pentium MMX
2. Pentium 微处理器的电气特性以 P54C 为例
电源要求
所有 Vcc 输入都是 3.3V输入和输出都是 3.3V 的 JEDEC 标准电平,两者均为 TTL 兼容的CLK 和 PICCLK 输入可允许接收 5V 的输入信号,因而可以使用 5V 或 3.3V 的时钟驱动器
直流特性
输入特性:低电平 0.8V高电平 2.0V
输出特性:低电平 0.4V高电平 2.4V
—— 输入 / 输出特性与标准逻辑元件是一致的
3. Pentium 微处理器的引脚功能
将信号线分成 4 组:存储器 /IO 接口中断接口总线仲裁接口高速缓存控制接口
ADS# 地址状态,低电平有效M/IO# 存储器 /IO 指示,有效电平 1/0
高电平为存储器总线周期低电平为 I/O 总线周期
存储器 /IO 接口
存储器的组织
存储器 /IO 接口
I/O 空间的组织
存储器 /IO 接口
A31~A3
地址线和字节选通信号 BE7#~BE0# 一起定义被访问的存储器或 I/O 的物理区域
实模式下只有低 17 位地址线 A19~A3 有效保护模式下全部 29 条地址线都有效
无论实模式还是保护模式,均具有 64KB 独立的 I/O 地址空间,在寻址 I/O 设备时,仅需使用地址线 A15~A3和 BE4#~BE0#
存储器 /IO 接口
A20M#
地址第 20 位屏蔽完成屏蔽地址线第 20 位的功能若 A20M# 为 0 ,则在访问内部高速缓存或外部存储器时地址线第 20 位被屏蔽实模式时须置起 A20M# ,保护模式下该信号未定义
存储器 /IO 接口
BE7#~BE0#
字节选通信号用于在当前的传送操作中选通哪几个字节
D63~D0
64 条数据线D7~D0 定义数据总线的最低字节,D63~D56 定义数据总线的最高字节
存储器 /IO 接口
在一个总线周期内,经过数据总线可以传送字节、字、双字、四字, Pentium 通过激活相应的 BE?#来做到这一点
例:当 BE7#~BE0# 为 11110000B 时,将产生何种数据传送类型,数据传送经过那些数据线?
双字经过 D31~D0 传送
存储器 /IO 接口
存储器 /IO 接口
DP7~DP0数据奇偶校验信号
PCHK#奇偶校验状态信号
Pentium 为每个数据字节加入校验码在写总线周期中,为 D0~D63 上每一字节产生一位偶校验码,通过 DP7~DP0 输出在读总线周期中, D0~D63 及 DP7~DP0 上的数据按字节进行对应的偶校验,如出现错误, PCHK# 信号将逻辑 0 送至外部电路
存储器 /IO 接口
PEN#校验允许信号
用于确定发生校验错误时是否进行异常处理如 PEN# 为低电平,则 Pentium 自动执行异常处理
AP地址校验信号
Pentium 可以对地址信号进行校验,只要地址在 A3~A31 信号线上输出,就会产生偶校验位在 AP 引脚上输出,如果在查询周期在地址总线上检测到错误, APCHK# 信号置为逻辑 0
存储器 /IO 接口
上的数据按字节进行对应的偶校验,如出现错误,PCHK# 信号将逻辑 0 送至外部电路
APCHK#地址奇偶校验状态信号
存储器 /IO 接口
W/R#
读 / 写控制信号写(高电平),读(低电平)D/C#
数据 / 代码控制信号传送数据(高电平),传送代码(低电平) M/IO#
存储器 /IO 选择信号访问存储器(高电平),访问 I/O端口(低电平)
存储器 /IO 接口
例:如果M/IO# 、 D/C# 、 W/R# 分别为 0 1 0 ,则产生何种类型的总线周期
I/O 读(输入)总线周期
ADS#
地址选通信号当其为 0 时表示总线周期中地址信号有效
存储器 /IO 接口
NA#
下一地址请求当其为 0 时激活地址流水线方式
存储器 /IO 接口
BRDY#
突发就绪信号
通知处理器外部系统已从数据总线连接中取得数据
中断接口
INTR
中断请求Pentium 在每条指令开始的时刻采样这个信号,如 INTR 为高电平,则表明出现了中断请求
当一个有效的中断请求被识别后, Pentium 将通知外部电路并启动一个中断响应总线周期时序。
对于中断响应总线周期, M/IO# 、 D/C# 、 W/R# 分别为 0 0 0 ,以此告知相应的外部设备它的中断请求已经得到同意——这就完成了中断请求 /响应的握手过程,从此时开始程序控制转移到中断服务程序
中断接口
INTR 是可屏蔽的,可以通过标志寄存器中的中断标志位 IF予以允许或禁止。
NMI
非屏蔽中断请求
只要 NMI 输入端上出现由 0 到 1 的跳变,一个中断服务请求就被锁存在 Pentium 中,与 IF 标志的状态无关
中断接口
RESET
复位
进行硬件复位
INIT
初始化
对处理器进行初始化
总线仲裁接口HOLD
总线保持请求HLDA
总线保持响应
当外部电路(如 DMA 控制器)希望掌握地址和数据总线的控制权时,通过将 HOLD 输入变为逻辑 1 来通知处理器,在当前总线周期完成后,处理器将 HLDA变为逻辑 1 通知外部电路它已交出总线控制权,这就完成了总线保持请求 /响应的握手过程,处理器保持这种状态直到保持请求信号撤消
总线仲裁接口BOFF#
总线占用输入信号
与 HOLD 的区别:1. 总线占用操作在当前时钟周期结束时开始,而不是在当前总线周期结束时开始2. 无需响应—— 外部总线控制器可以使用该信号快速接管系统总线的控制权
总线仲裁接口
BREQ
总线请求输出信号
向外部系统表明 Pentium 处理器内部产生了一个总线请求
高速缓存控制接口
KEN#
高速缓存允许输入信号
存储器子系统通过该信号通知 Pentium 在该总线周期中是否需要对 Cache 操作KEN# 置为 0 ,则在存储器读总线周期中,总线上的数据会复制到芯片内的 Cache 中
FLUSH#
高速缓存擦除信号
外电路使用该信号擦除芯片内的高速缓存
高速缓存控制接口
高速缓存控制接口
AHOLD
地址保持信号EADS#
外部地址有效信号
用于高速缓存无效周期中,该周期用来处理 Cache 与主存储器之间的数据一致性。
高速缓存控制接口
CACHE#
高速缓存可用性信号
读:当从存储器所读数据可以送入 Cache 时,该信号输出逻辑 0 ,表明该操作是缓存式读操作
写:在写周期中该信号输出逻辑 0 ,表明本操作是对 Cache 中被修改了的数据执行回写操作
4. Pentium 的总线周期
基本的总线操作
总线周期——微处理器访问一次存储器或 I/O 设备所需要的整个时间一个处理器时钟周期也称为一个 T 状态
每个总线周期包含两个 T 状态,分别记做 T1 、 T2。
4. Pentium 的总线周期
基本的总线操作
在 T1 期间,处理器在地址总线上输出被访问存储单元的地址、总线周期指示码和有关控制信号,在写周期的情况下被写数据在 T1 期间输出在数据总线上在 T2 期间,外部设备从数据总线上接受数据,或在读周期的情况下把数据放置在数据总线上。
4. Pentium 的总线周期
基本的总线操作
非流水线总线周期
总线状态定义
Ti 总线空闲状态T1 总线周期的第一个时钟T2 第一个待完成的总线周期的第二个及后续的时钟T12 有两个待完成的总线周期,处理器在为第一个周
期传送数据的同时启动第二个总线周期T2P 有两个待完成的总线周期,且都在第二个及后续
的时钟里TD 有一个待完成的总线周期,其地址、状态和 ADS#
已被驱动,而数据和 BRDY# 引脚未被采样
非流水线读写总线周期
突发式读写总线周期
突发式总线周期传送 256 位数据,即 4 个四字
突发式总线周期——一种特殊的总线周期在非突发式总线周期中,每次只能传送一个数据单元,且至少需要两个时钟周期在突发式总线周期中,传送第一个数据单元需要两个时钟周期,以后每个数据单元只需一个时钟周期
突发式读总线周期
突发式写总线周期
流水线式读写总线周期
流水线——指对下一总线周期的寻址与前一总线周期的数据传送相重叠
流水线式读写总线周期
Pentium 通过 NA# 输入信号形成流水线式总线周期
单数据传送总线周期和突发式总线周期都可以是流水线式的
流水线突发式读周期
流水线式读写周期
总线周期类型
M/IO# D/C# W/R# CACHE# KEN# 总线周期类型0 0 0 1 x 中断响应0 1 0 1 x I/O 读,非缓存式0 1 1 1 x I/O 写,非缓存式1 0 0 1 x 代码读,非缓存式1 0 0 x 1 代码读,非缓存式1 0 0 0 0 代码读,突发式1 1 0 1 x 存储器读,非缓存式1 1 0 x 1 存储器读,非缓存式1 1 0 0 0 存储器读,突发式1 1 1 1 x 存储器写,非缓存式1 1 1 0 x 突发式回写
习题
1.试述 Pentium 的 DP7~DP0 引脚组的作用;2. 从硬件的观点,实模式下的 Pentium 微机的存储器是如何组织的,保护模式下呢?3. 若总线周期指示信息M/IO# 、 D/C# 、 W/R# 、 CACHE# 、 KEN# 为 0 1 1 1 x ,总线周期的类型是什么?4. 试述 Pentium采用的数据和地址校验方法5. 试描述下图所示的总线周期操作
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