aula 4 - fermassa aula 04 2020-… · fen05-03381 – microeletrônica aula 4 (1/2) – evolução...

FEN05-03381 – Microeletrônica

Aula 4(1/2) – Evolução do transistor

(2/2) – Fabricação CMOS

Prof. Fernando Massa Fernandes

Sala 5017 E

fermassa101@eng.uerj.br

https://www.fermassa.com/Microeletronica.php

FEN05-03381 – Microeletrônica

Aula 4

(1/2) – Evolução do transistor

Evolução do TransistorMetal/Óxido → Polisilício/Óxido. → (SOI) → Polisilício/Isolante. → Porta Tripla

Revisão

Evolução do Transistor

Wikipedia

* Efeitos de canal curto – Tecnologias Deep sub-mícron

→ Redução da mobilidade→ Intensificação do campo elétrico entre Fonte e Dreno (Vel. Saturação).→ Efeitos de campo elétrico vertical (dificuldade da carga se movimentar

paralelamente a superfície da interface Silício/Óxido de silício).

→ Ruptura dielétrica no óxido de porta (GOX) e efeito de tunelamento.

Evolução do Transistor

Wikipedia

* Khanna, Integrated Nanoeletronics, Springer (2016)

* Efeitos de canal curto – Tecnologias Deep sub-mícron

→ No inicio dos anos 2000→ Introdução de deformação por stress compressivo no canal de condução

→ Silício tensionado – Liga de SiGe nos contatos Fonte e Dreno

Evolução do Transistor

Wikipedia

* Efeitos de redução da espessura do GOX

→ Ruptura dielétrica e efeito de tunelamento quântico.

→ Introdução de materiais de alta constante dielétrica (alto-k)→ Ex: Dióxido de háfnio (HfO

2), k = 25, Gap = 5.8 eV.

Evolução do Transistor

Wikipedia

* Efeitos de redução da espessura do GOX

→ Ruptura dielétrica e efeito de tunelamento.

→ Anos 2006/2007 - Introdução de materiais de alta constante dielétrica (alto-k)→ Ex: Dióxido de háfnio (HfO

2), k = 25, Gap = 5.8 eV.

* Khanna, Integrated Nanoeletronics, Springer (2016)

Evolução do Transistor

Wikipedia

Tecnologia CMOS – SOI * Silicon-on-insulator

→ Ramificação da tecnologia CMOS para lidar com efeitos de canal cuto!

* Khanna, Integrated Nanoeletronics, Springer (2016)

* Camada de óxido enterrada para preservar o controle do transporte no canal.

FD-SOI MOSFET

Evolução do TransistorMetal/Óxido → Polisilício/Óxido. → (SOI) → Polisilício/Isolante. → Porta Tripla

Fonte: Intel

https://www.oficinadanet.com.br/tecnologia/23033-o-que-e-tecnologia-finfet

Evolução do TransistorIntel - Tri-gate (FinFET) 14 nm (2014)

https://www.oficinadanet.com.br/tecnologia/23033-o-que-e-tecnologia-finfet

Evolução do TransistorIntel - Tri-gate (FinFET) 14 nm (2014)

Processador Intel Core M

Evolução do TransistorFinFET – on SOI

* Khanna, Integrated Nanoeletronics, Springer (2016)

Porta tripla→ Gate envolvendo todo o canal.

FinFET

Atualização.

Ainda em Laboratório de Pesquisa da IBM!!

Revisão

Atualização.

Ainda em Laboratório de Pesquisa da IBM!!

Revisão

Evolução do TransistorParadigma atual – FinFET on SOI 7 nm (2018)

Evolução do TransistorParadigma atual – FinFET on SOI 7 nm (2018)

FEN05-03381 – Microeletrônica

Aula 4

(2/2) – Fabricação CMOS

Microeletrônica -Familiarização Níveis de Abstração

Pastilha (die)

Revisão

Lei de Moore – Diretriz para a Indústria

http://en.wikipedia.org/wiki/Moore%27s_law

286386

Pentium 4

Transistores com dimensões menores que 20 nm!

“O número de transistores dobraa cada 18-24 meses”

Revisão

X 15.900.000 = Samsun Galaxy S8

Evolução da Microeletrônica - SMARTPHONES

1981

2017

29.000 transistoresCanal de 3 µm

~ 462.000.000.000 transistoresFinFET 10 nm

Fazendo um CI

Pastilha (die) – Intel Core i7

Revisão

Fabricação

• Circuitos integrados CMOs são fabricados em bolachas (wafers) de Si.

• Cada bolacha contém diversos Chips (die)

http://en.wikipedia.org/wiki/Wafer_%28electronics%29

O diâmetro mais comum de bolacha de Si é de 300 mm (12 in)

São adicionados aos wafers estruturas para testes e monitoramento de parâmetros de qualidade do processo

Ex. de bolachas de 2, 4, 6 e 8 in

Revisão

Pastilha (die)

Wafer de Si

Tudo começa com a areia!

Fazendo um CI

Fazendo um CI

Pastilha (die)

Wafer de SiO CI contém várias camadas que são fabricadas sobrepostas umas sobre as outras, passando por etapas ou ciclos que são repetidos várias vezes durante o processo fabril.

Fazendo um CI

Pastilha (die)

Wafer de SiO CI contém várias camadas que são fabricadas sobrepostas umas sobre as outras, passando por etapas ou ciclos que são repetidos várias vezes durante o processo fabril.

Foundry ou Fab

É o termo usado para designar a planta de fabricação industrial de semicondutores.

Fazendo um CI –

Processo CMOS padrão

• Oxidação → Em geral é a primeira a ser realizada (FOX) - STI

• Fotolitografia → Gargalo tecnológico (etapa crítica)

• Revelação

• Corrosão química

• Limpeza – Remoção do FR

• Difusão dos dopantes

• Metalização

• Passivação – (Etapa final de deposição de óxidos)

21

Fazendo um CI

Pastilha (die)

Wafer de SiFoundry ou Fab é o termo usado para designar a planta de fabricação industrial de semicondutores.

A Faundry é subdividida em áreas, uma para cada etapa de fabricação:

Fazendo um CI

Pastilha (die)

Wafer de Si* Cada ciclo é repetidos varias vezes ate completar a formação dos circuitos integrados.

A Faundry é subdividida em áreas, uma para cada etapa num ciclo de fabricação:

→ Fotolitografia → Difusão → Implantação iônica→ Gravação → CVD → PVD → Polimento Mecânico/Químico – Preparação para a próxima etapa de deposição.

Foundry (ou Fab) – Organizada em sub-áreas

Ciclos de manufatura -

→→ Area de difusão (filmes composto de silício como isolantes e siliceto)

→ Área de Implantação iônica (regiões com dopagem controlada)

→ Área do CVD (chemical vapour deposition) – Deposição de filmes finos.

→ Área da Fotolitografia – Transferência de padrões do circuito

→ Área de gravação (Etching) – Ataca e remove a area exposta (não protegida pelo fotoresiste)

→ Area do PVD (physical vapour deposition) – Deposição dos filmes metálicos (geralmente por sputtering).

→ Área de polimento Mecânico/Químico – Preparacao para a próxima etapa de deposição

Fabricação CMOS

Foundry (ou Fab) – Organizada em sub-áreas

Ciclos de manufatura -

* Cada ciclo é repetidos varias vezes ate completar a formação dos circuitos integrados.

→ Testes de qualidade no Wafer – Medidas de parâmetros específicos

Etapas Finais:

→Dicing – Separação dos chips individuais do wafer (substrato de Si).

→ Encapsulamento.

→ Testes de aceitação e conformidade.

Fazendo um CI

Pastilha (die)

Wafer de SiA Faundry é subdividida em áreas, uma para cada etapa de fabricação:

Exemplo: Grandes Fabricantes de chips no mundo:

IntelTSMCSamsungGlobalfoundriesAMDSMICIBMUMCHLMCSTMicroelectronicsPanasonicTIFujitsuToshibaSony

Fazendo um CI

Pastilha (die)

A Faundry é subdividida em áreas, uma para cada etapa de fabricação:

Etapas Finais:

Encapsulamento.

Microssoldadora (wirebonder)

Fios de ligas de Au ou Al – Diâmetro ~50 µm

Microssoldadora (wirebonder)

Fios de ligas de Au ou Al – Diâmetro ~50 µm

Microssoldadora (wirebonder)

Fios de ligas de Au ou Al – Diâmetro ~50 µm

O encapsulamento é a etapa final que vai conectar o bonding pad e, consequentemente o circuito CMOS, ao mundo exterior.

Microssoldadora (wirebonder)

Microssolda (wirebonder) - MOSIS

Fios de ligas de Au ou Al – Diâmetro ~25 µm

* Imagem de microscopia eletrônica (SEM)

* NanoFab - UERJ

Caracterização- SEM – microscopia por varredura de elétron

http://virtual.itg.uiuc.edu/training/EM_tutorial/

http://education.denniskunkel.com/Java-SEM-begin.php

Detalhe do olho de uma abelha

SEM – microscopia por varredura de elétron

https://science.howstuffworks.com/scanning-electron-microscope2.htm

http://www.memsjournal.com/2011/01/motion-sensing-in-the-iphone-4-mems-gyroscope.html

* Giroscópio do iphone 4

SEM – microscopia de varredura de elétron

Chip de memória CMOS

SEM – microscopia de varredura de elétron

Detalhes do chip de 2015

Packaging - Encapsulamento

O encapsulamento é a etapa final que vai conectar o bonding pad e, consequentemente o circuito CMOS, ao mundo exterior.

Exemplos - Processos de fabricação comerciais

*Foundry Prices – Para protótipos (Multi Project Run).

* Preços em Euro – Ano 2018 - Para protótipos ocupando uma área mínima de 3 mm X 3 mm

* Em tecnologia de 130 nm.→ Custo de 1.500,00 Euros = 6.726,00 Reais

*Em tecnologia de 22 nm.→ Custo de 126.000,00 Euros = 565.000,00 Reais

Foundrie (ou Fab)

Video – Wafer fab

Wafer fab -Aula 4.mp4

3D-Micromac - TLS-Dicing Technology -Aula 4.mp4

Próxima Aula

Aula 5 – Indústria Microeletrônica

Prof. Fernando Massa Fernandes

Sala 5017 E

fermassa101@eng.uerj.br

https://www.fermassa.com/Microeletronica.php

FEN05-03381 – Microeletrônica

Aula 4 – (2/2) – Fabricação CMOS

Prof. Fernando Massa Fernandes

FIM

Sala 5017 E

fermassa101@eng.uerj.br

https://www.fermassa.com/Microeletronica.php