ch3 jfet biasing divider (ต่อ)
Post on 13-Apr-2017
60 Views
Preview:
TRANSCRIPT
1
บทท่ี 3JFET BIASING CIRCUITS(ต่อ)
Electronics Engineering Technology DepartmentCollege of Industrial Technology
King Mongkut’s University of Technology North Bangkok
JFET BIASING : VOLTAGE DIVIDER BIAS
2
โครงสรา้งของวงจรไบอัสท่ีใหเ้สถียรภาพท่ีดีคือการจดัไบอัสแบบวงจรแบง่แรงดัน (Voltage divider bias) ท่ี
ใชกั้บ BJT ถกูนำามาใชกั้บวงจรขยายด้วยเฟทได้ หากเป็นเจเฟทแบบเอนแชนแนลสามารถจดัวงจรไบอัสได้
JFET BIASING : VOLTAGE DIVIDER BIAS
3
Voltage divider bias Calculations
VG คือ แรงดันท่ีตกครอ่มตัวต้านทาน R2 :
Using Kirchhoff’s Law:
JFET BIASING : VOLTAGE DIVIDER BIAS
4
Increasing values of RS result in lower quiescent values of ID and declining values of V GS .
A graphical analysis of voltage-divider biasing is illustrated. A typical transconductance curve for the 2N5485 is shown with IDSS = 6.5 mA and VGS(off) = -2.2 V.
Summary
JFET Biasing
ID
0–V VGS GS
8.0
6.0
4.0
2.0
(mA)
- 1 +1- 2 +2- 3 +3
RD
RSR2
+VDD
R1820 W
1.0 kW1.0 MW
3.3 MW
+12 V
2N5485
VG = 2.79 V VG/RS = 2.79 mA
2.79 VConnect the points to establish the load line.
Q
Start with VG:The Q-point is read from the plot. It is 3.3 mA and -0.7 V.
JFET BIASING : VOLTAGE DIVIDER BIAS
6
เมื่อได้กระแส IDQ และแรงดันVGSQ ท่ีจุดทำางาน การวเิคราะหว์งจรท่ีเหลืออยูส่ามารถทำาได้ปกติ นัน่คือ
JFET BIASING : VOLTAGE DIVIDER BIAS
7
Example : Determine the following for the network of Fig
JFET BIASING : VOLTAGE DIVIDER BIAS
8
Example : Determine the following for the network of Fig
JFET BIASING : COMBINATION NETWORKS BJT AND FET
9
Determine the levels of VD and VC for the network of Fig.
Continuing, we find for this configuration that
JFET BIASING : COMBINATION NETWORKS BJT AND FET
10
how to find the level of VGSQ from the quiescent value of ID
The question of how to determine V C is not as obvious. Both V CE
and V DS are unknown quantities, preventing us from establishing a link between V D and V C or from V E to V D . A more careful examination of Fig. reveals that V C is linked to V B by V GS (assuming that VRG = 0 V). Since we know V B if we can find VGS, VC can be determined from
JFET BIASING : COMBINATION NETWORKS BJT AND FET
11
JFET BIASING : COMBINATION NETWORKS BJT AND FET
12
Determine the levels of VD and VC for the network of Fig.
SUMMARY OF JFET BIASING การไบอัสวงจรมอียู่ 3 แบบ
1. Gate bias2. Self-bias3. Voltage-divider bias
13
Advantage DisadvantageGate bias วงจรง่ายมาก Q-point เสถียร
น้อยมากสำาหรบัJFET
Self-bias วงจรค่อนขา้งง่ายเสถียรภาพมากขึ้นกวา่ gate bias.
ไมเ่สถียรเท่ากับวงจรvoltage-divider bias.
Voltage-divider bias
Q-point มคีวามเสถียรภาพมาก
วงจรมคีวามซบัซอ้น มากท่ีสดุใน 3แบบ
SUMMARY OF JFET BIASING กระแสในเจเฟทแบบ N-CH เกิดจากการเคล่ือนท่ีของ
อิเล็กตรอนอิสระจากซอสไปเดรน ซึ่งจะต้องผ่านN-CH ระหวา่งเขตปลอดพาหะทัง้สอง โดยสามารถควบคมุชอ่งทาง
ใหก้วา้งหรอืแคบได้ตามการไบอัสท่ีขาเกต แรงดัน ท่ีเกตยิง่ เป็นลบมาก ชอ่งทางจะยิง่แคบมาก ทำาใหก้ระแสจากซอสไป
เดรนจะไหลน้อยลง เป็นผลมาจากสนามไฟฟา้ท่ีบรเิวณเขต ปลอด
การไบอัสท่ีนิยมมี 2 แบบ คือ ไบอัสตัวเอง (Self-bias) ไบอัสแบบแบง่แรงดัน (Voltage divider bias)
14
15
== -
-
=-=
- + )(
== -
+
= - )( +
==
-)( ++ -
HOMEWORK 1. For the network of Fig. 1 , determine:
a. VG. b. IDQ and VGSQ. c. VD and VS. d. VDSQ. 2. For the network of Fig. 2 , VD = 12 V. Determine:
a. ID. b. VS and VDS. c. VG and VGS. d. VP.
16
วงจรท่ี 1 วงจรท่ี 2
HOMEWORK 3. For the network of Fig. 3, determine:
a. VG . b. VGSQ and IDQ. c. IE . d. IB . e. VD . f. VC .
17 วงจรท่ี 3
HOMEWORK(SOLUTION) 1. For the network of Fig. 1 , determine:
a. VG.
18
HOMEWORK(SOLUTION)
19
b. IDQ and VGSQ
HOMEWORK(SOLUTION) 1. For the network of Fig. 1 , determine:
c. VD and VS.
d. VDSQ
20
HOMEWORK(SOLUTION) 2. For the network of Fig. 2 , VD = 12 V. Determine:
a. ID.
b. VS and VDS.
c. VG and VGS.
d. VP.
21
HOMEWORK(SOLUTION) 3. For the network of Fig. 3, determine:
a. VG
b. VGSQ and IDQ.
22
HOMEWORK(SOLUTION) 3. For the network of Fig. 3, determine:
c. IE .
d. IB .
e. VD
f. VC
23
top related