lecture5 tr - hacettepeaykut/classes/fall2012/bbm231/... · Örnek: saatli dizisel devrelerin...
Post on 21-Sep-2019
7 Views
Preview:
TRANSCRIPT
12/3/12
1
BBM 231 – Zamanuyumlu dizisel devreler
(synchronous sequential logic)"
Hacettepe Üniversitesi Bilgisayar Müh. Bölümü
Ders hakkında"Aykut Erdem aykut@cs.hacettepe.edu.tr Oda: 111 Tel: 297 7500 / 146
Ofis Saati: Carşamba 15:00-16:00
Textbook: Mano and Ciletti, Digital Design Pearson, 4th Edition
İletişim"
• Ders hakkındaki duyurular ve mesajlaşma için ’yı kullanacağız: https://www.piazza.com/hacettepe.edu.tr/fall2012/bbm231
Bu derste"
• Dizisel devreler (sequential circuits) • Mandallar (latches) • İkidurumlular (flip-flops) • Dizisel devrelerin analizi • Dizisel devrelerin tasarımı
4
Dizisel devreler (sequential circuits)"• Birleşimsel devreler (combinational circuit), şimdiki çıkışları yalnız şimdiki girişlerine bağlı devrelerdir.
• Dizisel devreler (sequential circuits), şimdiki çıkışları sadece şimdiki girişlerine değil aynı zamanda önceki girişlere de bağlı olan devrelerdir. – Bu tür devreler bellek öğeleri barındırırlar.
5
Combinationalcircuit
Memoryelements
Inputs Outputs
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 01 Mano/CilettiDigital Design, 4e
AACFLPV0
Bellek"• Bir sayıyı bilgisayarda nasıl saklayabiliriz? • En basit durum: bir bit’lik bilginin saklanması
• Bu devre istendiği gibi çalışmaz! Neden? - salınır (oscillates)..
6 Source: Richard Feynman, Lectures on Computa>on
A C
1 bit’lik bir belleğin bir kara kutu olarak gösterimi
A Önceki C
Sınraki C
0 0 0
0 1 1
1 0 1
1 1 0 A: Kontrol girişi • A=0 olduğu sürece C’nin değeri aynı kalır • Eğer A=1 ise, C’nin değeri 0’dan 1 veya 1’den 0’a değişir
12/3/12
2
Saatli dizisel devreler"• Saatli dizisel devrelerin tasarımında AND, OR, NOT,. .
gibi geçitlerin yanı sıra ikidurumlular (flip-flops) diye adlandırılan bellek öğeleri de kullanılır.
• Bir ikidurumlu tek bitlik bilgiyi saklayabilen bellek ögeleridir.
7
Combinationalcircuit
Flip-flops
Inputs Outputs
Clock pulses
(a) Block diagram
(b) Timing diagram of clock pulses
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 02 ab Mano/CilettiDigital Design, 4e
AACFLPW0
Combinationalcircuit
Flip-flops
Inputs Outputs
Clock pulses
(a) Block diagram
(b) Timing diagram of clock pulses
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 02 ab Mano/CilettiDigital Design, 4e
AACFLPW0
Mandallar (latches)"• Mandallar (latches) (sinyal seviyesindeki değişim
yerine) sinyal seviyesi ile tetiklenen ve saat kullanmayan bellek öğeleridir.
• Mandallar ikidurumluların oluşturulmasında kullanılan temel devrelerdir.
• SR türü mandal (S: Set, R: Reset, Q: Çıktı)
8
1
0
1
0
R (reset)
S (set)
Q
Q!
(a) Logic diagram (b) Function table
(after S " 1, R " 0)
(after S " 0, R " 1)
1
11
11
1
0
0
0
0000
00000 1
1
Q!QRS
(forbidden)
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 03 ab Mano/CilettiDigital Design, 4e
AACFLPX0
1
0
1
0
R (reset)
S (set)
Q
Q!
(a) Logic diagram (b) Function table
(after S " 1, R " 0)
(after S " 0, R " 1)
1
11
11
1
0
0
0
0000
00000 1
1
Q!QRS
(forbidden)
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 03 ab Mano/CilettiDigital Design, 4e
AACFLPX0
Mandallar (latches)"
• NAND geçitler ile SR türü mandal
• SR türü mandal olarak da gösterilmektedir. 9
1
0
1
0
S (set)
R (reset)
Q
Q!
(a) Logic diagram (b) Function table
(after S " 1, R " 0)
(after S " 0, R " 1)
1
00
00
1
1
1
1
1110
11110 0
0
Q!QRS
(forbidden)
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 04 ab Mano/CilettiDigital Design, 4e
AACFLPY0
1
0
1
0
S (set)
R (reset)
Q
Q!
(a) Logic diagram (b) Function table
(after S " 1, R " 0)
(after S " 0, R " 1)
1
00
00
1
1
1
1
1110
11110 0
0
Q!QRS
(forbidden)
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 04 ab Mano/CilettiDigital Design, 4e
AACFLPY0
Mandallar (latches)"
• SR türü mandalın işleyişi mandalın durumunun ne zaman değişeceğini kontrol eden ek bir giriş sinyalı ile ayarlanabilir.
10
(a) Logic diagram (b) Function table
Q
Q!
S
En
R
Next state of Q
No change
Indeterminate
No changeQ " 0; reset stateQ " 1; set state
SEn R
X X00 00
0
1
1
11
1
111
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 05 ab Mano/CilettiDigital Design, 4e
AACFLPZ0
(a) Logic diagram (b) Function table
Q
Q!
S
En
R
Next state of Q
No change
Indeterminate
No changeQ " 0; reset stateQ " 1; set state
SEn R
X X00 00
0
1
1
11
1
111
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 05 ab Mano/CilettiDigital Design, 4e
AACFLPZ0
Mandallar (latches)"• D türü mandal (şeffaf (transparent) mandal)
• D türü mandalda S and R girişlerini aynı anda hiçbir zaman 1 değeri alamamaktadır.
• Çıkışı, Enable girişi 1 olduğu sürece veri girişindeki değişimleri yansıtmaktadır. 11
Q
Q!
(a) Logic diagram (b) Function table
D
EnNext state of Q
No changeQ " 0; reset stateQ " 1; set state
X0
0
111
En D
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 06 ab Mano/CilettiDigital Design, 4e
AACFLQA0
Q
Q!
(a) Logic diagram (b) Function table
D
EnNext state of Q
No changeQ " 0; reset stateQ " 1; set state
X0
0
111
En D
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 06 ab Mano/CilettiDigital Design, 4e
AACFLQA0
Mandallar (latches)"
• Mandalların grafik gösterimleri
12
S
R
SR
S
R
SR
D
En
D
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 07 Mano/CilettiDigital Design, 4e
AACFLQB0
S
R
SR
S
R
SR
D
En
D
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 07 Mano/CilettiDigital Design, 4e
AACFLQB0
S
R
SR
S
R
SR
D
En
D
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 07 Mano/CilettiDigital Design, 4e
AACFLQB0
12/3/12
3
İkidurumlular (flip-flops)"• Bir mandalın durumu En = 1 olduğu zaman
değişmektedir. • Bir mandalın kontrol girişi (En) bir saat sinyali üreticisine
bağlandığında, durum değişimleri En = 1 olur olmaz başlar.
• Bir mandalın durumu, saat vuruşu (clock pulse) aktif seviyede kaldığı sürede sürekli değişip durabilir.
• İkidurumlular (flip-flops), ortak bir saat barındıran dizisel devrelerin düzgün çalışabilmeler için tasarlanmıştır.
13
(a) Response to positive level
(b) Positive-edge response
(c) Negative-edge response
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 08 a-c Mano/CilettiDigital Design, 4e
AACFLQC0
İkidurumlular (flip-flops)"• İkidurumlular, mandalların tersine ancak sinyal
seviyesindeki değişimler ile tetiklenebilirler.
• D türü ikidurumulu (iki D türü mandal ile)
14
(a) Response to positive level
(b) Positive-edge response
(c) Negative-edge response
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 08 a-c Mano/CilettiDigital Design, 4e
AACFLQC0
(a) Response to positive level
(b) Positive-edge response
(c) Negative-edge response
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 08 a-c Mano/CilettiDigital Design, 4e
AACFLQC0
D QD
En
D
En
D latch(master)
D latch(slave)
Y
Clk
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 09 Mano/CilettiDigital Design, 4e
AACFLQD0
İkidurumlular (flip-flops)"• D türü pozitif kenarlar ile tetiklenen (positive-
edge-triggered) ikidurumlu (üç SR türü mandal ile)
15
Q
Q!
S
R
Clk
D
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 10 Mano/CilettiDigital Design, 4e
AACFLQE0
İkidurumlular (flip-flops)"
• D türü ikidurumluların grafik gösterimleri
16
D
Clk
(a) Positive-edge
D
Clk
(a) Negative-edge
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 11 ab Mano/CilettiDigital Design, 4e
AACFLQF0
D
Clk
(a) Positive-edge
D
Clk
(a) Negative-edge
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 11 ab Mano/CilettiDigital Design, 4e
AACFLQF0
İkidurumlular (flip-flops)"• JK türü ikidurumlu
17
D J
K
Clk
J
K
Q
Q!Clk Clk
(a) Circuit diagram (b) Graphic symbol
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 12 ab Mano/CilettiDigital Design, 4e
AACFLQG0
D J
K
Clk
J
K
Q
Q!Clk Clk
(a) Circuit diagram (b) Graphic symbol
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 12 ab Mano/CilettiDigital Design, 4e
AACFLQG0
D = JQ’ + K’Q • J = 1, K = 0 => D = ? • J = 0, K = 1 => D = ? • J = K = 1 => D = ? • J = K = 0 => D = ?
İkidurumlular (flip-flops)"
• T türü ikidurumlu
18
J
K
Clk
(a) From JK flip-flop
T
(c) Graphic symbol
T
Clk
(b) From D flip-flop
TD
Clk
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 13 a-c Mano/CilettiDigital Design, 4e
AACFLQH0
J
K
Clk
(a) From JK flip-flop
T
(c) Graphic symbol
T
Clk
(b) From D flip-flop
TD
Clk
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 13 a-c Mano/CilettiDigital Design, 4e
AACFLQH0
J
K
Clk
(a) From JK flip-flop
T
(c) Graphic symbol
T
Clk
(b) From D flip-flop
TD
Clk
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 13 a-c Mano/CilettiDigital Design, 4e
AACFLQH0
D = T ⨁ Q = TQ’ + T’Q
• T = 0 => D = ? • T = 1 => D = ?
12/3/12
4
İkidurumluların sonraki durum çizelgeleri"
• İkidurumluların mantıksal özellikleri, işleyişlerini belirten çizelgeler ile ifade edilebilir.
• Q(t): şimdiki durum (saat kenarı uygulanması öncesindeki)
Q(t +1): sonraki durum (bir saat vuruşu sonrasındaki)
19
İkidurumluların sonraki durum çizelgeleri"
20
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: Table05 01 Mano/CilettiDigital Design, 4e
TB0501©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: Table05 01 Mano/CilettiDigital Design, 4e
TB0501©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: Table05 01 Mano/CilettiDigital Design, 4e
TB0501
İkidurumluların sonraki durum denklemleri"
• Sonraki durum çizelgeleri, ilgili denklemler ile de ifade edilebilir:
• D türü ikidurumlu Q(t +1) = D • JK türü ikidurumlu Q(t +1) = JQ’ + K’Q • T türü ikidurumlu Q(t +1) = T ⨁ Q
21
Zamanuyumsuz (asynchronous) girişlere sahip ikidurumlular"
• Düşük-düzey zamanuyumsuz reset’e sahip pozitif kenarlar ile tetiklenen D türü bir ikidurumlu
22
Q
Q!
S
R
Clock
Reset
D
(a) Circuit diagram
D Q
Q!R
Clk
(b) Graphic symbol
Data
Clock
Reset(b) Function table
R Clk D Q Q!
000
X X01
001
110
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 14 a-c Mano/CilettiDigital Design, 4e
AACFLQI0
Q
Q!
S
R
Clock
Reset
D
(a) Circuit diagram
D Q
Q!R
Clk
(b) Graphic symbol
Data
Clock
Reset(b) Function table
R Clk D Q Q!
000
X X01
001
110
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 14 a-c Mano/CilettiDigital Design, 4e
AACFLQI0
Q
Q!
S
R
Clock
Reset
D
(a) Circuit diagram
D Q
Q!R
Clk
(b) Graphic symbol
Data
Clock
Reset(b) Function table
R Clk D Q Q!
000
X X01
001
110
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 14 a-c Mano/CilettiDigital Design, 4e
AACFLQI0
Saatli dizisel devrelerin analizi"• Saatli bir dizisel devrenin davranışı, giriş, çıkış
ve sahip olduğu ikidurumluların durumlarından belirlenir.
• Durum denklemi, S(t +1) = f (S(t), x(t)) S(t+1): sonraki durum S(t): şimdiki durum x(t): şimdiki girişler
• Şimdiki çıktı, y(t) = g(S(t), x(t))
23
Örnek: Saatli dizisel devrelerin analizi"
24
D
Clk
x
D
Clk
A
A!
B
B!
y
Clock
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 15 Mano/CilettiDigital Design, 4e
AACFLQJ0
A(t+1) =A(t)x(t)+B(t)x(t) B(t+1)=A’(t)x(t)
y(t)=(A(t)+B(t))x’(t) A(t+1) =Ax+Bx B(t+1)=A’ x
y(t)=(A+B)x’
A(t+1) = B(t+1)=
y(t)=
12/3/12
5
Örnek: Saatli dizisel devrelerin analizi"
25
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: Table05 02 Mano/CilettiDigital Design, 4ePage Number:
TB0502
A(t+1) =Ax+Bx B(t+1)=A’x
y(t)=(A+B)x’
Örnek: Saatli dizisel devrelerin analizi"• m ikidurumlu ve n girişe sahip dizisel bir devre
2m+n sıra barındıran bir çizelge ile ifade edilir. • Toplam 2n sıralı başka bir çizelge de kullanılabilir.
26
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: Table05 03 Mano/CilettiDigital Design, 4e
TB0503
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: Table05 03 Mano/CilettiDigital Design, 4e
TB0503
Durum çizeneği (state diagram)"• Bir durum çizelgesi grafiksel olarak bir durum
çizeneği (state diagram) ile de gösterilebilir.
27
01
00 10
11
1/0
1/0
1/0
0/0
1/0 0/10/1
0/1
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 16 Mano/CilettiDigital Design, 4e
AACFLQK0
D türü ikidurumlular ile analiz"• Örnek: DA = A ⨁ x ⨁ y
28
x
yAD
Clk
Clock
(a) Circuit diagram (b) State table
Presentstate
NextstateInputs
A x y A
00001111
00110011
01010101
01101001
(c) State diagram
00, 11 00, 11
01, 10
01, 10
0 1
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 17 a-c Mano/CilettiDigital Design, 4e
AACFLQL0
x
yAD
Clk
Clock
(a) Circuit diagram (b) State table
Presentstate
NextstateInputs
A x y A
00001111
00110011
01010101
01101001
(c) State diagram
00, 11 00, 11
01, 10
01, 10
0 1
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 17 a-c Mano/CilettiDigital Design, 4e
AACFLQL0
x
yAD
Clk
Clock
(a) Circuit diagram (b) State table
Presentstate
NextstateInputs
A x y A
00001111
00110011
01010101
01101001
(c) State diagram
00, 11 00, 11
01, 10
01, 10
0 1
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 17 a-c Mano/CilettiDigital Design, 4e
AACFLQL0JK türü ikidurumlular ile analiz"1. İkidurumlu giriş denklemlerini şimdiki durum
ve giriş değişkenleri cinsinden belirle. 2. (a) Karşılık gelen ikidurumluların sonraki
durum çizelgesini kullanarak durum çizelgesi için sonraki durum değerlerini belirle, veya
2. (b) Giriş denklerini ikidurumluların sonraki durum denklemlerine koy ve karşılık gelen durum denklemlerini elde et. Daha sonra durum çizelgesinden sonraki durum değerlerini belirle.
29
JK türü ikidurumlular ile analiz"
JA = B KA = Bx’
JB = x’ KB = A’x + Ax’ = A ⨁ x 30
J
K
Clk
J
K
Clk
Clock
A
B
x
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 18 Mano/CilettiDigital Design, 4e
AACFLQM0
12/3/12
6
JK türü ikidurumlular ile analiz"
A(t+1) = JA’ + K’A B(t+1) = JB’ + K’B
31
J
K
Clk
J
K
Clk
Clock
A
B
x
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 18 Mano/CilettiDigital Design, 4e
AACFLQM0
= BA’ + (Bx’)’A = A’B + AB’ + Ax = x’B’ + (A⨁x)’B = B’x’ + ABx + A’Bx’
JK türü ikidurumlular ile analiz"
32 ©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: Table05 04 Mano/CilettiDigital Design, 4e
TB0504
JK türü ikidurumlular ile analiz"• Durum çizeneği (state diagram)
33
00 11
1 1
1
0 00
S0 S3
S2S1
0
1
01 10
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 19 Mano/CilettiDigital Design, 4e
AACFLQN0
T türü ikidurumlular ile analiz"
34
T
B
Ay
T
ClkR
RClk
x
Clock reset
(a) Circuit diagram (b) State diagram
11/1
00/0 01/0
10/0
00
1 1
1
1
0 0
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 20 ab Mano/CilettiDigital Design, 4e
AACFLQO0
Q(t+1) = T ⨁ Q = T’Q + TQ’ TA = Bx TB = x y = AB A(t+1) = (Bx)’A + (Bx)A’
= AB’ + Ax’ + A’Bx B(t+1) = x ⨁ B
T türü ikidurumlular ile analiz"
35 ©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: Table05 05 Mano/CilettiDigital Design, 4e
TB0505
T
B
Ay
T
ClkR
RClk
x
Clock reset
(a) Circuit diagram (b) State diagram
11/1
00/0 01/0
10/0
00
1 1
1
1
0 0
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 20 ab Mano/CilettiDigital Design, 4e
AACFLQO0
Mealy ve Moore modelleri"• Dizisel devreler, sonlu özdevinir modelinin (finite state
machine) iki alt türü ile ifade edilebilir: – Mealy modelinde çıkış hem şimdiki durum hem de girişin bir
fonksiyonudur. – Moore modelinde çıkış sadece şimdiki durumun bir
fonksiyonudur.
36
InputsState
Register
Next State Combinational
Logic
InputsState
RegisterOutputs (Moore-type)
Output Combinational
Logic
Clock
Clock
Moore Machine
Mealy Machine
Next State Combinational
Logic
OutputCombinational
Logic
Outputs (Mealy-type)
(a)
(b)
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 21 a-b Mano/CilettiDigital Design, 4e
AAHFUXU0
InputsState
Register
Next State Combinational
Logic
InputsState
RegisterOutputs (Moore-type)
Output Combinational
Logic
Clock
Clock
Moore Machine
Mealy Machine
Next State Combinational
Logic
OutputCombinational
Logic
Outputs (Mealy-type)
(a)
(b)
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 21 a-b Mano/CilettiDigital Design, 4e
AAHFUXU0
12/3/12
7
Mealy ve Moore modelleri"• Moore modelinde çıkışlar bir saat yardımıyla
eşzamanlanırlar. • Mealy modelinde çıkışlar eğer girişler saat döngüsü
(clock cycle) boyunca değişebilir. – Bir Meali modeli devreyi eşzamanlamak için girişlerin
saat ile eşzamanlı olması ve çıkışların da daima bir saat kenarından hemen önce örneklenmesi gerekmektedir.
37
Durum indirgemesi (state reduction)"
• Eğer iki durum her bir olası giriş için aynı çıkışı veriyor ve devreyi aynı veya eş bir duruma sürüklüyor ise o iki durum eş (equivalent) durumlar olarak adlandırılır.
• Birbirine eş iki durum varsa, bu durumlardan herhangi biri giriş-çıkış ilişkilerini değiştirmeden çıkartılabilir.
• Durum sayısının azaltılması niçin önemlidir? – Bir devrenin gerçekleştirilmesi sırasında kullanılması
gereken ikidurumlu sayısında azaltmaya gidilebilir (ancak bu durumda devrenin birleşimsel (combinatorial) kısmı daha karmaşık bir hal alabileceği göz önüne alınmalıdır).
38
Chapter 5 Synchronous Sequ#ltld bgk
There are an infinite number of input sequences that may be applied to the circuit; each re- sults in a unique output sequence. As an example, consider the input Bequence 010101 101 00 starting from the initial state a. Each input of 0 or 1 produces an wcput of 0 w 1 and causes the circuit to go to the next state. From the state diagram, we d h ~ dme wtgut and state sequence for the given input sequence as follows: W1th the circuit in initial state a, an inpnt of 0 W c e s an output of 0 and the circuit remains in state a. With present state a aod an h p t of 1, the out- put ir 0 and the next state is b. With present state b and an input of 0, the output is 0 and the next state is c. Continuing this procese, we fTnd the complete sequence to be as follows:
state input output
a b c d s f f 1 0 1 0 1 1 0 0 0 0 0 1 1 0
In each column, we have the present state, input value, and output value. The next state is writ- ten on top of the next column. It is important to re& that in l h i s circuit the states themselves are of secondary importance, because we are interested only in oup t sequences d by input sequences.
Now kt us assume that we have found a sequential circuit whose state diagram bas fewer than seven states, and suppose we wish to compare this circuit with the circuit whose state di- agram is given by Fig. 5.25. If iderrtical input sequences m applied to the two W t s and iden- tical outputs occur for all input segumces. then the two circuits are said to be equivalent (as far as the input-output is concerned) and one may be replaced by h e 0 t h ~ The problem of stak reduction is to find ways of reduciq the number d states in a sequential circuit without altering the input-output relationships.
We now proceed to reduce the nnmber of states for this example. Fmt. we need the state table; it is more convenient to apply prmdms for state reduction with lhe use of a table rather than a diagram. The state table of the circuit is listed in Table 5.6 and is obtained directly from the state diagram.
The following algorithm for the state reduction of a compMy specdied state table is given here without proof: ''Tho states are said to be equivalent if, for each member of the set of in- puts, they give exactly the same output and send the cjircuit either to the same state or to an
Table 5.6 State Tabk
~ext State OutpR
Werent State x = O x = l x = O x = l
Örnek: Durum indirgemesi"• Örnek:
39
a
b c
d eg
f
0/01/1 1/1
1/1
1/1
1/0
1/01/0 0/0
0/0
0/0
0/0
0/0
0/0
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 25 Mano/CilettiDigital Design, 4e
AACFLQQ0
Örnek: Durum indirgemesi"• Örnek:
e ve g durumları birbirine eş! g durumunu çıkar. 40
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: Table05 06 Mano/CilettiDigital Design, 4e
TB0506
Örnek: Durum indirgemesi"• Yeni durum çizelgesi:
d ve f durumları birbirine eş! f durumunu çıkar.
41
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: Table05 07 Mano/CilettiDigital Design, 4e
TB0507
Örnek: Durum indirgemesi"• İndirgenmiş durum çizelgesi:
• Artık hiçbir durum birbirine eş değil! Dur.. 42
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: Table05 08 Mano/CilettiDigital Design, 4e
TB0508
12/3/12
8
Örnek: Durum indirgemesi"
43
a
b c
d eg
f
0/01/1 1/1
1/1
1/1
1/0
1/01/0 0/0
0/0
0/0
0/0
0/0
0/0
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 25 Mano/CilettiDigital Design, 4e
AACFLQQ0
a
b ce
d
0/0 1/1 1/0
1/0
1/0
1/1
0/0
0/0 0/0
0/0
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 26 Mano/CilettiDigital Design, 4e
AACFLQR0
Durum ataması (state assignment)"• Durumlara birbirinden farklı ikili değerler ataması • Toplam m duruma sahip bir devre için kullanılacak
kodlar n bit (2n ≥ m) içermelidir. (2n – m kullanılmayan durum sayısıs)
• Çeşitli seçenekler: – The resulting combinatorial circuit will be different!
44
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: Table05 09 Mano/CilettiDigital Design, 4e
TB0509
Örnek: Durum ataması "• Bir önceki örnek için durum sayısı indirgenmiş
durum çizelgesi için ikili atamalar
45 ©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: Table05 10 Mano/CilettiDigital Design, 4e
TB0510
a
b ce
d
0/0 1/1 1/0
1/0
1/0
1/1
0/0
0/0 0/0
0/0
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 26 Mano/CilettiDigital Design, 4e
AACFLQR0
Dizisel devrelerin tasarımı"• Verilen tanımdan durum çizeneğini ve durum
çizgesini oluştur. • Gerekiyorsa durum sayısını azalt. • İkili kodlanmış (binary coded) durum çizgesini
elde etmek için durumlara ikili sayı değerleri ata. • Kullanılacak olarak ikidurumluların türünü belirle. • Basitleştirilmiş ikidurumlu giriş ve çıkış
denklemlerini elde et. • Devre şemasını çiz.
46
Örnek: Sekans algılayıcı"• Üç veya daha fazla ardışık gelen 1’leri içeren bit
dizgilerini algılayan bir devrenin tasarımı • Devrenin durum
çizeneği:
47
S0/0 S1/0
S3/1 S2/0
0
0
00
1
1
1
1
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 27 Mano/CilettiDigital Design, 4e
AACFLQS0
Örnek: Sekans algılayıcı"• D türü ikidurumlular kullanarak gerçekleştirme • Dört farklı durumu ifade etmek için iki D türü
ikidurumlu
48
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: Table05 11 Mano/CilettiDigital Design, 4e
TB0511
S0/0 S1/0
S3/1 S2/0
0
0
00
1
1
1
1
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 27 Mano/CilettiDigital Design, 4e
AACFLQS0
12/3/12
9
Örnek: Sekans algılayıcı"
49
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: Table05 11 Mano/CilettiDigital Design, 4e
TB0511A(t+1) = DA(A, B, x) = Σ(3,5,7) B(t+1) = DB(A, B, x) = Σ(1,5,7) y(A, B, x) = Σ(6,7)
Örnek: Sekans algılayıcı"
50
0
00 01 11 10
x
B
ABx
m0 m1 m3 m2
m4 m5 m7 m6
1
1 11A
m1 m3 m2
m4
m0
m5 m7 m6
0
00 01 11 10
B
ABx
1
1 1
x
1A
m0 m1 m3 m2
m4 m5 m7 m6
0
00 01 11 10
B
ABx
1 11A
xDA ! Ax " Bx DB ! Ax " B#x y ! AB
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 28 Mano/CilettiDigital Design, 4e
AAHFUXY0
0
00 01 11 10
x
B
ABx
m0 m1 m3 m2
m4 m5 m7 m6
1
1 11A
m1 m3 m2
m4
m0
m5 m7 m6
0
00 01 11 10
B
ABx
1
1 1
x
1A
m0 m1 m3 m2
m4 m5 m7 m6
0
00 01 11 10
B
ABx
1 11A
xDA ! Ax " Bx DB ! Ax " B#x y ! AB
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 28 Mano/CilettiDigital Design, 4e
AAHFUXY0
0
00 01 11 10
x
B
ABx
m0 m1 m3 m2
m4 m5 m7 m6
1
1 11A
m1 m3 m2
m4
m0
m5 m7 m6
0
00 01 11 10
B
ABx
1
1 1
x
1A
m0 m1 m3 m2
m4 m5 m7 m6
0
00 01 11 10
B
ABx
1 11A
xDA ! Ax " Bx DB ! Ax " B#x y ! AB
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 28 Mano/CilettiDigital Design, 4e
AAHFUXY0
Örnek: Sekans algılayıcı"
51
D
Clkx
A
D
Clk
B
B!
Clock
y
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 29 Mano/CilettiDigital Design, 4e
AACFLQU0
Uyarma gereksinimi çizelgesi (excitation tables)"
• Devre tasarımında D türü ikidurumlular kullanıldığında, giriş denklemleri doğrudan sonraki durumlardan hesaplanabilir.
• Ancak JK ve T türü ikidurumlular kullanıldığında bu kolay yol izlenemez. – Bu amaçla durum çizelgesi ve giriş denklemleri
arasındaki fonksiyonel ilişkiyi gösteren ve uyarma gereksinimi çizelgesi (excitation tables) olarak adlandırılan bir çizelge kullanılmalıdır.
52
Uyarma gereksinimi çizelgesi (excitation tables)"
• JK ve T tipi ikidurumlular için uyarma gereksinimi çizelgeleri
53
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: Table05 12 Mano/CilettiDigital Design, 4e
TB0512
JK türü ikidurumlular ile gerçekleştirme"
• İkidurumlu girişleri, durum çizelgesi ve JK tipi ikidurumlunun uyarma gereksinimi çizelgesinden bulunur.
54
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: Table05 13 Mano/CilettiDigital Design, 4e
TB0513
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: Table05 12 Mano/CilettiDigital Design, 4e
TB0512
12/3/12
10
JK türü ikidurumlular ile gerçekleştirme"
55
1A
m0 m1 m3 m2
m4 m5 m7 m6
0
00 01 11 10
x
ABx
X X 1
X X 1
B
1A
B
m0 m1 m3 m2
m5 m2 m6m4
0
00 01 11 10
x
ABx
1 X X
1 X X
1A
B
m0 m1 m3 m2
m6m7m5m4
0
00 01 11 10ABx
X X X X
1
x
1A
0
00 01 11 10ABx
m0 m1 m3 m2
m4 m5 m7 m6
1
X X X X
B
xJA ! Bx"
JB ! x KB ! (A ! x)"
KA ! Bx
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 30 Mano/CilettiDigital Design, 4e
AAHFUXZ0
1A
m0 m1 m3 m2
m4 m5 m7 m6
0
00 01 11 10
x
ABx
X X 1
X X 1
B
1A
B
m0 m1 m3 m2
m5 m2 m6m4
0
00 01 11 10
x
ABx
1 X X
1 X X
1A
B
m0 m1 m3 m2
m6m7m5m4
0
00 01 11 10ABx
X X X X
1
x
1A
0
00 01 11 10ABx
m0 m1 m3 m2
m4 m5 m7 m6
1
X X X X
B
xJA ! Bx"
JB ! x KB ! (A ! x)"
KA ! Bx
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 30 Mano/CilettiDigital Design, 4e
AAHFUXZ0
1A
m0 m1 m3 m2
m4 m5 m7 m6
0
00 01 11 10
x
ABx
X X 1
X X 1
B
1A
B
m0 m1 m3 m2
m5 m2 m6m4
0
00 01 11 10
x
ABx
1 X X
1 X X
1A
B
m0 m1 m3 m2
m6m7m5m4
0
00 01 11 10ABx
X X X X
1
x
1A
0
00 01 11 10ABx
m0 m1 m3 m2
m4 m5 m7 m6
1
X X X X
B
xJA ! Bx"
JB ! x KB ! (A ! x)"
KA ! Bx
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 30 Mano/CilettiDigital Design, 4e
AAHFUXZ0
1A
m0 m1 m3 m2
m4 m5 m7 m6
0
00 01 11 10
x
ABx
X X 1
X X 1
B
1A
B
m0 m1 m3 m2
m5 m2 m6m4
0
00 01 11 10
x
ABx
1 X X
1 X X
1A
B
m0 m1 m3 m2
m6m7m5m4
0
00 01 11 10ABx
X X X X
1
x
1A
0
00 01 11 10ABx
m0 m1 m3 m2
m4 m5 m7 m6
1
X X X X
B
xJA ! Bx"
JB ! x KB ! (A ! x)"
KA ! Bx
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 30 Mano/CilettiDigital Design, 4e
AAHFUXZ0
JK türü ikidurumlular ile gerçekleştirme"
56
J
K
Clk
Clk
J
K
Clock
xA
A!
B
B!
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 31 Mano/CilettiDigital Design, 4e
AACFLQW0
T türü ikidurumlular ile gerçekleştirme"
• 3 bit’lik ikili sayaç • Durum çizeneği:
57
001
010
111
110
101011
000
100
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 32 Mano/CilettiDigital Design, 4e
AACFLQX0
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: Table05 14 Mano/CilettiDigital Design, 4e
TB0514
T türü ikidurumlular ile gerçekleştirme"
• 001’dan 010’a olan değişimi incele
58
T türü ikidurumlular ile gerçekleştirme"
59
0
1
00 01 11 10
A0
A1
A2
A1A0
A2
1
1
m0 m1 m3 m2
m4 m5 m7 m6
0
1
00 01 11 10
x
1 1 1 1
1 1 1 1
A1A0A2
A2
A1
m0 m1 m3 m2
m4 m5 m7 m6
0
1
00 01 11 10
1 1
1 1
A1A0
A2
A0
A1
A2
m0 m1 m3 m2
m4 m5 m7 m6
TA2 ! A1A0 TA1 ! A0 TA0 ! 1
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 33 Mano/CilettiDigital Design, 4e
AAHFUYA0
0
1
00 01 11 10
A0
A1
A2
A1A0
A2
1
1
m0 m1 m3 m2
m4 m5 m7 m6
0
1
00 01 11 10
x
1 1 1 1
1 1 1 1
A1A0A2
A2
A1
m0 m1 m3 m2
m4 m5 m7 m6
0
1
00 01 11 10
1 1
1 1
A1A0
A2
A0
A1
A2
m0 m1 m3 m2
m4 m5 m7 m6
TA2 ! A1A0 TA1 ! A0 TA0 ! 1
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 33 Mano/CilettiDigital Design, 4e
AAHFUYA0
0
1
00 01 11 10
A0
A1
A2
A1A0
A2
1
1
m0 m1 m3 m2
m4 m5 m7 m6
0
1
00 01 11 10
x
1 1 1 1
1 1 1 1
A1A0A2
A2
A1
m0 m1 m3 m2
m4 m5 m7 m6
0
1
00 01 11 10
1 1
1 1
A1A0
A2
A0
A1
A2
m0 m1 m3 m2
m4 m5 m7 m6
TA2 ! A1A0 TA1 ! A0 TA0 ! 1
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 33 Mano/CilettiDigital Design, 4e
AAHFUYA0
ClkT
A2
ClkT
A1
ClkT
A0
Clock
1
©2007 by Prentice Hall, Inc.A Pearson Company
Figure Number: 05 34 Mano/CilettiDigital Design, 4e
AACFLQZ0
top related