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La Unidad de Control Arquitectura de Computadoras 1

Organización y arquitectura de computadoras

Tema 8

La Unidad de Control

Modelo RTL, Microoperaciones

El Concepto de Programa• Los sistemas alambrados son rígidos

• Un programa es una secuencia de pasos

• Para cada paso, se realiza una operación de transferencia o una operación artmética o lógica

• Para cada operación, se genera un conjunto específico de señales de control

• Un hardware de propósito general puede realizar diferentes tareas si se le dan las señales de control correctas

• Cuando se requieren cambios, en lugar de re-alambrar, se proporciona un nuevo conjunto de señales de control

Elementos que constituyen un programa en ejecución

Ejecución de un programa

Ciclo deinstrucción

Obtención Indirecto Ejecución Interrupción

µOP µOP µOP µOP µOP

Micro-Operaciones

• Una computadora ejecuta un programa

• Ciclo de obtención/ejecución

• Cada ciclo tiene un número de etapas– Ver pipelining

• Llamadas micro-operaciones

• Cada paso hace muy poco

• Operación atómica del CPU

Tipos de micro-operaciones

• Transferencia de datos entre registros

• Transferencia de datos de registro a almacenamiento externo

• Transferencia de datos de almacenamiento externo a registro

• Hacer operaciones aritméticas o lógicas

Elementos básicos del procesador

• ALU

• Registros

• Trayectorias de datos internos

• Trayectorias de datos externos

• Unidad de control

Trayectoria de datos y Unidad de Control

Registros

• Memory Address Register (MAR) – Conectado al bus de direcciones– Especifica la dirección para una operación

de lectura/escritura

• Memory Data Register (MDR) – Conectado al bus de datos– Tiene los datos a escribir o los datos leidos

en la última lectura

• Program Counter (PC) – Tiene la dirección de la siguiente

instrucción a ser captada

• Instruction Register (IR) – Tiene la última instrucción captada

Ciclo instrucción

• Obtención– Transferir el PC al MAR

– Realizar una lectura a memoria, incrementar el PC

– Esperar a que la memoria tenga lista la información

– Pasar el valor del MDR a IR

• Ejecución– Realizar la acción especificada por el código de operación

almacenado en IR

Decodificador de Instrucciones y Lógica

de control

R(n-1)

Direcciones

Constante

Select

Bus de Memoria

Señales deControl

ALUCarry-in

Señales de controlBus interno del CPU

Modelo del CPU – Organización de un solo bus

Organización interna

• Usualmente un solo bus interno

• Las puertas controlan el movimiento de datos dentro y fuera del bus

• Las señales de control coordinan la transferencia de hacia y desde el bus externo del sistema

• Se añaden dos registros temporales para el funcionamiento correcto de la ALU: Y y Z

Ejecución de Instrucciones

• Cada instrucción puede descomponerse en una secuencia de transferencias entre registros

• Las transferencias entre registros son coordinadas por señales de control

• Secuencias típicas– Transferir el contenido de un registro a otro

– Ejecutar una operación y almacenar el resultado en un registro

– Leer/escribir desde/hacia memoria/registro

Notación para transferencias entre registros

- denota una transferencia de datos

• [ ] – contenido de una localidad de memoria

• Examples:– IR [PC]

• Transfer contents of location in PC to IR

– PC PC + 4• Incrementa el contenido del PC

Transferencia entre registros

• Cada registro tiene dos señales de control

• Ejemplo– R3 [R7]

• Activar R7out – el contenido de R7 es colocado en el bus interno del procesador

• Activar R3in – el contenido del bus interno del procesador es colocado en R3

Bus interno del procesador

MDRout

MDRinE

MDRoutE

Bus de MemoriaLíneas de Datos

Señales de control para la entrada y salida de datos en los registros

Ejemplo de señales de control - Obtención

• MAR <- PC– La unidad de control activa una señal que abre la puerta

entre MAR (MARin) y PC (PCout)

• MDR <- [memoria]– Abre la puerta entre MAR (MARout) y el bus de

direcciones

– La memoria lee las señales de control

– Abre la puerta entre el bus de datos y MDR

Lógica de control para un bit del registro Ri

Temporización de una transferencia entre registros

Ciclo de obtención• La dirección de la siguiente instrucción está en PC

• La dirección se pone en el bus de direcciones (MAR)

• La unidad de control emite un comando de lectura

• El resultado (dato de la memoria) aparece en el bus de datos

• El dato del bus se captura en el MDR

• El dato (instrucción) se mueve del MDR al IR

• MDR queda libre para próximas captaciones de datos

• PC se incrementa en 1

Flujo de Datos (Obtención)

Secuencia de obtención (simbólica)

• t1: MAR <- PC

• t2: MDR <- [memoria]

• t3: IR <- MDR

• t4: Z <- PC + 1

• t5: PC <- Z

• (tx = unidad de tiempo/ciclo de reloj)

Reglas para agrupar eventos en un ciclo de reloj

• Debe seguirse la secuencia correcta de eventos– MAR <- PC debe preceder MDR <- [memoria]

• Deben evitarse conflictos– No se debe leer y escribir el mismo registro al mismo tiempo– MDR <- (memoria) e IR <- [MDR] no deben de estar en el mismo

ciclo– No se puede utilizar un recurso común como el Bus interno para

dos transferencias distintas

• También: PC <- [PC] +1 es una suma– Usa la ALU– Puede necesitar micro-operaciones adicionales

Secuencia de obtención optimizada

• t1: MAR <- PC

Z <- PC + 1

• t2: MDR <- [memoria]

PC <- Z

• t3: IR <- MDR

Ciclo de obtención del dato

• Se examina IR

• Si la instrucción indica modo indirecto, se realiza el ciclo indirecto– Los N bits menos significativos del MDR se transfieren al MAR

– La unidad de control solicita una lectura de memoria

– El resultado (dirección del operando) se transfiere al MDR

Ciclo indirecto

• MAR <- (IRdirección) - campo dirección de IR

• MDR <- (memoria)

• IRdirección <- (MDRdirección)

• MDR contiene una dirección

• IR está en el mismo estado que si no se hubiera usado direccionamiento indirecto

• (¿Qué dice esto sobre el tamaño de IR?)

Flujo de datos (ciclo indirecto)

Ciclo de Ejecución

• Puede tomar muchas formas

• Depende de la instrucción que está siendo ejecutada

• Puede incluir– Lectura/Escritura en memoria

– Entrada/Salida

– Transferencia entre registros

– Operaciones en la ALU

Ciclo de interrupción• t1: MDR <-PC

• t2: MAR <- dirección de salvaguarda

• PC <- dirección de la rutina

• t3: memoria <- MBR

• Esto es un mínimo– Puede haber micro-operaciones adicionales para obtener

la dirección

– Guardar el contexto lo hace la rutina de manejo de interrupción, no las micro-operaciones

Ciclo de ejecución (ADD)

• Diferente para cada instrucción

• ej. ADD R1,X – añade el contenido de la dirección X a R1, resultado en R1

• t1: MAR <- (IRdirección)

• t2: MDR <- (memoria)

• t3: R1 <- R1 + MDR

Ciclo de ejecución (ISZ)• ISZ X - incrementa y salta si es cero

– t1: MAR <- (IRdirección)

– t2: MDR <- (memoria)– t3: MDR <- MDR + 1– t4: memoria <- (MDR)– if (MDR) == 0 then PC <- PC + 1

• Notas:– La comprobación y actuación puede implantarse como una

microoperación– Esta puede ejecutarse durante la misma unidad de tiempo en la

cual el valor actualizado de MBR se guarda en memoria

Ciclo de ejecución (BSA)• BSA X – Salta y guarda la dirección

– La dirección de la instrucción que viene a continuación de la instrucción BSA, se guarda en la posición X

– La ejecución continua de X+1– t1: MAR <- (IRdirección)

– MDR <- (PC)– t2: PC <- (IRdirección)

– memoria <- (MDR)– t3: PC <- (PC) + 1

Ejemplo de la ejecución de una instrucción

• Add (R3), R1

• R1 <- M[R3] + R1

1. Obtener la instrucción2. Obtener el Operando3. Realizar la operación4. Almacenar el resultado

Activación de las señales de control

• Add (R3), R1t1: PCout, MARin, Read, Select4, Add, Zin

t2: Zout, PCin, Yin, WMFC

t3: MDRout, IRin

t4: R3out, MARin, Read

t5: R1out, Yin, WMFC

t6: MDRout, SelectY, Add, Zin

t7: Zout, R1in, End

obtencionejecucion

Add (R3), R1 – estado t1

Bus de Memoria

Líneas deControl ALU

de control

Direcciones

Constante 4

Select4

Carry-in

Señales de control

PCout, MARin, Read, Select4, Add, Zin

t1: MAR <- PC Z <- PC + Const READ memory

Bus de Memoria

de control

Direcciones

Constante

Select

Carry-in

Señales de control

Zout, PCin, WMFCPCin

t2: PC <- Z MDR <- M[MAR]

Bus de Memoria

de control

Direcciones

Constante

Select

Carry-in

Señales de control

MDRout, IRin

MDRout IRin

Opcode Add

t3: IR <- MDR

Bus de Memoria

de control

Direcciones

Constante

Select

Carry-in

Señales de control

R3out, MARin, Read

t4: MAR <- R3 READ memory

Bus de Memoria

de control

Direcciones

Constante

Select

Carry-in

Señales de control

R1out, Yin, WMFC

t5: MDR <- M[MAR] Y <- R1

Bus de Memoria

de control

Direcciones

Constante

SelectY

Carry-in

Señales de control

MDRout, SelectY, Add, Zin

MDRout

t6: Z <- MDR + Y

Bus de Memoria

de control

Direcciones

Constante

Select

Carry-in

Señales de control

Zout, R1in, End

t7: R1 <- Z END instruction

Organización de tres buses

ADD R4, R5, R6

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