ramon canal dm tardor 2004 · 2012. 9. 5. · dm, tardor 2004 2 estructures dinàmiques cmos • la...
Post on 29-Jan-2021
1 Views
Preview:
TRANSCRIPT
-
DM, Tardor 2004 1
Lògica dinàmica
Rosa M. BadiaRamon Canal
DMTardor 2004
-
DM, Tardor 2004 2
Estructures dinàmiques CMOS• La utilització d’estructures estàtiques CMOS es
interessant de cara a facilitar el disseny i reduir el consum, però suposa un increment dels retards i àrea
• Les estructures dinàmiques s’utilitzen per accelerar els càlculs i a la vegada reduir el nombre de transistors requerits
• Famílies lògiques:– Lògica dinàmica– Lògica NP – Lògica Domino– Lògica multifase– Lògica CVSL (versió dinàmica)– Lògica Domino amb múltiples sortides– Lògica NORA
-
DM, Tardor 2004 3
Estructures dinàmiques CMOS
• Principis de funcionament:– La tecnologia dinàmica es bassa en la utilització de
les capacitats paràsites (capacitats de porta) per emmagatzemar temporalment valors
-
DM, Tardor 2004 4
Famílies lògiques• Lògica Dinàmica
– El funcionament de la porta es composa de dues fases:• Pre-càrrega• Avaluació
-
DM, Tardor 2004 5
Famílies lògiques• L’encadenament de portes lògiques dinàmiques
produeix una descàrrega no volguda en la fase d’avaluació
-
DM, Tardor 2004 6
Famílies lògiques
• Estructures en lògica dinàmica
-
DM, Tardor 2004 7
Famílies lògiques• Lògica NP:
– Es poden crear portes dinàmiques amb la funció en el pull-down(porta N) i al pull-up (porta P)
-
DM, Tardor 2004 8
Famílies lògiques
• Lògica NP: l’encadenament de portes N amb portes P evita el problema de la descàrrega
-
DM, Tardor 2004 9
Famílies lògiques• Lògica Domino:
– S’afegeix un inversor a la sortida per evitar la descàrrega
-
DM, Tardor 2004 10
Famílies lògiques
CL
CLK
CLK
Me
Mp
A
B
!Out
Mkp
Keeper
Solució a la pèrdua de càrrega (leakage)• Keeper compensates for the charge lost
due to the pull-down leakage paths.
-
DM, Tardor 2004 11
Famílies lògiques
• Versions a la lògica domino
-
DM, Tardor 2004 12
Famílies lògiques
• Més variacions en la lògica domino
-
DM, Tardor 2004 13
Famílies lògiques
CL
CLK
CLK
Ca
Cb
B=0
AOut
Mp
Me
Redistribució de càrregaen domino:Charge stored originally on CLis redistributed (shared) over CL and CA leading to static power consumption by downstream gates and possible circuit malfunction.
When ∆Vout = - VDD (Ca / (Ca + CL )) the drop in Vout is large enough to be below the switching threshold of the gate it drives causing a malfunction.
-
DM, Tardor 2004 14
Families lògiques
CLK
CLK
Me
Mp
A
B
OutMkp CLK
Solució a la redistribució de càrrega
Precharge internal nodes using a clock-driven transistor (at the cost of increased area and power)
-
DM, Tardor 2004 15
Famílies lògiquesClock Feedthrough
Mp
Me
VDD
CLKOut
CLK
A
B
CL
Ca
Cb
Ma
Mb
X
CLK2.5V
overshoot
out
could potentially forward bias the diode
Capacitive coupling between Out and Clk input of the precharge device due to the gate to drain capacitance. So voltage of Out can rise above VDD. The fast rising (and falling edges) of the clock couple to Out.
-
DM, Tardor 2004 16
Mp
Me
VDD
CLK Out
CLK
A
B
CL
Ca
Cb
Ma
Mb
X
Clock feedthrough
Clock feedthrough
Famílies lògiquesClock Feedthrough
-
DM, Tardor 2004 17
Families lògiquesBackgate Coupling
• Susceptible to crosstalk due to 1) high impedance of the output node and 2) capacitive coupling
– Out2 capacitively couples with Out1 through the gate-source and gate-drain capacitances of M4
CL1
CLK
CLK
B=0
A=0
Out1Mp
Me
Out2
CL2
In
Dynamic NAND Static NAND
=1 =0M1
M2 M3
M4
M5M6
-
DM, Tardor 2004 18
-1
0
1
2
3
0 2 4 6
Vol
tage
Time, ns
Clk
In
Out1
Out2Does not discharge to GND
Due to backgate
Due to clk feedthrough
Families lògiquesBackgate Coupling
-
DM, Tardor 2004 19
Families lògiquesAltres efectes
• Capacitive coupling• Substrate coupling• Minority charge injection• Supply noise (ground bounce)
-
DM, Tardor 2004 20
Famílies lògiques
Mp
Me
VDD
PDN
Clk
In1In2In3
Out1
Clk
Mp
Me
VDD
PDN
Clk
In4
Clk
Out2
Mr
VDD
Inputs = 0during precharge
Can be eliminated!
• Millores a la lògica domino
-
DM, Tardor 2004 21
Families lògiques• Footless Domino
The first gate in the chain needs a foot switchPrecharge is rippling – short-circuit currentA solution is to delay the clock for each stage
VDD
Clk MpOut1
In1
1 0
VDD
Clk MpOut2
In2
VDD
Clk MpOutn
InnIn3
1 0
0 1 0 1 0 1
1 0 1 0
-
DM, Tardor 2004 22
Famílies lògiques• Lògica multifase
– S’utilitzen quatre fases d’un rellotge per crear un pipeline en l’avaluació de les portes.
– S'utilitza una porta de pas per controlar la interconnexió
-
DM, Tardor 2004 23
Famílies lògiques• Lògica multifase
– L’avaluació d’una etapa i la transferència de dades d’una etapa a la següent es realitza en quatre fases
-
DM, Tardor 2004 24
Famílies lògiques• Lògica multifase
– Inicialment es precarrega el senyal intern FX1. El senyal F1 no es modifica.
-
DM, Tardor 2004 25
Famílies lògiques• Lògica multifase
– El senyal FX1 es propaga a la sortida F1. El senyal FX2 es precarrega.
-
DM, Tardor 2004 26
Famílies lògiques• Lògica multifase
– Els senyals FX1 y F1 avaluen. El senyal FX2 es propaga a la sortida F2.
-
DM, Tardor 2004 27
Famílies lògiques• Lògica multifase
– El senyal F1 s'aïlla de FX1. El senyal FX2 avalua i es propaga a la sortida F2.
-
DM, Tardor 2004 28
Famílies lògiques• Lògica multifase
– El senyal FX1 es precarrega, mentre F1 està aïllada. La sortida F2 manté el seu valor.
-
DM, Tardor 2004 29
Famílies lògiques• Lògica multifase
– Les portes poden conectar-se per crear pipelines de quatre o de
dues etapes.
-
DM, Tardor 2004 30
Famílies lògiques
• Lògica CVSL (versió dinàmica)
-
DM, Tardor 2004 31
Famílies lògiques
• Lògica NORA C2MOS gate
top related