tommy désilets ; Éric lebel professeur : a. khouas département de génie électrique
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ELE6306 : Test de systèmes électroniques
Techniques de test à vitesse nominale (at-speed)
avec équipement de test opérant à vitesse
inférieure
Tommy Désilets; Éric Lebel
Professeur : A. Khouas
Département de génie électrique
École Polytechnique de Montréal
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Projet, ELE6306 - 19 avr. 2023 École Polytechnique de Montréal
Plan
Problématique Fautes de délai Techniques de test « at-speed »
Multiplexage/DémultiplexageSérialiseur/DésérialiseurBISTDélai contrôlableBasse tension
Comparaisons - Conclusion
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Projet, ELE6306 - 19 avr. 2023 École Polytechnique de Montréal
Problématique
Plusieurs problèmes dans les circuits intégrés
peuvent seulement être détectés en testant à la
vitesse nominale Diaphonie Bruit Fautes de délai
Les testeurs sont souvent plus lents que le DUT Éliminer le testeur Circuiterie spéciale
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Projet, ELE6306 - 19 avr. 2023 École Polytechnique de Montréal
Faute de délai
Faute de délai de porte (Gate delay fault)Une porte est identifiée comme trop lente
Faute de chemin (path delay fault)Le délai d’un chemin spécifique excède une valeur limite
donnée
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Projet, ELE6306 - 19 avr. 2023 École Polytechnique de Montréal
Test des fautes de délais
Paires de vecteurV1 initialiseV2 provoque une transition
Temps entre l’application de V2 et la capture de la sortie < que Tnominale
Test robuste: le test d’un chemin ne peut pas être invalidé par une faute dans un autre chemin ( problématique de l’ATPG)
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Projet, ELE6306 - 19 avr. 2023 École Polytechnique de Montréal
Data 1
Data 2
Data 3
Data 4
Drive
Compromis vitesse vs canaux
Fréquence du testeur
Marqueur de temps des testeurs (4, 5 ,6)
Encodage
Multiplexage
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Projet, ELE6306 - 19 avr. 2023 École Polytechnique de Montréal
Circuiterie externe haute vitesse
N’affecte pas les performances En ce moment 2.5 Gbs
A
D
Q1
Q4
ENB
Registre
D Q
A
D
Q1
Q4
ENB
Registre
D Q
A
D
Q1
Q4
ENB
Registre
D Q
A
D
Q1
Q4
ENB
Registre
D Q
Bit 1
Bit 2
Bit 3
Bit 4
Dx Clock 2
Clock 1
Clock 3
Clock 4
Démultiplexage
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Projet, ELE6306 - 19 avr. 2023 École Polytechnique de Montréal
Interface de test avec sérialiseur-désérialiseurSERDES
Applicable aux circuits avec chaînes de scan
Appliquer ou lire N bits en parallèle
Le circuit sérialise et parallélise à vitesse nominale les vecteurs
Divise par N la vitesse de testeur requise
RegistreParallèle
Série
DATA N
CLK÷N CLK
DUT
RegistreSérie
Parallèle
DATA outN
CLK÷NCLK
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Projet, ELE6306 - 19 avr. 2023 École Polytechnique de Montréal
Interface de test avec sérialiseur-désérialiseurSERDES (suite)
Exemple à 16 bits
Horloge générée à l’interne du DUTSource externe lenteSource externe rapide
Référence de phase du testeur obtenue du DUT avec un diviseur de fréquence
Entrée de synchronisation de phase disponible sur les ETA modernes
Équipement de test automatisé
DUT
Entrée de synchronisation Horloge de synchronisation (÷16)
PLL+ synth
I/O (÷16)
Horloge CLK (÷16)
CLK
16
16
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Projet, ELE6306 - 19 avr. 2023 École Polytechnique de Montréal
Interface de test avec sérialiseur-désérialiseurSERDES (suite)
Inconvénient:Ajout de plots au circuit
Horloge de synchronisation
Cœur du circuit à tester
RegistreParallèle
Série
DATA in16
DATA in sériel
CLK÷16 CLK
RegistreParallèle
Série
Scan enable16
Scan enable sériel
CLK÷16 CLK
RegistreSérie
Parallèle
DATA out16
DATA out sériel
CLK CLK÷16
CLK÷16
CLK
PLL+ synth
÷16
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Projet, ELE6306 - 19 avr. 2023 École Polytechnique de Montréal
Test exhaustif n entrées 2n(2n – 1) paires Suffisant si 1 seul bit change n.2n
Vecteurs prédéterminés NLFSR Complexe et imposant
LFSR Privilégié Différent du test de collage
Built-in self test (BIST)
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Projet, ELE6306 - 19 avr. 2023 École Polytechnique de Montréal
V = 0011V1 = 0011V2 = 1011V3 = 0011V4 = 0111V5 = 0011V6 = 0001V7 = 0011V8 = 0010V9 = 0011
Cycles: (2n+1)(2n-1)
LFSR ...1 0 0 0 0 0CLK
n n
n
2n + 1CLK/(2n + 1)
Built-in self test (BIST)
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Projet, ELE6306 - 19 avr. 2023 École Polytechnique de Montréal
Ajout au circuit d’éléments de délai contrôlables
Technique applicable aux circuits sans chaîne de scan Caractéristiques de l’élément de délai variable:
Facilement contrôlableAvoir un délai minimal lorsque utilisé en mode normalDoit être de taille minimale
Delai variable D Logique combinatoireDelai = tmax
A
D
Q1
Q4
ENB
Registre
D QA
D
Q1
Q4
ENB
Registre
D Q
Contrôle
CLK
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Projet, ELE6306 - 19 avr. 2023 École Polytechnique de Montréal
Ajout d’éléments de délai contrôlable au circuit
CLK normal
CLK test
T
tmax
D
tmax
Une seule horloge
2 latches statiques sensibles au niveau 0
Élément dynamique de mémoire sensible au niveau 1
Sortieentrée
CLK
Requiert grande précision pour générer l’horlogeChronogramme d’opération où fréq CLKtest << fréq CLKnormal
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Projet, ELE6306 - 19 avr. 2023 École Polytechnique de Montréal
Test à très basse tension
Les circuits numériques gardent leur fonctionnalité à tension d’alimentation réduite mais sous condition
Sortie d’une porte doit être assez élevée pour faire basculer la porte subséquente donc:
Vdd > seuil de conduction des transistors de la porte
DD
tDD
VVV
DDttDD
lm VV
VV
CT 2019ln
2
11,0
)(
2
tDD VV 1920
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Projet, ELE6306 - 19 avr. 2023 École Polytechnique de Montréal
Test à très basse tension
Ex: Chaîne d’inverseurTSMC 0,18umVt(max) = 0.48VVdd min ≈ 0.51V
Vss
Vdd
SortieEntrée
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Projet, ELE6306 - 19 avr. 2023 École Polytechnique de Montréal
Test à très basse tensionTension en fonction du temps pour une chaîne de trois inverseurs
-0,5
0
0,5
1
1,5
2
2,5
0 5 10 15 20 25 30
Tem ps (ns)
Ten
sio
n (
V)
Vout @ 1,8V
Vout @ 0,5V
Vin @ 0,5V
TSMC 0,18umVt(max) = 0.48VVdd min ≈ 0.51V
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Projet, ELE6306 - 19 avr. 2023 École Polytechnique de Montréal
Test à très basse tension
Impact de la réduction de VDD dépendant de la technologiePour une technologie donnée cet impact peut être prédit pour un circuit sans défautDélais dans les interconnexions invariables vs VDD
Estimation du délai d’un cheminModèle 1/x 0
00
1 )1(1 TxV
VkxTT DD
D
Attention La partie non dépendante de VDD peut parfois changer le chemin critique du circuit…
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Projet, ELE6306 - 19 avr. 2023 École Polytechnique de Montréal
Test à très basse tension
Il est aussi possible de déterminer expérimentalement la fréquence d’opération à tension réduite d’un circuit sans défaut.
Étape préliminaire de caractérisation de circuits
On peut donc connaître la fréquence d’opération à basse tension qui assure le fonctionnement à tension nominale
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Conclusion
Comparaisons des techniques
Technique /Critère
Testeurutilisé
Surfaceadditionnelle
Temps detest
Impact sur performances
Multiplexage-Démultiplexage
Oui Aucune Modéré Aucun
Sérialiseur-Désérialiseur
Oui Modérée Modéré Modéré
BIST Non Élevée Faible Faible
Délaicontrôlable
Oui Faible Modéré Faible
Basse tension Oui Aucune Élevé Aucun
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