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Dpto. Tecnología Electrónica, U. Sevilla. Fundamentos de Computadores A&D Combinacional 1

FC

ANÁLISIS Y DISEÑO COMBINACIONAL

Tema 3: CIRCUITOS DE CONMUTACIÓN:

ANÁLISIS Y DISEÑO DE CIRCUITOS COMBINACIONALES

Contenido

* Puertas y circuitos de conmutación. Puertas lógicas integradas: tipos y parámetros de conmutación.

* Análisis lógico de circuitos combinacionales.

* Objetivos y conceptos básicos en el diseño de circuitos de conmutación.

* Pasos en el proceso de diseño. Obtención de tablas de verdad a partir de otras descripciones.

* Realizaciones en dos niveles. Método de reducción mediante el mapa de Karnaugh.

* Funciones incompletamente especificadas.

Bibliografía- M. Morris Mano y Charles R. Kime: Caps. 2 y 3- V. P. Nelson et al: Caps. 2 y 3- C.H. Roth: Caps 5, 6, 7, 8- J. Wakerly: Caps. 3 y 4 - C. Baena et al: Caps. 3y 4

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Análisis y Diseño Combinacional

Encapsulados de Circuitos Integrados

DIP o SOIC

MuescaIdentificador

pin 1

Chip Encapsuladode plástico

Pin

Encapsulados para Montajes Superficiales

Pines

Encapsulados PGA (Pin-Grid Array)


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Cable

Pad

Core

6bits Flash A/D Converter [Weste]


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[Hennessy & Patterson]

Obleas de 6 pulgadas

80 dados de 1.6 x 1.0 cm2

246 dados de 0.86 x 0.6 cm2

Intel 80486

Cypress CI7C601


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Microfotografía del

primer circuito integrado comercial

Un biestable con 4 transistores y 2 resistencias

(Fairchild 1961)


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Procesador MIPS 4000 con 1.3Mtransistores

Dado de 1.5 x 1.1 cm2


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Núm

ero

de te

rmin

ales

I/O

Lon

gitu

d de

pue

rta

(nm

)350

60

Número de Transistorespor chip (x106)

´ Áre

a de

l chi

p (m

m2 )

ASIC

Microprocesador Microprocesador

ASIC

Evolución de los Circuitos Integrados


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ECL: 10102 (4xNOR-2) y 10107 (3xXOR/NOR)

CMOS: 4002 (2xNOR-4) y 4050 (6xBuffer)


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ANÁLISIS Y DISEÑO COMBINACIONALTema 3: CIRCUITOS DE CONMUTACIÓN:


Contenido





* Realizaciones en dos niveles. Método de reducción mediante el mapa de Karnaugh.


BibliografíaM. Morris Mano y Charles R. Kime: Caps. 2 y 3; P. Nelson et al: Caps. 2 y 3; C.H. Roth: Caps 5, 6, 7, 8;J. Wakerly: Caps. 3 y 4; C. Baena et al: Caps. 3y 4


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OBJETIVOS Y CONCEPTOS BÁSICOS EN EL DISEÑO DE C.C.

Diseño o síntesis: Dada la DESCRIPCIÓN FUNCIONAL, obtener el CIRCUITO

Objetivos:• Encontrar un proceso de diseño válido para cualquier función combinacional• El circuito debe ser ÓPTIMO frente a algún criterio de diseño• El proceso debe ser lo más sistemático posible

Criterios de diseño: Son posibles muchos criterios realistas (reducir retraso o consumo,o aumentar la testabilidad o robustez o fiabilidad,...) pero aquí adoptamos el siguiente

Criterio de coste:1. Reducir el número de puertas2. Reducir el número de conexiones


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Restricciones y Redefinición del Criterio de coste

Restricciones:• Independencia de tecnologías, empaquetados o librerías de celdas• Disponibles las entradas en doble rail (x, x)• No se consideran limitaciones de fan-in ni de fan-out• Circuitos en dos niveles de puertas: AND-OR y OR-AND

Redefinición del Criterio de coste:1. Reducir el número de puertas ⇒ Menor número de términos-P (Expresiones sp)

Menor número de términos-S (Expresiones ps)2. Reducir el número de conexiones ⇒ Menor número de literales

Las expresiones sp (o ps) que cumplen 1 y 2 son las óptimas


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PROCESO DE DISEÑO: Pasos en el proceso de diseño

1. De la primera descripción, obtener alguna descripción formal

2. De la descripción formal, obtener la descripción formal adecuada al

procedimiento que se va a usar:• Mapas de Karnaugh • Σ(mi) o Π(Mi) para Quine-McCluskey• Otros (Εsp/Εps para Tysson, etc.)

3. Aplicar el procedimiento y obtener la Εsp (Εps) óptima

4. Implementar el circuito AND-OR (OR-AND)

Aquí desarrollaremos el método de Mapas de Karnaugh


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Obtención de tablas de verdad a partir de otras descripciones

Guías para obtener la primera descripción formal:

• Determinar las variables (booleanas) de entrada y especificar el significado de sus valores 0 y 1

• Igual, para las variables (booleanas) de salida

• Obtener alguna descripción formal. Para ello elegir la más adecuada a la descripcióndel enunciado

• De esa descripción, obtener el mapa de Karnaugh (o, si se usa otro método,la descripción formal correspondiente)


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Ejemplo 1

Una información de 3 bits debe ser enviada mediante mensajes con paridad par. Obtenga la función que genera el bit de paridad par.


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Ejemplo 2

Se reciben grupos de 4 bits que corresponden a un mensaje con paridad par. Determine la función “E”, la cual indica si el mensaje es erróneo. Determine también la función “V”, la cual indica que el mensaje es válido.


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Ejemplo 3

Un producto viene en cajas con 4 paquetes, con 3 unidades cada uno de ellos. Determine la función lógica que indique el número mínimo de paquetes a abrir ante una solicitud de N unidades (0 < N < 12).


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Ejemplo 4

Ana ve la televisión (TV) los días festivos, si es antes de las 11 de la noche y no es un reality show. También la ve los días laborables si ha terminado sus deberes, pero nunca desde las 11 de la noche en adelante. Determine una función que indique cuándo Ana ve la TV.


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ANÁLISIS Y DISEÑO COMBINACIONALTema 3: CIRCUITOS DE CONMUTACIÓN:


Contenido





* Realizaciones en dos niveles. Reducción mediante el mapa de Karnaugh.


BibliografíaM. Morris Mano y Charles R. Kime: Caps. 2 y 3; P. Nelson et al: Caps. 2 y 3; C.H. Roth: Caps 5, 6, 7, 8;J. Wakerly: Caps. 3 y 4; C. Baena et al: Caps. 3y 4


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REALIZACIONES EN DOS NIVELES

IMPLICANTES/IMPLICADAS

IMPLICACIÓN/CUBRIMIENTO: Para dos funciones F y G de las mismas variables,

G implica a F si y sólo si todos los 1’s de G son también 1’s de F

• O sea, “G(x) ⊆ F(x)” ⇔ “∀x/ G(x) = 1 ⇒ F(x) = 1”

• También se dice que F cubre a G o que G está cubierta por F

• Ejemplos:

00 01 11 100

10 0

01

1 11 1

F

00 01 11 100

10 0

01

0 10 1

G

c ababc 00 01 11 10

0

10 0

11

0 01 0

H

abc

G ⊆ F H ⊆ F


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• ¿Y lo dual?: “Todos los 0’s de G* son también 0’s de F*”,

¿dedicamos otra definición a este caso, como “G* 0-implica a F*” ( G* ⊆0 F*)?

• No vamos a hacer el desarrollo dual (implica ≡ ⊆1 y 0-implica ≡ ⊆0) por ser

innecesariamente complejo, aunque perderemos algo de rigor (ver abajo).

• En adelante sólo usaremos la definición de implicación dada (implica ≡ ⊆ ≡ ⊆1)

Para funciones completamente especificadas, si una función F1 implica a otra F2, entonces es totalmente correcto decir, o bien que F2 0-implica a F1, o bien que F2 está implicada por F1 -esto es, que “todos los 0’s de F2 son también 0’s de F1”. En el ejemplo de las funcionesanteriores se observa que G implica a F [esto es F está implicada por G] y que F 0-implica a G:

Completamente especificadas: “ G ⊆1 F” ⇒ “F ⊆0 G”El siguiente ejemplo muestra que eso no es correcto para funciones incompletamente especificadas:

00 01 11 100

10 d

d1

0 d1 0

F3

abc 00 01 11 10

0

1d d

01

0 11 0

F4

abcF3 ⊆ F4

F4 ⊆0F3

Incompletamente especificadas: “ G ⊆1 F” ⇒ “F ⊆0 G”


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Definiciones básicas para una función F

Implicada, I0

I0 es una implicada de F si y sólo si:

1) I es un término suma

2) I está implicada por F, F ⊆ I

Implicante, I

I es una implicante de F si y sólo si:

1) I es un término producto

2) I implica a F, I ⊆ F EJEMPLOS para la función H(abcd):

00 01 11 10ab

cd00

0111

10

1 1 0 00 1 1 00 0 1 10 0 1 1

H

00 01 11 10ab

cd00

0111

10

0 0 0 00 1 1 00 0 0 00 0 0 0

b·c·d

00 01 11 10ab

cd00

0111

10

1 1 1 11 1 1 10 0 1 10 0 1 1

a + c

b·c·d es Implicante de H a + c es Implicada de H

Ejercicio. Verifique que las siguientes expresiones no son ni implicantes ni implicadas de H: “ b+c+d ” ; “ b·d ” ; “ b·c·d + a·c ”


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Orden de las Implicantes (igual para implicadas)

• Adyacencia: 2 mintérminos adyacentes forman una Implicante-orden1; 2 Implicantes-orden1 adyacentes forman una Implicante-orden2; y así sucesivamente.

• Siempre cubren 2k celdas: a mayor k, menor nº de literales (→ menor coste)

Orden Número de 1’s que cubren

Nº de literales F de n vbles.

Ejemplos 5 vbles.

Implicante Cuántas hay:

0 (mintérminos) 1 = 20 n a·b·c·d·e 32

1 2 = 21 n - 1 a·b·d·e 80

2 4 = 22 n - 2 a·b·e 80

3 8 = 23 n - 3 b·e 40

4 16 = 24 n - 4 b 10

5 32 = 25 n - 5 1 1

k 2k n - k


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ANÁLISIS Y DISEÑO COMBINACIONALEjemplos de (Implicantes e implicadas)

00 01 11 10ab

c0

1

00 01 11 10ab

c0

1

00 01 11 10ab

c0

1

a+b+c

a·b·caa a·c

a+ca·ba+b

b·c

b+cc

c

b

b

Los mapas de 4 variables contienen varios mapas de 3

00 01 11 10ab

cd00

0111

10

00 01 11 10ab

cd00

0111

10

00 01 11 10ab

cd00

0111

10


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00 01 11 10cd00

0111

10

00 01 11 10ab

cd00

0111

10

00 01 11 10ab

cd00

0111

10

00 01 11 10ab

cd00

0111

10

00 01 11 10ab

cd00

0111

10

00 01 11 10ab

cd00

0111

10

ab


FC


00

0111

10

000 001 011 010 110 111 101 100

00

0111

10

000 001 011 010 110 111 101 10000

0111

10

000 001 011 010 110 111 101 100

00

0111

10

000 001 011 010 110 111 101 100


FC


00 01 11 10ab

cde

000

001

011

010

110

111

101

100

00

0111

10

000 001 011 010 110 111 101 100

00

0111

10

000 001 011 010 110 111 101 100


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...y más definiciones de implicantes

* Implicante prima de F, IP: Es una Implicante de F que no está cubierta por ninguna otra Implicante de F

* Mintérmino distinguido de F: Un mintérmino de F es distinguido si sólo es cubierto por una sola Implicante Prima

* Implicante prima esencial de F: Una IP de F es esencial si cubre a algún mintérmino distinguido

00 01 11 10ab

cd00

0111

10

1 1 0 00 1 1 01 1 0 00 1 1 0

F

00 01 11 10ab

cd00

0111

10

1 1 0 00 1 1 01 1 0 00 1 1 0

F

a·b·d es I, pero no IP:

a·b·d ⊆ a·b

1 : mint. distinguido

IPs esenciales

IP, pero no esencial


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Expresión suma de productos óptima

TEOREMA:

La expresión suma de producto óptima de una función F se obtiene sumando-OR un

conjunto de implicantes primas (IPs) de F de forma que:

1. Contenga al menor número de IPs que cubran completamente a F

2. Contengan el menor número de literales

PROPIEDADES

* Todas las IPs esenciales están en la expresión suma de producto óptima

* El menor número de literales se consigue eligiendo las IPs de mayor orden.


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Expresión producto de sumas óptima

* Es una extensión dual de lo referido para la suma de productos:

1 ↔ 0; sumas ↔ productos

Implicante ↔ Implicada [informalmente, implicantes de 0’s]

* Los otros conceptos son comunes: agrupaciones de celdas, IP esencial, expresión

mínima,...

Expresión óptima

Es la de menor coste entre las expresiones sp mínima y ps mínima


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Procedimiento mediante mapas de Karnaugh

* Sobre el mapa-K, seleccionar todas las IP’s esenciales

* Seleccionar el menor número de IP’s para cubrir la función, eligiendo para ello

las de mayor orden

* Escribir la expresión sp resultante

∗∗∗∗∗ No dibujar todas las IP’s, sino sólo las que se necesiten

* Ejemplo: F = Σ (0, 2, 3, 4, 5, 10, 11, 13, 14, 15)

00 01 11 10ab

cd00

0111

10

1 11 1

1 1 11 1 1

F

00 01 11 10ab

cd00

0111

10

1 11 1

1 1 11 1 1

F

1º 2º 3ºF = a·c + b·c + a·c·d + b·c·d


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Realizaciones dos niveles

∗ Las realizaciones en 2 niveles tienen muchas estructuras distintas. Las básicas son:

1. Cubriendo los 1’s de F: F = Fsp = P1 + P2 + P3 + ... ; con Pn = x · y · ...

Estructuras AND-OR; NAND-NAND; AND-wiredOR

2. Cubriendo los 0’s de F: F = Fps = S1 · S2 · S3 · ... ; con Sn = x + y + ...

Estructuras OR-AND; NOR-NOR; OR-wiredAND

∗ Siendo G = F (los 1’s de G son los 0’s de F y los 0’s de G son los 1’s de F):

3. Obteniendo Gsp (cubrir los 0’s de F como si fueran implicantes de 1’s):

F = NOT (G) ⇒ Estructuras AND-OR-INV (AOI), AND-NOR, NAND-AND

4. Obteniendo Gps (cubrir los 1’s de Fcomo si fueran implicadas -implicantes de 0’s-):

F = NOT (G) ⇒ Estructuras OR-AND-INV (OAI), OR-NAND, NOR-OR


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FUNCIONES INCOMPLETAMENTE ESPECIFICADAS

∗ Las celdas Φ se usan como más conviene:

∗∗ Se incluyen para formar las agrupaciones de mayor orden (≡ con más celdas)

∗∗ No hay que cubrirlas (aunque puede hacerse)

∗ Ejemplo: F = Σ (1, 13, 14, 15) + d(5, 8, 12)

00 01 11 10ab

cd00

0111

10

0 0 - -1 - 1 00 0 1 00 0 1 0

F

Fsp = a·b + a·c·d ⇒ 5 y 12 se hacen 1

Fps = (a+c)·(c+d)·(a+b) ⇒ 10 y 12 se hacen 0

Fsp y Fps son distintas, aunque ambas sean solución de F


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CUESTIONES FINALES

Realización de funciones de múltiples salidas

* Las funciones de múltiple salida dependen de las mismas variables. Los circuitos tienen varias

1.- Cada función se optimiza por separado2.- Si resultan implicantes comunes, hay que compartirlas

...

...

...

......

salidas que dependen de las mismas entradas.

⇒ Se ahorran puertas compartiendo implicantes

** ¿Qué hacer? Usaremos el método aproximado siguiente:

...

00 01 11 10

F

abc

0

11 1 0 01 1 1 0

00 01 11 10

G

abc

0

10 0 1 10 1 1 1

F

G

bc

a

a>1

&>1


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Eliminación de las restricciones de único rail, fan-in y fan-out

∗ Siempre se obtiene la forma sp/ps mínima y se corrige sobre ese circuito

Único rail:Se usa un INV para x

x

xx

Fan-in limitado Fan-out limitadoSe usan buffersSe asocian puertas para formar

una del mismo tipo lógico:

Asociativas (AND, OR):

...No-asociativas (NAND, NOR):Hay que formar el circuito en

cada caso

&

&&


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Realizaciones con Circuitos Integrados SSI/MSI

∗ Los circuitos integrados comerciales SSI/MSI tienen varias puertas del mismo tipo:

Por ejemplo: el CI 74’00 tiene 4 puertas NAND de 2 entradas

∗ Si, p. ej. sólo se utilizan dos NAND-2, sobrarán otras dos puertas (el 50% del CI)

∗∗ Hay que buscar reutilizar las puertas de los CI’s, esto es, hacer el mayor número de

operaciones con las puertas de los CI’s que se hayan utilizado ya

Ejemplo: En único railF = a·b + a·c

ab

c

1F

&

&

&&

¼ 7400

¼ 7400¼ 7400

¼ 7400Sólo un

7400


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Otras formas de obtener las expresiones óptimas

∗ Los mapas-K sólo son útiles para hacer a mano funciones de pocas variables (<6)

∗ Las formas sp/ps se pueden obtener mediante otros procedimientos como:

1.- Método Tabular o de Quine-McCluskey

2.- Método de Tisson o basado en el consenso

∗ Otras formas en dos niveles universales, como la de Reed-Muller para AND-XOR

∗ Son muy importantes las formas multiniveles (más de 2 niveles):

∗∗ Formas suma de productos de sumas [de productos de sumas de...]

∗∗ Formas productos de sumas de productos [de sumas de productos de...]

∗∗ Con sólo NAND (o sólo NOR), incluso con fan-in limitado

∗∗ Con XOR-XOR-... y/o XOR

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