Universidad Tecnológica del CentroArquitectura del Computador

Práctica Nro. 2

Objetivo: Deberá desarrollar el modelo estructural VHDL de un decodificador de 2 a 4 líneas con habilitación. Compilar el modelo y simularlo para verificar su buen funcionamiento. Su informe deberá incluir los puntos mostrados a continuación.La secuencia de señales de prueba que se le aplican al decodificador deberán corresponder con su número de cédula de identidad. El número 9 deberá ser reemplazado por 7 y el número 8 deberá ser reemplazado por 6.Por ejemplo: Si su cédula de identidad es 123456789La secuencia de señales de prueba son:001, 010, 011, 100, 101, 110, 111, 110, 111 1 2 3 4 5 6 7 8→6 9→7

1- ( 1 Ptos. ) Objetivo.

Desarrollar el modelo estructural VHDL de un decodificador de 2 a 4 líneas con habilitación.

2- ( 1 Ptos. ) Diagrama del circuito para el decodificador de 2 a 4 líneas con habilitación.

3- ( 2 Ptos. ) Descripción VHDL estructural del decodificador.

-- Decodificador 2_a_4 con habilitación: VHDL estructural -- (Diagrama lógico mostrado en Figura 4-10) library ieee; use ieee.std_logic_1164.all; entity decodificador_2_a_4 is port (H, A0, A1: in std_logic; D0, D1, D2, D3: out std_logic); end decodificador_2_a_4; architecture estructural_1 of decodificador_2_a_4 is component NOT1 port(en1: in std_logic; sal1: out std_logic);

end component; component AND2 port(en1, en2: in std_logic; sal1: out std_logic); end component; signal A0_n, A1_n, N0, N1, N2, N3: std_logic; begin g0: NOT1 port map (en1 => A0, sal1 => A0_n); g1: NOT1 port map (en1 => A1, sal1 => A1_n); g2: AND2 port map (en1 => A0_n, en2 => A1_n, sal1 => N0); g3: AND2 port map (en1 => A0, en2 => A1_n, sal1 => N1); g4: AND2 port map (en1 => A0_n, en2 => A1,sal1 => N2); g5: AND2 port map (en1 => A0, en2 => A1, sal1 => N3); g6: AND2 port map (en1 => H, en2 => N0, sal1 => D0); g7: AND2 port map (en1 => H, en2 => N1, sal1 => D1); g8: AND2 port map (en1 => H, en2 => N2, sal1 => D2); g9: AND2 port map (en1 => H, en2 => N3, sal1 => D3); end estructural_1; library ieee;use ieee.std_logic_1164.all;entity NOT1 is port ( en1 : in std_logic; sal1 : out std_logic);end NOT1;architecture flujo_1 of NOT1 is begin sal1 <= not en1; end flujo_1; library ieee; use ieee.std_logic_1164.all; entity AND2 is port( en1, en2 : in std_logic; sal1 : out std_logic);end AND2;architecture flujo_2 of AND2 isbegin sal1 <= en1 and en2;end flujo_2;

4- ( 2 Ptos. ) Descripción VHDL del banco de pruebas para el decodificador.

library ieee;use IEEE.STD_LOGIC_1164.all;entity banco_cedula isend entity banco_cedula ;architecture prueba_decodificador_2_a_4 of banco_cedula is

signal bp_H, bp_A0, bp_A1 : std_logic;signal bp_D0, bp_D1, bp_D2, bp_D3 : std_logic;

begin dbp: entity work.decodificador_2_a_4(estructural_1) port map ( H=>bp_H, A0=>bp_A0, A1=>bp_A1, D0=>bp_D0, D1=>bp_D1, D2=>bp_D2, D3=>bp_D3);

process begin

bp_H <= '0';bp_A0 <= '1';bp_A1 <= '0';wait for 20 ns;bp_H <= '1';bp_A0 <= '0';bp_A1 <= '0';wait for 20 ns;bp_H <= '1';bp_A0 <= '0';bp_A1 <= '1';wait for 20 ns;bp_H <= '0';bp_A0 <= '1';bp_A1 <= '0';wait for 20 ns;bp_H <= '0';bp_A0 <= '1';bp_A1 <= '1';wait for 20 ns;bp_H <= '1';bp_A0 <= '0';bp_A1 <= '0';wait for 20 ns;bp_H <= '1';bp_A0 <= '1';bp_A1 <= '0';wait for 20 ns;bp_H <= '0';bp_A0 <= '0';bp_A1 <= '0';wait for 20 ns;

end process;end architecture prueba_decodificador_2_a_4;

5- ( 4 Ptos. ) Imagen mostrando el resultado de la compilación de los modelos VHDL, similar al mostrado en el renglón 6 de la guía.

6- ( 4 Ptos. ) Imagen mostrando el resultado gráfico de la simulación, similar al renglón 12 de la guía.

( 4 Ptos. ) Imagen mostrando el resultado tabulado de la simulación, similar al renglón 13 de la guía.

7- ( 2 Ptos. ) Conclusiones.

En esta práctica se pudo aprender un poco más sobre el funcionamiento del programa y como este puede darte una información detallada de un circuito eléctrico, además de poder simular las señales gráficamente.