asinhrona sekvencijalna logiqka...

Poglavǉe 7

Asinhrona sekvencijalna

logiqka kola

U ovom poglavǉu izla�u se postupci analize i projektovaǌa asinhronihsekvencijalnih logiqkih kola i to za dva ǌihova tipa, asinhrona sekven-cijalna logiqka kola samo sa povratnim granama i asinhrona sekvenci-jalna logiqka kola sa nepulsnim flip flopovima. Pri tome, za razlikuod sinhronih sekvencijalnih logiqkih kola gde se kao memorijske �elijekoriste pulsni flip flopovi, kod asinhronih sekvencijalnih logiqkihkola, kao xto je implicitno sadr�ano u nazivima ǌihovih navedenihtipova, koriste se kao memorijske �elije ili elementi kaxǌeǌa ilinepulsni flip flopovi.

155

156 Poglavǉe 8. Asinhrona sekvencijalna logiqka kola

7.1 Osnovne karakteristike asinhronih sekven-

cijalnih logiqkih kola

Osnovna karakteristika asinhronih sekvencijalnih logiqkih kola, zarazliku od sinhronih sekvencijalnih logiqkih kola, je da se ǌihovapromena staǌa izaziva, inicira promenom vrednosti spoǉaxǌih ulaza.

Strukturni dijagram asinhronih sekvencijalnih logiqkih kola jeprikazan na slici 7.1.

Slika 7.1: Strukturni dijagram asinhronog sekvencijalnog logiqkogkola

Memorijski elementi kod ovih logiqkih kola su nepulsni flip flop-ovi ili elementi kaxǌeǌa. Imaju�i u vidu qiǌenicu da prenos sig-nala kroz logiqke elemente traje konaqno dugo, najqex�e nisu potrebniposebni elementi kaxǌeǌa ve� postoje samo povratne sprege bez ikakvihelemenata u povratnoj grani.

Kod asinhronih sekvencijalnih logiqkih kola posebna pa�ǌa se moraposvetiti obezbe�eǌu stabilnosti ovih logiqkih kola i pored posto-jaǌa ǌegovih povratnih sprega.

Prednosti ovih logiqkih kola u odnosu na sinhrona sekvencijalnalogiqka kola su:

1. br�e reagovaǌe bez qekaǌa sinhronizacionih pulseva,

2. ekonomiqniji su kod maǌih logiqkih kola gde se izbegavaju gene-ratori sinhronizacionih pulseva,

3. vrednosti ulaznih veliqina se mogu meǌati u bilo kom trenutku.

Binarne promenǉive x1, x2, · · · , xn su ulazne promenǉive ili pri-marne promenǉive. Binarne promenǉive z1, z2, · · · , zm su izlazne promen-ǉive. Binarne promenǉive y1, y2, · · · , yk su promenǉive sadaxǌeg staǌa,

8.1. Osnovne karakteristike ASLK logiqkih kola 157

tj. vrednosti tih promenǉivih u sadaxǌem trenutku, u trenutku pos-matraǌa, predstavǉaju binarni sadr�aj memorijskih elemenata u is-tom tom trenutku. Ove promenǉive se drukqije nazivaju sekundarnepromenǉive. Binarne promenǉive Y1, Y2, · · · , Yk su promenǉive tz. nared-nog staǌa, tj. vrednosti tih promenǉivih �e predstavǉati narednibinarni sadr�aj memorijskih elemenata. Ove promenǉive se drukqijenazivaju pobudne promenǉive. Sliqno kao kod sinhronih sekvencijalnihlogiqkih kola, izlaz ovih logiqkih kola je odre�en ulazom i sadaxǌimstaǌem, tj. izlaz je logiqka funkcija ulaza i sadaxǌeg staǌa. S drugestrane, ulaz i sadaxǌe staǌe odre�uju promenu staǌa ovog logiqkogkola, tj. naredno staǌe je logiqka funkcija ulaza i sadaxǌeg staǌa.

Pri promeni vrednosti neke ulazne promenǉive, sekundarne promen-ǉive se ne meǌaju trenutno, ve� je potrebno odre�eno vreme da se us-postave nove vrednosti pobudnih promenǉivih, koje posle prenoxeǌakroz npr. elemente kaxǌeǌa, posle isteka vremena kaxǌeǌa, postajunove vrednosti sekundarnih promenǉivih i odre�uju novo sadaxǌe staǌe.Posmatrano u trenutku kada se jox nisu uspostavile nove vrednostisekundarnih promenǉivih, a ve� su se uspostavile nove vrednosti pobud-nih promenǉivih, kao xto je ve� reqeno, te vrednosti pobudnih promen-ǉivih odre�uju naredno staǌe, tj. one �e biti uskladixtene u memo-rijske elemente posle onih vrednosti koje u tom trenutku karakter-ixu sadaxǌe staǌe. Period od kada se promeni vrednost neke ulaznepromenǉive do uspostavǉaǌa novih vrednosti sekundardnih promenǉiv-ih je tz. prelazni period i u ǌemu se vrednosti sekundarnih i pobudnihpromenǉivih razlikuju tj. yi 6= Yi. To je period potreban da logiqkokolo pre�e iz jednog staǌa u drugo. Po zavrxetku tog perioda svepromenǉive imaju ustaǉene vrednosti i tada su vrednosti sekundarnihpromenǉivih i pobudnih promenǉivih jednake tj. yi = Yi. Jednakostvrednosti sekundarnih i pobudnih promenǉivih �e biti ostvarena u tz.stacionarnom radnom re�imu jedino ako je ovo logiqko kolo stabilnopri qemu se ta stabilnost za dati skup vrednosti ulaznih promenǉivihupravo definixe mogu�nox�u ostvarivaǌa stacionarnog re�ima rada.Treba primetiti da ono xto je u toku prelaznog perioda naredno staǌeto je posle zavrxetka prelaznog perioda sadaxǌe staǌe. Imaju�i uvidu da se promena staǌa ovih logiqkih kola izaziva promenom vred-nosti ulaznih promenǉivih, ǌihova nova promena je dozvoǉena tek posleuspostavǉaǌa ustaǉenih vrednosti svih promenǉivih, tj. novog staǌa.Poxto je fiziqki nemogu�e promeniti vrednosti dve ili vixe ulaznihpromenǉivih, taqno u istom trenutku, uvek �e vrednost neke promenǉiveda se promeni prva, a potom i ostalih i to nepredvidǉivim redosledom.Namera i pokuxaj da se to ostvari je izrazito nepovoǉna sa stanovixtaprethodne analize i ustanovǉenog pravila da je slede�a promena vred-nosti ulaznih promenǉivih dozvoǉena tek poxto se uspostavi novo staǌe,koje je uslovǉeno tom promenom vrednosti ulaznih promenǉivih. Kaoxto je ve� reqeno, pri pokuxaju da se promene vrednosti npr. dve ulaznepromenǉive u isto vreme, prvo �e se promeniti vrednost jedne ulaznepromenǉive i to nepredvidǉivo koje. Promena staǌa koja bi trebalo


da bude uslovǉena promenom vrednosti te ulazne promenǉive ne�e bitiostvarena i zavrxena, a do�i �e do promene vrednosti druge ulaznepromenǉive qija promena neznatno kasni u odnosu na prvu promenǉivu.

Zbog prethodno navedenog, dozvoǉena je promena vrednosti samo jedneulazne promenǉive, jednoga puta i do slede�e promene vrednosti opetsamo jedne ulazne promenǉive treba da protekne vixe vremena nego xtoje potrebno da se uspostavi novo staǌe. Zakǉuqak je da se promenastaǌa kod asinhronih sekvencijalnih logiqkih kola izaziva promenomvrednosti samo jedne ulazne promenǉive.

Qesto se ka�e da sekundarne promenǉive definixu unutraxǌe staǌea zajedno sa ulaznim promenǉivim totalno staǌe.

7.2 Analiza asinhronih sekvencijalnih logiq-

kih kola

Pod analizom asinhronih sekvencijalnih logiqkih kola podrazumeva se,u vidu tabele ili dijagrama, definisaǌe, zavisnosti izlaza i narednogstaǌa od sadaxǌeg staǌa i ulaza a na osnovu zadatog logiqkog dija-grama logiqkog kola.

Logiqki dijagram asinhronih sekvencijalnih logiqkih kola se pre-poznaje po tome xto ima ili povratne sprege bez ikakvih elemenata upovratnim granama ili u povratnim granama ima nepulsne flip flopove.

7.2.1 Analiza asinhronih sekvencijalnih logiqkih kolasamo sa povratnim granama

Ovaj postupak se pokazuje na primeru asinhronog sekvencijalnog logiqkogkola qiji je zadati logiqki dijagram prikazan na slici 7.2.

Slika 7.2: Logiqki dijagram zadatog asinhronog sekvencijalnoglogiqkog kola samo sa povratnim granama

Na osnovu prikazanog logiqkog dijagrama na slici 7.2 lako se odre-�uju pobudne promenǉive Y1 i Y2 kao funkcije sekundarnih promenǉivihi ulazne promenǉive:

Y1 = xy1 + xy2 (7.1)

Y2 = xy1

+ xy2. (7.2)

8.2. Analiza asinhronih sekvencijalnih logiqkih kola 159

Na osnovu ovih izraza mogu�e je vrednosti promenǉivih Y1 i Y2 unetiu mape kao xto je prikazano na slici 7.3.

Slika 7.3: Mape sa vrednostima promenǉivih Y1 i Y2

Ako se ove dve mape sjedine u jednu dobija se tabela prelaza koja jeprikazana na slici 7.4.

Slika 7.4: Tabela prelaza logiqkog kola sa slike 7.2

U prikazanoj tabeli prelaza na slici 7.4, tamo gde su vrednostipobudnih promenǉivih jednake vrednostima sekundarnih promenǉivihone su zaokru�ene i oznaqavaju stabilno staǌe odnosno stacionarniradni re�im. Pretpostavǉa se da je razmatrano logiqko kolo u sta-cionarnom radnom re�imu sa y1y2 = 00 i x = 0. Ovom stacionarnomradnom re�imu odgovara stabilno staǌe koje se nalazi u prvoj vrstii prvoj koloni tabele prelaza. Promenom vrednosti spoǉaxǌeg ulazana x = 1, posle isteka vremena prenosa signala kroz kombinacioni deopobudne promenǉive dobijaju nove vrednosti Y1Y2 = 01 tako da ve� unarednom trenutku i sekundarne promenǉive dobijaju nove vrednostitj. y1y2 = 01 xto odgovara drugoj vrsti i drugoj koloni tabele prelazaodnosno novom stabilnom staǌu.

Opisani postupak analize mo�e se prikazati i algoritamski u viduniza uzastopnih koraka, operacija:

1. Na zadatom logiqkom dijagramu uoqavaju se sve povratne grane,


2. Oznaqavaju se sve sekundarne i pobudne promenǉive, y i Y ,

3. Odre�uju se algebarski izrazi koji definixu pobudne promenǉiveu funkciji od spoǉaxǌih ulaza x i sekundarnih promenǉivih y,

4. Formiraju se mape koje se popuǌavaju vrednostima pojedinaqnihpobudnih promenǉivih Y ,

5. Sve mape iz taqke 4. sjediǌavaju se u jednu tz. tabelu prelaza,

6. Stabilna staǌa u tabeli prelaza se oznaqavaju zaokru�ivaǌem.

U toku postupka projektovaǌa zgodnije je staǌa u tabeli prelazaoznaqavati slovima pri qemu tada jox uvek nisu definisane ǌihovebinarne vrednosti, ǌihov binarni prikaz. Tabela prelaza u kojoj sustaǌa oznaqena slovima naziva se tabela toka. Na slici 7.5 je prikazanprimer tz. primitivne tabele toka u kojoj u svakoj vrsti ima samo pojedno stabilno staǌe i tabele toka koja u svojim vrstama ima vixe odjednog stabilnog staǌa.

Slika 7.5: Proizvoǉno izabrana primitivna tabela toka i tabela toka

Logiqko kolo koje odgovara tabeli toka na slici 7.5 b) ima dva raz-liqita staǌa a i b, dva spoǉaxǌa ulaza x1 i x2 i jedan spoǉaxǌi izlazz qije se binarne vrednosti unose u tabelu toka pored oznaka staǌa,posle zareza. Ako se staǌa a i b binarno definixu tako da je a = 0 ib = 1 onda se od tabele toka na slici 7.5 b) dobijaju dve tabele, tabelaprelaza i tabela izlaza, koje su prikazane na slici 7.6.

Ove dve tabele na slici 7.6 mogu se smatrati odgovaraju�im ma-pama Veiq-Karno na osnovu kojih se za sluqaj asinhronog sekvencijalnoglogiqkog kola samo sa povratnim granama odre�uju funkcije Y i z:

Y = x1x2 + x1y (7.3)

z = x1x2y. (7.4)

Na osnovu ovih izraza odre�uje se logiqki dijagram kao slede�i korak.Binarno definisaǌe staǌa u opxtem sluqaju nije jednostavan posao

i bi�e detaǉno izlo�eno kasnije.


Slika 7.6: Tabela prelaza i tabela izlaza dobijeni na osnovu tabeletoka sa slike 7.5 b)

7.2.2 Pojava poreme�enog rada

Ako pri promeni vrednosti jedne ulazne promenǉive dolazi do promenevrednosti dve ili vixe promenǉivih unutraxǌeg staǌa tj. sekundarnihpromenǉivih onda mo�e da se pojavi poreme�aj u radu. Poxto je prak-tiqno nemogu�e da u takvoj situaciji sve sekundarne promenǉive meǌajusvoje vrednosti u istom trenutku, one �e meǌati svoje vrednosti u raz-liqitim trenucima i nepredvidǉivim redosledom. Ako je za bilo kojiredosled promena vrednosti sekundarnih promenǉivih krajǌe staǌe jed-instveno stabilno staǌe koje se oqekuje onda ova pojava nije kritiqna.U protivnom, ako razliqit redosled promena vrednosti sekundarnihpromenǉivih vodi ka razliqitim stabilnim staǌima koja se ne oqekujuonda je ova pojava kritiqna. Kao primeri koji ilustruju jednu i drugusituaciju daju se primeri tabela prelaza na slici 7.7 gde pojava nijekritiqna i ne dolazi do poreme�aja i na slici 7.8 gde dolazi do poreme-�aja.

Slika 7.7: Primer tabele prelaza sa nekritiqnim prelazom staǌa


Slika 7.8: Primer tabele prelaza sa kritiqnim prelazom staǌa

Ova pojava mo�e da se izbegne pravilnim binarnim definisaǌemstaǌa tako da svaka promena staǌa podrazumeva promenu vrednosti samojedne sekundarne promenǉive.

Jedan od naqina izbegavaǌa pojave poreme�aja jeste da se pri prelazustaǌa logiqko kolo usmerava kroz niz nestabilnih staǌa koji se zavr-xava zahtevanim stabilnim staǌem xto je prikazano na slici 7.9.

Slika 7.9: Primer tabele prelaza sa nizom nestabilnih staǌa koji sezavrxava stabilnim staǌem

U sluqaju da se pri prelazu staǌa logiqko kolo usmerava kroz niznestabilnih staǌa koji se ne zavrxava stabilnim staǌem logiqko koloje nestabilno i to je ono xto se mora izbegavati. Takva situacija jeprikazana na slici 7.10.

Na slici 7.11 prikazan je logiqki dijagram i tabela prelaza jednogasinhronog sekvencijalnog logiqkog kola samo sa povratnim granamakoje je primer za oscilovaǌe izme�u dva nestabilna staǌa.

Kod logiqkog kola prikazanog na slici 7.11 pri spoǉaxǌem ulazu


Slika 7.10: Primer tabele prelaza sa nizom nestabilnih staǌa koji sene zavrxava stabilnim staǌem (logiqko kolo je nestabilno)

Slika 7.11: Primer logiqkog dijagrama i tabele prelaza za nestabilnologiqko kolo koje osciluje

x1x2 = 11 dolazi do ǌegovog stalnog oscilovaǌa izme�u dva nestabilnastaǌa 1 i 0.

7.2.3 Analiza asinhronih sekvencijalnih logiqkih kolasa nepulsnim flip flopovima

Ovaj postupak se pokazuje za asinhrona sekvencijalna logiqka kola sanepulsnim SR flip flopovima pri qemu se ne gubi na opxtosti poxtoje pri bilo kom drugom tipu nepulsnih flip flopova postupak potpunoanalogan. Imaju�i u vidu da je SR flip flop po svojoj prirodi asin-hrono sekvencijalno logiqko kolo na slici 7.12 je prikazan ǌegov nextoizmeǌen logiqki dijagram u NILI izvo�eǌu i ǌegova tabela prelaza.

Ako se uzme u obzir da kod ovog tipa flip flopa nije dozvoǉeno daoba ǌegova ulaza u isto vreme imaju jediniqnu vrednost tj. SR = 0xto znaqi da S = 1 ∧ R = 1 nikada ne�e da se desi, onda je pobudnapromenǉiva odre�ena slede�im izrazom:

Y = S + Ry. (7.5)


Slika 7.12: Izmeǌeni logiqki dijagram NILI izvo�eǌa SR flip flopi ǌegova tabela prelaza

Sliqno, na slici 7.13 je prikazan izmeǌeni logiqki dijagram NIizvo�eǌa ovog flip flopa i ǌegova tabela prelaza.

Slika 7.13: Izmeǌeni logiqki dijagram NI izvo�eǌa SR flip flopai ǌegova tabela prelaza

Obzirom da kod ovog flip flopa nije dozvoǉeno da oba ǌegova ulazau isto vreme imaju nultu vrednost tj. S R = 0 xto znaqi da S = 0∧R = 0nikada ne�e da se desi, onda je pobudna promenǉiva odre�ena slede�imizrazom:

Y = S + Ry. (7.6)

Asinhrona sekvencijalna logiqka kola sa SR flip flopovima moguda imaju spoǉaxǌe povratne grane ali ne moraju poxto svakako SR

flip flopovi imaju svoje unutraxǌe povratne grane. Analiza ovakvihlogiqkih kola se prikazuje na slede�em primeru.

Primer 7.1 Analizirati asinhrono sekvencijalno logiqko kolo qiji je za-dati logiqki dijagram prikazan na slici 7.14.

Logiqko kolo na slici 7.14 ima dve spoǉaxǌe grane, dva SR flip flopaqiji izlazi su promenǉive Y1 i Y2, i dva spoǉaxǌa ulaza x1 i x2. Prvose odre�uju ulazi u flip flopove, S1, R1, S2 i R2 kao funkcije ulaznihpromenǉivih i sekundarnih promenǉivih:

S1 = x1y2 (7.7)

R1 = x1x2 (7.8)

S2 = x1x2 (7.9)

R2 = x2y1. (7.10)


Slika 7.14: Logiqki dijagram zadatog asinhronog sekvencijalnoglogiqkog kola sa SR flip flopovima

Proverava se da li su za SR flip flopove ispuǌeni uslovi S1R1 = 0 iS2R2 = 0 xto se na osnovu ve� odre�enih i datih algebarskih izraza vidida oqigledno jesu. Koriste�i ve� dati izraz Y = S +Ry za NILI izvo�eǌeSR flip flopa i tako�e ve� date izraze za ulaze flip flopova dobijaju seizrazi za pobudne promenǉive:

Y1 = x1y2 + x1y1 + x2y1 (7.11)

Y2 = x1x2 + x2y2 + y1y2. (7.12)

Na osnovu izraza 7.11 i 7.12 formira se tabela prelaza koja je prikazanana slici 7.15.

Slika 7.15: Tabela prelaza logiqkog kola prikazanog na slici 7.14

Analizom tabele prelaza sa slike 7.15 zakǉuquje se da kod razmatra-nog logiqkog kola mogu da nastupe poreme�aji u radu. Na primer kada selogiqko kolo nalazi u totalnom staǌu y1y2x1x2 = 1101 a ono odgovarapoǉu u tre�oj vrsti i drugoj koloni i kada se promeni vrednost spoǉa-xǌeg ulaza x2 od 1 na 0 trebalo bi da logiqko kolo pre�e u stabilno staǌe


y1y2x1x2 = 0000. Me�utim ako se prvo promeni vrednost promenǉive Y1

sa 1 na 0 onda logiqko kolo prelazi u stabilno staǌe y1y2x1x2 = 0100 a tonije oqekivano stabilno staǌe.

Postupak analize asinhronih sekvencijalnih logiqkih kola sa SR

flip flopovima mo�e da se prika�e i algoritamski u vidu niza uza-stopnih koraka.

1. Izlazi flip flopova na zadatom logiqkom dijagramu se obele�avajusa Yi a spoǉaxǌe povratne grane, ako ih ima, sa yi, ∀i = 1, · · · , k,

2. Odre�uju se funkcije Si i Ri, ∀i = 1, · · · , k, koje predstavǉaju ulazeu flip flopove,

3. Proverava se ispuǌenost uslova SiRi = 0 ili SiRi = 0, ∀i = 1, · · · , k,za sve flip flopove, qija ne ispuǌenost mo�e dovesti do loxegrada logiqkog kola,

4. Odre�uju se izrazi za pobudne promenǉive Yi, ∀i = 1, · · · , k,

5. Odre�uje se tabela prelaza.

Pri projektovaǌu postupak je inverzan. Na osnovu tabele prelazaodre�uje se odgovaraju�i logiqki dijagram. Postupak se pokazuje naprimeru zadate tabele prelaza prikazane na slici 7.16.

Slika 7.16: Zadata tabela prelaza

Na osnovu zadate tabele prelaza na slici 7.16 i poznate pobudnetabele SR flip flopa dobijaju se mape Veiq-Karno za funkcije S i R

xto je prikazano na slici 7.17.Na slici 7.18 prikazan je logiqki dijagram logiqkog kola qija je

tabela prelaza zadata na slici 7.16.Prethodno opisani postupak na konkretnom primeru mo�e se i uop-

xteno prikazati algoritamski u vidu niza uzastopnih koraka:

1. Na osnovu zadate tabele prelaza razmatranog asinhronog sekven-cijalnog logiqkog kola i na osnovu pobudne tabele SR flip flopaformiraju se mape Veiq-Karno za ulazne promenǉive flip flopova,Si i Ri,

8.3. Sinteza asinhronih sekvencijalnih logiqkih kola 167

Slika 7.17: Mape Veiq-Karno za funkcije S i R za logiqko kolo qijaje tabela prelaza zadata na slici 7.16

Slika 7.18: Logiqki dijagram asinhronog sekvencijalnog logiqkog kolasa SR flip flopovima qija je tabela prelaza prikazana na slici 7.16

2. Logiqke funkcije Si i Ri se minimizuju pri qemu se vodi raqunada nemaju obe jediniqnu vrednost na istoj poziciji u mapama,

3. Crta se logiqki dijagram.

7.3 Sinteza asinhronih sekvencijalnih logi-

qkih kola

Sinteza odnosno projektovaǌe asinhronih sekvencijalnih logiqkih kolaje postupak odre�ivaǌa ǌihovog logiqkog dijagrama na osnovu tekstu-alnog opisa rada zahtevanog logiqkog kola. Posle odre�ivaǌa odgo-varaju�eg logiqkog dijagrama ostaje samo jox jedan korak do fiziqkerealizacije koji po pravilu predstavǉa rutinski deo posla. Vrloqesto se u tekstualnom definisaǌu rada zahtevanog logiqkog kola neka�e eksplicitno da se radi o asinhronom sekvencijalnom logiqkomkolu. U takvim situacijama iskusan projektant mora da prepozna okakvom se logiqkom kolu radi. Qak i kada nije mogu�e prepoznatio kakvom se logiqkom kolu radi, ispravna primena procedure za pro-jektovaǌe asinhronih sekvencijalnih logiqkih kola �e dovesti do as-inhronog sekvencijalnog logiqkog kola ili do kombinacionog kola, uzavisnosti od toga kakvo zahtevano logiqko kolo zaista jeste.

Svaka faza postupka projektovaǌa se daje najpre uopxteno a potomse ilustruje primenom na konkretnom primeru. U navedenu svrhu sekoristi slede�i primer.


Primer 7.2 Potrebno je projektovati logiqko kolo koje ima dva ulaza G

i D i jedan izlaz Q. Binarni signal sa D ulaza se prenosi na Q izlaz kadaje G = 1 i sve dok je G = 1, Q prati signal na D ulazu. Pri promenisignala na G ulazu sa 1 na 0, na izlazu Q ostaje signal koji je bio na D

ulazu u trenutku opisanog prelaza. Kada je G = 0, D ne utiqe na vrednostQ izlaza.

Prvi korak u postupku projektovaǌa je identifikovaǌe svih stabil-nih staǌa logiqkog kola koja se u ovoj fazi oznaqavaju slovima. Kaoxto je ranije ve� reqeno stabilnim staǌima odgovaraju ustaǉene vred-nosti sekundarnih i pobudnih promenǉivih tj. yi = Yi, i = 1, · · · , k.

U tabeli 7.1 su prikazana sva staǌa koja su identifikovana na osnovutekstualnog opisa rada zahtevanog logiqkog kola u primeru 7.2.

Staǌe Ulazi Izlaz KomentarD G Q

a 0 1 0 Q = D zbog G = 1b 1 1 1 Q = D zbog G = 1c 0 0 0 Posle staǌa a ili d

d 1 0 0 Posle staǌa c

e 1 0 1 Posle staǌa b ili f

f 0 0 1 Posle staǌa e

Tabela 7.1: Staǌa logiqkog kola iz primera 7.2

Logiqko kolo je u staǌu ”a” kada su ulazi D = 0 i G = 1 i kada je izlazQ = 0, zbog toga xto se signal prenosi sa D ulaza na izlaz Q kada je G = 1.Sliqno, logiqko kolo je u staǌu ”b” kada su ulazi D = 1 i G = 1 i kada jeizlaz Q = 1 isto kao D zbog G = 1. Logiqko kolo dolazi u staǌe ”c” kada,dok je u staǌu ”a”, do�e do promene vrednosti signala na ulazu G sa 1 na 0.Tada izlaz Q zadr�ava onu vrednost koju je imao u trenutku prethodnoopisanog prelaza. Logiqko kolo dolazi u staǌe ”d” ako posle staǌa ”c”do�e do promene vrednosti ulaza D sa 0 na 1, xto nema nikakvog uticajana izlaz Q zbog G = 0. Iz staǌa ”d” logiqko kolo mo�e da pre�e u staǌe”c” ako se promeni vrednost na ulazu D sa 1 na 0. Logiqko kolo dolaziu staǌe ”e” kada, dok je u staǌu ”b”, do�e do promene vrednosti signalana ulazu G sa 1 na 0. Tada izlaz Q zadr�ava onu vrednost koju je imao utrenutku prethodno opisanog prelaza. Logiqko kolo dolazi u staǌe ”f”ako posle staǌa ”e” do�e do promene vrednosti ulaza D sa 1 na 0, xtonema nikakvog uticaja na izlaz Q zbog G = 0. Iz staǌa ”f” logiqko kolomo�e da pre�e u staǌe ”e” ako se promeni vrednost na ulazu D sa 0 na 1.

Posle identifikovaǌa svih staǌa na osnovu tekstualnog opisa radazahtevanog logiqkog kola, formira se i popuǌava Primitivna tabelatoka. Ova primitivna tabela toka nije nixta drugo do tabelarniprikaz zavisnosti izlaza i narednog staǌa od ulaza i sadaxǌeg staǌa.Primitivna tabela toka ima onoliko vrsta koliko ima ukupno sta-bilnih staǌa, tj. svakom stabilnom staǌu odgovara po jedna vrstaove tabele. U zaglavǉu kolona ove tabele unose se vrednosti signala


na ulazima i to ima onoliko kolona koliko ima razliqitih ure�enihskupova vrednosti ulaza. Primitivna tabela toka se najpre popuǌavasa stabilnim staǌima i to u odgovaraju�u vrstu i kolonu, koja odgovaravrednostima ulaza karakteristiqnim za posmatrano stabilno staǌe. Tostabilno staǌe se oznaqava odgovaraju�im slovom koje je zaokru�eno.Pored ove oznake za stabilno staǌe upisuje se vrednost izlaza karak-teristiqna za to staǌe i ona je odvojena zarezom od oznake za staǌe.Posle popuǌavaǌa svih stabilnih staǌa, u primitivnu tabelu toka seupisuju tz. prelazna ili nestabilna staǌa, koja se oznaqavaju tako�eslovima, ali nezaokru�enim i pored ǌih se ne upisuje nikakva vrednostizlaza ve� se upisuje samo crtica, xto simboliqno oznaqava neodre�enuvrednost koja mo�e da bude ili 0 ili 1 i xto �e u kasnijim fazamaprojektovaǌa biti definisano. Prelazno staǌe, kao xto i sam nazivka�e, mo�e da se shvati kao me�ustaǌe na prelazu izme�u dva staǌa,pri qemu je taj prelaz prouzrokovan promenom vrednosti samo jedneulazne promenǉive, kao xto je to ranije istaknuto. Dakle, prelaznostaǌe odgovara sutuaciji kada je pod uticajem promene vrednosti samojedne ulazne promenǉive doxlo do promene pobudnih promenǉivih, alijox uvek nije doxlo do promene sekundarnih promenǉivih, tj. yi 6= Yi,i = 1, · · · , k. U kolonama kojima odgovara promena vrednosti dve ili vixeulaznih promenǉivih se upisuju crtice i na mesto staǌa i na mestovrednsti izlaza, xto opet simboliqno oznaqava neodre�ene vrednosti,jer su to jednostavno nedozvoǉene situacije koje su ranije objaxǌene.

Na slici 7.19 je prikazana primitivna tabela toka za zahtevano logiqkokolo iz primera 7.2.

Slika 7.19: Primitivna tabela toka za logiqko kolo iz primera 7.2

U prvoj vrsti i drugoj koloni ove tabele je uneto stabilno staǌe ”a”,tj. ”a” zaokru�eno i binarna vrednost izlaza 0 koja je karakteristiqnaza to staǌe. Vrednosti ulaznih promenǉivih koje odgovaraju ovoj kolonisu DG = 01, a to su upravo vrednosti ulaznih promenǉivih koje odre�ujustaǌe ”a”. U prvu vrstu i prvu kolonu, kojoj odgovaraju vrednosti ulaznihpromenǉivih DG = 00, se unosi prelazno, nestabilno staǌe ”c” i neodre-�ena vrednost za izlaz. Ovo je zbog toga xto promena vrednosti ulaznih


promenǉivih sa DG = 01 na DG = 00 je uzrok prelaza iz staǌa ”a” ustaǌe ”c”. Treba uoqiti da je tom prilikom doxlo do promene vrednostisamo jedne ulazne promenǉive. Sliqno je i pri promeni vrednosti ulaznihpromenǉivih sa DG = 01 na DG = 11, s tim xto ova promena uslov-ǉava prelaz iz staǌa ”a” u staǌe ”b”, tako da se u prvu vrstu i tre�ukolonu upisuje nestabilno, prelazno staǌe ”b” (nezaokru�eno b) i neodre-�ena vrednost izlaza. I najzad u prvu vrstu i qetvrtu kolonu se upisujuneodre�ene vrednosti i za staǌe i za izlaz, zbog toga xto nije dozvoǉenapromena vrednosti ulaznih promenǉivih sa DG = 01 na DG = 10. Nasliqan naqin se popuǌavaju i ostale vrste primitivne tabele toka.

Sa stanovixta ekonomiqnosti fiziqke realizacije bi bilo jako ko-risno ako bi na neki naqin bilo mogu�e smaǌiti broj staǌa jer bi nataj naqin potencijalno, mada ne obavezno, moglo da do�e do smaǌeǌabroja memorijskih elemenata. O smaǌeǌu broja staǌa mo�e se jedinogovoriti pod uslovom da se ne naruxi zahtevani naqin funkcionisaǌalogiqkog kola koje se projektuje. Ustanovǉeno je da ovo smaǌeǌe mo�eda nastane u navedenom smislu primenom principa zamene dva ili vixetz. saglasnih staǌa jednim staǌem.

Posmatrajmo prvu i qetvrtu vrstu primitivne tabele toka iz pri-mera 7.2 kojima odgovaraju staǌa ”a” i ”d”, sledstveno. Vidi se da ulazDG = 00 uslovǉava i iz jednog i iz drugog staǌa prelaz u staǌe ”c” xtoznaqi da su im za taj ulaz naredna staǌa jednaka. Sliqno, i za ulaz DG = 11su im naredna staǌa jenaka, tj. taj ulaz uslovǉava prelaz i iz jednog i izdrugog staǌa u staǌe ”b”. Vrednosti izlaza za bilo koji ure�eni skup vred-nosti ulaznih promenǉivih su ili definisane samo za jedno staǌe a zadrugo ne ili nisu definisane ni za jedno staǌe. Zbog toga nema kolizijeu pogledu vrednosti izlazne veliqine za bilo koji ure�eni skup vrednostiulaza. Vidi se da ova dva staǌa imaju skoro identiqne osobine i da ne pos-toji nikakva prepreka ni u pogledu vrednosti izlaza ni u pogledu narednihstaǌa da se ova dva staǌa zamene sa jednim staǌem. Ka�e se da su ova dvastaǌa saglasna.

Nexto drukqija situacija je sa staǌima ”a” i ”b”, tj. prvom i drugomvrstom primitivne tabele toka, tako�e iz primera 7.2. Za ulaz DG = 00iz staǌa ”a” se ostvaruje prelaz u staǌe ”c” dok za isti ulaz prelaz izstaǌa ”b” nije definisan. Sliqno, za ulaz DG = 10 iz staǌa ”a” nijedefinisan prelaz, a iz staǌa ”b” se ostvaruje prelaz u staǌe ”e”. Vidi seda ovde nema smisla zahtev za jednakox�u narednih staǌa. Poxto nemani kolizije po pitaǌu vrednosti izlaza i ova dva staǌa su saglasna tj.mogu se zameniti sa jednim staǌem.

Formalno, radi se o tz. sa�imaǌu dve ili vixe vrsta primitivnetabele toka u jednu, pri qemu se tim postupkom ostvaruje tz. redukcijaprimitivne tabele toka u tabelu toka. U tabeli toka, za razliku odprimitivne tabele toka, u jednoj vrsti mogu da se na�u dva ili vixe sta-bilnih staǌa, xto znaqi da mo�e da do�e do promene vrednosti ulaznihpromenǉivih a da to ne dovede do promene niti vrednosti sekundarnihpromenǉivih niti vrednosti izlaza. Drugim reqima ta staǌa su ustva-ri jedno te isto staǌe. Ako dva staǌa imaju jednake vrednosti izlaza,


tamo gde su one definisane, za sve vrednosti ulaznih promenǉivih iako su im naredna staǌa, tamo gde su definisana, jednaka ili saglasnaonda su ta dva staǌa saglasna i mogu se zameniti jednim staǌem. For-malno, dve vrste je mogu�e sa�eti ako su u svakoj ǌihovoj koloni oz-nake istih ili saglasnih staǌa i nema kolizije u pogledu vrednostiizlaza. U novu vrstu se unosi oznaka nestabilnog staǌa kao prioritet-nija u odnosu na neodre�enu vrednost, odnosno oznaka stabilnog staǌakao najprioritetnija.

Ako je u grupi staǌa svako staǌe saglasno sa svakim staǌem onda svata staǌa pretstavǉaju xiru grupu saglasnih staǌa i mogu se zamenitisamo sa jednim staǌem. Formalno, vixe vrsta primitivne tabele tokakoje odgovaraju ovakvim staǌima se sa�ima u jednu vrstu. Na taj naqinse vrxi redukovaǌe broja vrsta u primitivnoj tabeli toka i dobija setabela toka.

Ispitivaǌem saglasnosti svih parova staǌa iz primitivne tabeletoka u primeru 7.2 utvr�uje se da su slede�i parovi staǌa saglasni: (a, b),(a, c), (a, d), (b, e), (b, f), (c, d) i (e, f). Lako je uoqiti da su staǌa a, c

i d saglasna svako sa svakim kao i staǌa b, e i f tako da saqiǌavaju dvegrupe od po tri saglasna staǌa koje se mogu zameniti sa po jednim staǌem.Na slici 7.20 su prikazane dve grupe od po tri vrste primitivne tabeletoka, iz primera 7.2, koje odgovaraju staǌima a, c, d i b, e, f , sledstveno.

Slika 7.20: a,c,d i b,e,f grupe vrsta primitivne tabele toka iz primera7.2

Na slici 7.21 je prikazana odgovaraju�a tabela toka koja je nastalaredukcijom broja vrsta primitivne tabele toka na dve vrste i tabelatoka u kojoj su predefinisana staǌa. Poxto staǌa a, c i d posle sa�imaǌapretstavǉaju jedno te isto staǌe ona se predefinixu u staǌe a. Sliqnostaǌa b, e i f se predefinixu u staǌe b.

Slika 7.21: Redukovana tabela toka iz primera 7.2 sa originalnim ipredefinisanim staǌima


Posle redukovaǌa broja vrsta primitivne tabele toka i predefini-saǌa staǌa vrxi se tz. binarno definisaǌe staǌa tj. slovne oznakestaǌa se zameǌuju sa ure�enim skupovima bitova. Za binarno defini-saǌe ukupno 2k staǌa neophodno je k bitova koji nisu nixta drugo dovrednosti k sekundarnih promenǉivih. Kada se u tabeli toka slovneoznake staǌa zamene ǌihovim binarnim ekvivalentima dobija se tabelaprelaza. Tabela prelaza u sebi ne sadr�i vrednosti izlaza ve� se oneunose u posebnu tabelu, tabelu izlaza.

7.3.1 Sinteza asinhronih sekvencijalnih logiqkih kolasamo sa povratnim granama

Pri projektovaǌu asinhronih sekvencijalnih logiqkih kola samo sapovratnim granama tabela prelaza i tabela izlaza se tretiraju kaomape Veiq-Karno koje su popuǌene vrednostima pobudnih i izlaznihpromenǉivih, sledstveno. Posle postupka minimizovaǌa dobijaju seminimalni algebarski izrazi za pobudne promenǉive i izlazne promen-ǉive u funkciji ulaznih i sekundarnih promenǉivih. U tabeli izlazaneodre�ene vrednosti izlaza u nestabilnim tj. prelaznim staǌima sepopuǌavaju dvojako. Ako se pri prelazu iz jednog stabilnog staǌa udrugo ne meǌa vrednost izlaza onda se u prelaznom staǌu izme�u ovadva stabilna staǌa usvaja ista vrednost izlaza koja je karakteris-tiqna za oba stabilna staǌa. Na taj naqin se vrednost izlaza, priprelazu izme�u ta dva stabilna staǌa, ne�e kratkotrajno promenitive� �e sve vreme ostati postojana. Opisana situacija se mo�e ilus-trovati primerom proizvoǉno izabrane tabele toka koja je zajedno saodgovaraju�om tabelom izlaza prikazana na slici 7.22.

Slika 7.22: Primer tabele toka i tabele izlaza za ilustraciju defini-saǌa izlaza u nestabilnim staǌima

Pri prelazu iz stabilnog staǌa a sa vredox�u izlaza 0 u stabilnostaǌe b sa vrednox�u izlaza tako�e 0 kroz nestabilno staǌe b, nestabil-nom staǌu b se pridu�uje vrednost tako�e nula, xto je prikazano u popu-ǌenoj tabeli izlaza na istoj slici 7.22. Ako se pri prelazu iz jednogstabilnog staǌa u drugo meǌa vrednost izlaza onda se u prelaznomstaǌu mo�e usvojiti vrednost izlaza bilo 0 ili 1 u zavisnosti od


toga xta je povoǉnije sa stanovixta minimizovaǌa grafiqkom metodom.Npr. u tabeli toka na slici 7.22 pri prelazu iz stabilnog staǌa b savrednox�u izlaza 0 u stabilno staǌe c sa vrednox�u izlaza 1, nesta-bilnom staǌu c kroz koje kolo prolazi mo�e se dodeliti vrednost ili 0ili 1 tako da se u tabelu izlaza na tom mestu unosti crtica koja sim-boliqno oznaqava neodre�enu vrednost. Usvajaǌe vrednosti izlaza zaprelazno staǌe da bude jednaka sa vrednox�u izlaza koja je karakter-istiqna za stabilno staǌe u koje se prelazi znaqi promenu vrednostiizlaza na samom poqetku prelaznog procesa i obrnuto. Pridr�avaju�ise opisanih pravila tabela izlaza na slici 7.22 je popuǌena do kraja.

Na slici 7.23 su za logiqko kolo iz primera 7.2 prikazane tabela prelazai tabela izlaza sa ucrtanim konturama za minimizovaǌe grafiqkom meto-dom.

Slika 7.23: Tabela prelaza i tabela izlaza za logiqko kolo iz primera7.2

Minimalni algebarski izrazi za pobudnu promenǉivu i izlaz su:

Y = DG + Gy (7.13)

Q = Y (7.14)

Na bazi izraza 7.13 i 7.14 dobija se logiqki dijagram projektovanog logiqkogkola koji je prikazan na slici 7.24.

Slika 7.24: Logiqki dijagram logiqkog kola iz primera 7.2 samo sapovratnim granama

Etape sinteze asinhronih sekvencijalnih logiqkih kola samo sa povrat-nim granama mogu se prikazati i algoritamski:

1. Na osnovu tekstualnog prikaza problema odre�uje se primitivnatabela toka,

2. Izvrxava se redukcija primitivne tabele toka,


3. Staǌa se binarno definixu pri qemu se vodi raquna da se to uraditako da ne dolazi do poreme�aja,

4. Binarno se definixu izlazi u nestabilnim staǌima,

5. Minimizuju se logiqke funkcije Y i z, a potom se odre�uje logiqkidijagram.

7.3.2 Sinteza asinhronih sekvencijalnih logiqkih kolasa SR flip flopovima

Pri projektovaǌu asinhronih sekvencijalnih logiqkih kola sa flipflopovima tabela prelaza definixe prelaze staǌa koje treba da ost-vare flip flopovi izabranog tipa. Vrednosti ulaznih signala flipflopova, koje obezbe�uju zahtevane prelaze staǌa, se odre�uju pomo�upobudne tabele za izabrani tip flip flopa. Nezavisno od toga xtoje pobudna tabela SR flip flopa ranije bila data ona je ovde ponovoprikazana u tabeli 7.2 s tim xto je za razliku od ranije u ǌoj sadaxǌestaǌe flip flopa oznaqeno sa y a naredno staǌe sa Y . Oznake y i Y sukorix�ene u kontekstu asinhronih sekvencijalnih logiqkih kola.

y Y S R

0 0 0 -0 1 1 01 0 0 -1 1 - 0

Tabela 7.2: Pobudna tabela za SR flip flop

Na osnovu tabele prelaza, formiraju se tabele koje se popuǌavajuvrednostima ulaza flip flopova, koje obezbe�uju zahtevane prelaze sta-ǌa, i to za svaki ulaz posebna tabela. Dobijene tabele se smatrajumapama Veiq-Karno i posle postupka minimizovaǌa dobijaju se mini-malni oblici algebarskih izraza, koji definixu ulaze flip flopova, ufunkciji spoǉaxǌih ulaza i sekundarnih promenǉivih. Tabela izlazase tretira na isti naqin kao pri projektovaǌu asinhronih sekvencijal-nih logiqkih kola samo sa povratnim granama.

Za razmatrano logiqko kolo iz primera 7.2 usvaja se korix�eǌe SR flipflopa. Na slici 7.25 su prikazane S i R tabele popuǌene vrednostimaodgovaraju�ih ulaza koje se mogu tretirati kao mape Veiq-Karno i u kojesu ucrtane konture za minimizovaǌe.

Na osnovu prikazanih mapa Veiq-Karno na slici 7.25 dobijaju se mini-malni izrazi za S i R ulaze SR flip flopa:

S = DG (7.15)

R = DG (7.16)


Slika 7.25: S i R tabele za logiqko kolo iz primera 7.2

Pri ucrtavaǌu kontura vo�eno je raquna da konture u ovim dvema tabelamane pokrivaju ista poǉa da bi bio ispoxtovan uslov SR = 0, koji znaqizabranu da oba ulaza u SR flip flop budu u isto vreme jednaka 1, xto jeranije objaxǌeno. Na slici 7.26 je prikazan logiqki dijagram projekto-vanog logiqkog kola, gde je logiqki dijagram SR flip flopa prikazan naizmeǌeni naqin da bi se eksplicitno videla unutraxǌa povratna spregakoju ovaj flip flop sadr�i, poxto ovo asinhrono sekvencijalno logiqkokolo sa flip flopovima nema spoǉaxǌu povratnu spregu.

Slika 7.26: Logiqki dijagram logiqkog kola iz primera 7.2 sa SR flipflopovima

7.3.3 Redukcija primitivne tabele toka

Postupak redukcije primitivne tabele toka je sliqan postupku reduk-cije tabele staǌa kod sinhronih sekvencijalnih logiqkih kola obziromda postoji analogija izme�u ove dve tabele. Razlika u odnosu na tabelustaǌa je u tome xto primitivna tabela toka nije u potpunosti defini-sana kao tabela staǌa. Zbog toga se kod primitivne tabele toka ne mo�egovoriti o ekvivalentnim staǌima ve� se govori o saglasnim staǌima.

Definicija 7.1 Dva staǌa iz primitivne tabele toka su saglasna ako isamo ako imaju jednake izlaze za svaki mogu�i ulaz tamo gde su ti izlazidefinisani a slede�a staǌa su im jednaka ili saglasna za svaki mogu�iulaz tamo gde su ta staǌa definisana.

Ispitivaǌe osobine saglasnosti svakog mogu�eg para staǌa iz pri-mitivne tabele toka sprovodi se pomo�u tabele saglasnosti. Ovaj pos-tupak se prikazuje na primeru primitivne tabele toka prikazane naslici 7.19. Odgovaraju�a tabela saglasnosti je data u tabeli 7.3.

Kao xto se vidi iz tabele 7.3, sliqno kao kod tabele ekvivalent-nosti, u zaglavǉu vrsta tabele saglasnosti su idu�i odozgo nadole


b X

c X d, e×

d X d, e× X

e c, f× X d, e; c, f× ×

f c, f× X × d, e; c, f× X

a b c d e

Tabela 7.3: Tabela saglasnosti za primitivnu tabelu toka prikazanuna slici 7.19

staǌa u rastu�em poretku s tim da je prvo staǌe a izostavǉeno. U za-glavǉu kolona su idu�i sleva na desno staǌa tako�e u rastu�em poretkupri qemu je zadǌe staǌe f izostavǉeno. Svakom poǉu ove tabele odgo-vara po jedan par staǌa a to su staǌa koja se nalaze u zaglavǉu vrste izaglavǉu kolone u qijem preseku se nalazi posmatrano poǉe. Imaju�iu vidu definiciju saglasnosti dva staǌa, prvo se pronalaze svi oniparovi staǌa koji nisu saglasni po osnovu nejednakosti izlaza za nekeod ulaza i u odgovaraju�e poǉe za taj par staǌa se upisuje znak ×.

U drugom koraku pronalaze se parovi staǌa koji imaju osobinu kaoxto imaju sadaxǌa staǌa a i e. Za ova staǌa vrednosti izlaza nisu ukoliziji za bilo koji ulaz, za vrednost ulaza x1x2 = 11 ǌihova slede�astaǌa su im jednaka i to je staǌe b a za vrednost ulaza x1x2 = 00 slede�astaǌa su im razliqita i to su staǌa c i f . U ovakvoj situaciji ka�ese da par staǌa (a, e) sadr�i par (c, f). Sadr�ani par se unosi u poǉetabele saglasnosti koje odgovara paru (a, e). Pronalaze se svi sadr�aniparovi i unose u odgovaraju�a poǉa. U sluqaju da su staǌa c i f sa-glasna onda to povlaqi da su i staǌa a i e saglasna i obrnuto. Zbogtoga se ispituje osobina saglasnosti sadr�anih parova i ako se utvrdida sadr�ani par nije saglasan, kao xto je sluqaj sa parom (c, f), ondase u poǉe u kome se nalazi razmatrani sadr�ani par upisuje znak ×.

To znaqi da par staǌa kome odgovara poǉe u koje je unet znak × nijesaglasan. U sva preostala poǉa unosi se znak X koji oznaqava saglas-nost odgovaraju�ih parova. Sada na kraju kao tre�i korak mogu�e jeutvrditi koji preostali sadr�ani porovi su saglasni pa se u poǉa ukojima su ti sadr�ani parovi tako�e unosi znak Xxto znaqi da je sa-glasan i par koji odgovara poǉu u koje je unet navedeni znak. Na osnovutabele saglasnosti 7.3 dobija se da su saglasni parovi:

(a, b) , (a, c) , (a, d) , (b, e) , (b, f) , (c, d) , (e, f) . (7.17)

Od vixe parova saglasnih staǌa mogu da se formiraju xire grupe sa-glasnih staǌa i u vezi sa tim tz. maksimalnih skupova saglasnih staǌa.Maksimalni skupovi saglasnih staǌa se odre�uju pomo�u tz. poligonasa�imaǌa.

Poligon sa�imaǌa se dobija kad se na kru�nicu ekvidistantno nanosetaqke koje oznaqavaju staǌa. Izme�u dva saglasna staǌa u poligonusa�imaǌa povlaqi se du�. Izolovana taqka u poligonu sa�imaǌa oz-naqava staǌe koje nije saglasno sa drugim staǌima. Kao xto je ve�


reqeno du� u poligonu sa�imaǌa oznaqava par saglasnih staǌa. Trougaou poligonu sa�imaǌa oznaqava tripl saglasnih staǌa. n−tougao upoligonu sa�imaǌa koji ima sve dijagonale oznaqava n−tipl saglas-nih staǌa. Poligon sa�imaǌa koji odgovara tabeli saglasnosti 7.3prikazan je na slici 7.27.

Slika 7.27: Poligon sa�imaǌa koji odgovara tabeli saglasnosti 7.3

Sa poligona sa�imaǌa prikazanog na slici 7.27 dobija se da sumaksimalni skupovi saglasnih staǌa:

(a, b) , (a, c, d) , (b, e, f) (7.18)

tj. par saglasnih staǌa (a, b) je jedan maksimalni skup saglasnih staǌa,tripl saglasnih staǌa (a, c, d) je drugi maksimalni skup saglasnih staǌa,i tripl saglasnih staǌa (b, e, f) je tre�i maksimalni skup saglasnihstaǌa.

Na slici 7.28 je kao primer prikazan jedan drugi zadati poligonsa�imaǌa.

Na osnovu poligona sa�imaǌa prikazanog na slici 7.28 dobija se dasu svi maksimalni skupovi saglasnih staǌa:

(a, b, e, f) , (b, c, h) , (c, d) , (g) . (7.19)

Za redukciju broja staǌa primitivne tabele toka mogu da se isko-riste svi maksimalni skupovi saglasnih staǌa ali to nije garancija da�e na taj naqin da se dobije najmaǌi mogu�i broj staǌa. Iz skupa svihmaksimalnih skupova saglasnih staǌa potrebno je izabrati podskup koji�e da vodi ka jox maǌem broju staǌa ali pri tome se mora voditiraquna da taj izabrani podskup zadovoǉava tz. uslov pokrivaǌa i uslovzatvorenosti. Uslov pokrivaǌa je ispuǌen kada su sva staǌa iz primi-tivne tabele toka obuhva�ena, ukǉuqena u izabrani podskup maksimal-nih skupova saglasnih staǌa. Uslov zatvorenosti je ispuǌen kada u


Slika 7.28: Zadati poligon sa�imaǌa

izabranom podskupu maksimalnih skupova saglasnih staǌa nema parovasaglasnih staǌa koji imaju sadr�ane parove ili ako ima takvih parovastaǌa onda su i ǌihovi parovi sadr�anih staǌa sastavni deo izabranogpodskupa. Za primer gde je skup maksimalnih skupova saglasnih staǌadat sa 7.18 podskup koji se sastoji od dva tripla saglasnih staǌa(a, c, d) , (b, e, f) zadovoǉava oba uslova tj. i uslov pokrivaǌa i uslovzatvorenosti. Zaista, oqigledno da su sva staǌa a, b, c, d, e, f zastupǉenau izabranom podskupu. S druge strane ako se pogleda odgovaraju�atabela saglasnosti 7.3 vidi se da svi parovi saglasnih staǌa iz iz-abranog podskupa tj. (a, c) , (a, d) , (c, d) , (b, e) , (b, f) , (e, f) nemaju parovasadr�anih staǌa tako da je ispuǌen i uslov zatvorenosti. Konaqanzakǉuqak je da se redukcijom u ovom sluqaju dobijaju samo dva staǌa.

Tabela 7.4 je nova proizvoǉna zadata tabela saglasnosti a odgo-varaju�i poligon sa�imaǌa je prikazan na slici 7.29.

b b, cX

c × d, eX

d b, cX × a, dX

e × × X b, cX

a b c d

Tabela 7.4: Proizvoǉno zadata tabela saglasnosti

Na osnovu poligona sa�imaǌa prikazanog na slici 7.29 dobija se dasu svi maksimalni skupovi saglasnih staǌa:

(a, b) , (a, d) , (b, c) , (c, d, e) . (7.20)

Radi izbora podskupa skupa svih maksimalnih skupova saglasnih staǌa,koji zadovoǉava uslov pokrivaǌa i zatvorenosti koristi se pomo�na tz.tabela zatvorenosti koja je data u tabeli 7.5.


Slika 7.29: Poligon sa�imaǌa koji odgovara tabeli saglasnosti 7.4

Maksimalni skupovi (a, b) (a, d) (b, c) (c, d, e)saglasnih staǌa

Parovi sadr�anih (b, c) (b, c) (d, e) (a, d)staǌa (b, c)

Tabela 7.5: Tabela zatvorenosti za logiqko kolo qiji je poligon sa�i-maǌa na slici 7.29

Ako se izabere podskup (a, b) , (c, d, e) skupa svih maksimalnih skupovasaglasnih staǌa onda je oqigledno ispuǌen princip pokrivaǌa ali nijeispuǌen uslov zatvorenosti poxto i (a, b) i (c, d, e) imaju parove sadr�a-nih staǌa koji nisu ukǉuqeni u podskup.

Druga varijanta (a, d) , (b, c) , (c, d, e) ispuǌava oba uslova. Postoji itre�a varijanta (a, b) , (b, c) , (d, e) koja tako�e ispuǌava oba uslova. Ovaposledǌa varijanta pokazuje da jedno isto staǌe mo�e vixe puta da budeobuhva�eno.

7.3.4 Binarno definisaǌe staǌa

Posle redukcije primitivne tabele toka staǌa se binarno definixutako da tabela toka postaje tabela prelaza staǌa. Binarno definisaǌestaǌa potrebno je sprovesti tako da ne dolazi do poreme�aja u radu ato �e biti sluqaj jedino ako su staǌa izme�u kojih se ostvaruje prelazlogiqki susedna tj. ǌihove binarne vrednosti se razlikuju samo u jednojpromenǉivoj, npr. 010 i 011. Ovde se prikazuje postupak binarnogdefinisaǌa staǌa za sluqaj tabele toka koja ima tri i qetiri vrste.Postupak je sliqan i u sluqaju vixe vrsta.

Kada tabela toka ima samo dve vrste onda je postupak binarnog defi-nisaǌa dva staǌa trivijalan. Postoji samo jedna sekundarna promenǉi-va i ne postoji opasnost od pojave poreme�aja.

U sluqaju kada tabela toka ima tri vrste onda postoji mogu�nost


pojave poreme�aja. Na slici 7.30 je prikazan primer tabele toka sa tristaǌa i odgovaraju�i tz. dijagram prelaza gde je potrebno izvrxitibinarno definisaǌe staǌa.

Slika 7.30: Zadata tabela toka sa tri staǌa i odgovaraju�i dijagramprelaza

Na dijagramu prelaza taqke pretstavǉaju staǌa a usmerene linijekoje povezuju ove taqke tj. staǌa odgovaraju�e prelaze staǌa. Na slici7.30 je dat jedan pokuxaj binarnog definisaǌa staǌa koji oqiglednomo�e dovesti do poreme�aja i to prelaz iz a = 00 u c = 11 je kritiqan.U sluqaju da se vrednost druge sekundarne promenǉive br�e promeniod vrednosti prve sekundarne promenǉive dolazi do ne�eǉenog prelazaiz a = 00 u b = 01.

Ovaj problem se prevazilazi dodavaǌem jedne vrste tabeli toka kaoxto je prikazano na slici 7.31.

Slika 7.31: Tabela toka sa slike 7.30 proxirena sa jednom vrstom iodgovaraju�i dijagram prelaza

Dodavaǌem jedne vrste tabeli toka sa slike 7.30 ne pove�ava se brojsekundarnih promenǉivih. Dodata, qetvrta vrsta oznaqava se sa d ibinarno definixe kao d = 10 tako da je binarno, logiqki susedna i saa i sa c. Uloga ove qetvrte vrste je da se izbegne direktan kritiqni


prelaz iz a u c i iz c u a i to prolaskom kroz d. Na slici 7.31 jeprikazan i novi odgovaraju�i dijagram prelaza. Tabela prelaza kojaodgovara tabeli toka i dijagramu prelaza sa slike 7.31 je prikazana naslici 7.32.

Slika 7.32: Tabela prelaza koja odgovara tabeli toka i dijagramuprelaza sa slike 7.31

Novouvedenoj qetvrtoj vrsti tabele toka ne odgovara novo stabilnostaǌe ve� se pomo�u ǌe kritiqni prelazi premox�uju ciklusom kojiotklaǌa taj problem. Qesto dodavaǌe samo jedne vrste ne rexava prob-lem pa je neophodno dodati vixe vrsta.

U sluqaju kada tabela toka ima qetiri vrste tako�e mo�e da do�e doporeme�aja. Na primer, na slici 7.33 je prikazana tabela toka koja imaqetiri vrste i ǌen odgovaraju�i dijagram prelaza gde binarno defini-saǌe u odnosu na dve sekundarne promenǉive nije mogu�e sprovesti ada ne do�e do poreme�aja.

Slika 7.33: Zadata proizvoǉna tabela toka sa qetiri vrste i odgo-varaju�i dijagram prelaza

Kada dijagram prelaza u sluqaju tabele toka koja ima qetiri vrstenema dijagonale onda je u nekim sluqajevima mogu�e izbe�i problemporeme�aja a da se ne dodaju nove vrste. U primeru sa slike 7.33 mora


se izvrxiti proxirivaǌe broja vrsta a samim tim i broja sekundarnihpromenǉivih i to na tri.

Na slici 7.34 je prikazana tz. tabela binarnog definisaǌa za tabelutoka sa qetiri vrste koja mora da se proxiruje pa i za tabelu tokaprikazanu kao primer na slici 7.33. Na istoj slici 7.34 prikazan je inovi odgovaraju�i dijagram prelaza posle binarnog definisaǌa.

Slika 7.34: Tabela binarnog definisaǌa za tabelu toka od qetiri vrstekoja mora da se proxiruje i dijagram prelaza za primer sa slike 7.33

U tabeli binarnog definisaǌa na slici 7.34 fiziqki susednim poǉi-ma odgovaraju staǌa koja su binarno, logiqki susedna. Kritiqni prela-zi a −→ d, d −→ c, c −→ a se izbegavaju dodavaǌem novih vrsta e, f, g. Do-datim vrstama ne odgovaraju stabilna staǌa ve� one slu�e za premox-�avaǌe kritiqnih prelaza ciklusom koji eliminixe taj problem. Naslici 7.35 je prikazana nova tabela toka za primer sa slike 7.33.

Slika 7.35: Nova tabela toka za primer sa slike 7.33

Ponekad, kada u tabeli toka postoje poǉa sa neodre�enim vrednos-tima mogu�e je razmatrani problem rexiti dodeǉivaǌem pogodnih vred-nosti ovim poǉima tako da se pri kritiqnim prelazima obezbe�uju ci-klusi koji ih eliminixu.

8.4. Poreme�aji izlaza 183

7.4 Poreme�aji izlaza

Ova vrsta poreme�aja podrazumeva ne�eǉenu promenu vrednosti izlaza.Kod kombinacionih logiqkih kola mogu�e su tri vrste poreme�aja

ovog tipa. To su: statiqki-1 poreme�aj, statiqki-0 poreme�aj i di-namiqki poreme�aj.

Statiqki-1 poreme�aj podrazumeva teorijski trenutnu a praktiqnokratkotrajnu ne�eǉenu promenu vrednosti izlaza sa 1 na 0 izazvanupromenom vrednosti jedne ulazne promenǉive. Na slici 7.36 je prikazanlogiqki dijagram NILI i NI izvo�eǌa proizvoǉno izabranog kom-binacionog logiqkog kola kod koga se pojavǉuje statiqki-1 poreme�ajizlaza.

Slika 7.36: Logiqki dijagram NILI i NI izvo�eǌa kombinacionoglogiqkog kola kod koga se pojavǉuje statiqki-1 poreme�aj

Statiqki-1 poreme�aj izlaza se dexava kada je logiqka funkcija rea-lizovana u vidu zbira proizvoda kao xto je sluqaj za primer na slici7.36 gde je Y = x1x2 + x2x3.

Mogu�nost pojave statiqkog-1 poreme�aja se utvr�uje pregledom odgo-varaju�e mape Veiq-Karno. Na slici 7.37 je prikazana mapa Veiq-Karnoza logiqko kolo sa slike 7.36.

Slika 7.37: Mapa Veiq-Karno za logiqko kolo sa slike 7.36

Statiqki-1 poreme�aj se pojavǉuje pri prelazu sa minterma qijije binarni prikaz 111 na minterm qiji je binarni prikaz 101 koji supokriveni razliqitim proizvodima tako da suxtinski dolazi do prelazasa jednog proizvoda (gorǌi I logiqki element na slici 7.36) na drugiproizvod (doǌi I logiqki element na slici 7.36). Ovaj problem se pre-vazilazi uvo�eǌem novog proizvoda koji pokriva oba pomenuta mintermakao xto pokazuje slika 7.38.


Slika 7.38: Mapa Veiq-Karno za logiqko kolo sa slike 7.36 sa dodatomjednom konturom

Novi proxireni logiqki dijagram razmatranog logiqkog kola je pri-kazan na slici 7.39.

Slika 7.39: Proxireni logiqki dijagram logiqkog kola sa slike 7.36

Sliqno, statiqki-0 poreme�aj izlaza podrazumeva kratkotrajnu ne�e-ǉenu promenu vrednosti izlaza sa 0 na 1 izazvanu promenom vrednostijedne ulazne promenǉive. Ova vrsta poreme�aja se dexava kada je logi-qka funkcija realizovana u vidu proizvoda zbirova xto u sluqaju gorǌelogiqke funkcije znaqi da je ona Y = (x1 + x2) (x2 + x3).

Dinamiqki poreme�aj podrazumeva da se pri promeni vrednosti izla-za sa 1 na 0 ili obrnuto ta promena ne�eǉeno ostvari vixe puta umestosamo jedan put pre nego vrednost izlaza postane stacionarna.

Pojava opisanih poreme�aja kod kombinacionog dela asinhronog sek-vencijalnog logiqkog kola samo sa povratnim granama mo�e dovesti doodlaska kola u ne�eǉeno stabilno staǌe. Ovu pojavu ilustruje primerlogiqkog kola qiji je logiqki dijagram prikazan na slici 7.40 a odgo-varaju�a tabela prelaza i mapa Veiq-Karno za pobudnu promenǉivu Y

na slici 7.41.Pri prelazu iz stabilnog staǌa 111 u stabilno staǌe 110 izaz-

vanom promenom vrednosti ulazne promenǉive x2 sa vrednosti 1 na 0zbog statiqkog-1 poreme�aja kombinacionog dela ovog kola mo�e do�i done�eǉenog prelaska logiqkog kola u stabilno staǌe 010. Ovaj poreme�ajse mo�e otkloniti dodavaǌem jednog I logiqkog elementa kao xto jeranije objaxǌeno.

Drugi naqin da se izbegne ova vrsta poreme�aja kod ovih logiqkih

8.4. Poreme�aji izlaza 185

Slika 7.40: Logiqki dijagram asinhronog sekvencijalnog logiqkog kolasa statiqkim-1 poreme�ajem kombinacionog dela

Slika 7.41: Tabela prelaza i odgovaraju�a mapa Veiq-Karno za pobudnupromenǉivu logiqkog kola prikazanog na slici 7.40

kola je da se ona realizuju pomo�u SR nepulsnih flip flopova. KodNILI izvo�eǌa nepulsnih SR flip flopova kratkotrajni nulti signalbilo na S bilo na R ulazu ne utiqe na staǌe. Sliqno, kod NI izvo-�eǌa nepulsnih SR flip flopova kratkotrajni jediniqni signal bilona S bilo na R ulazu ne utiqe na staǌe. Oqigledno prvi flip flop seprimeǌuje kod statiqkog-1 poreme�aja kombinacionog dela a drugi kodstatiqkog-0 poreme�aja kombinacionog dela.

Poglavǉe 8

Registri, Brojaqi i

Memorije

U ovom poglavǉu izla�u se razni tipovi registara, brojaqa i memorijakoji predstavǉaju logiqka kola koja sva sadr�e u sebi flip flopove pakao takva se smatraju sekvencijalnim kolima tj. po definiciji su qaki kad nemaju kombinacioni deo sekvencijalna logiqka kola. Me�utim,nezavisno od toga xto pripadaju istom tipu logiqkih kola, ipak surazvrstana u razliqite grupe prema ǌihovoj funkciji i sa stanovixtaprimene xto je sadr�ano i u nazivima ovih logiqkih kola.

187

188 Poglavǉe 9. Registri, Brojaqi i Memorije

8.1 Registri

Definicija 8.1 Registar je logiqko kolo koje se sastoji u opxetem slu-qaju od n binarnih skladixtenih �elija, pulsnih flip flopova ili nekedruge vrste, koje slu�e da se u ǌima skladixti, quva bilo kakva n-bitnabinarna informacija.

Pored flip flopova registar mo�e da sadr�i i druge logiqke ele-mente qija je uloga upravǉaqka u vezi unoxeǌa podataka u ǌega.

Podrazumeva se da su u sastavu registra dvostruki flip flopovi.Prenos novih podataka u registar se oznaqava kao ǌegovo puǌeǌe.

Ako se svi bitovi informacije istovremeno unose u registar onda seka�e da je puǌeǌe paralelno.

Na slici 8.1 je prikazan najprostiji qetvorobitni registar, koji sesastoji samo od pulsnih D flip flopova i kod koga je paralelno puǌeǌe.

Slika 8.1: Qetvorobitni registar sastavǉen od D flip flopova

Ulazna qetvorobitna informacija koja je prisutna na ulazima I1,I2, I3 i I4 pulsnih flip flopova se, znaju�i kako radi D flip flop,prenosi na ǌihove izlaze, onda kada je na CP ulazima ovih flip flopovaprisutan jediniqni sinhronizacioni puls. Kada to nije sluqaj, bitovina pomenutim ulazima mogu da se meǌaju, ali to ne�e imati nikakvoguticaja na izlaze flip flopova odnosno, ǌihov sadr�aj.

Registar mo�e da ima poseban kontrolni signal puǌeǌe pomo�u kogase posti�e da samo neki sinhronizacioni pulsevi iniciraju puǌeǌeregistra. To je mogu�e ostvariti tako xto se CP signal sinhronizaci-onih pulseva logiqki mno�i sa kontrolnim signalom puǌeǌe pa se tajproizvod dovodi na CP ulaze flip flopova. Me�utim, ipak se najqex-�e radom registara ne upravǉa na ovaj naqin, ve� se na CP ulaze flipflopova dovodi samo signal iz generatora sinhornizacionih pulseva adrugi ulazi flip flopova se koriste u tu svrhu. Na taj naqin, poredpulsnih flip flopova, registar mo�e da sadr�i i neke druge logiqkeelemente, qija je uloga u vezi sa ǌegovim puǌeǌem tj. upravǉaǌemradom registra. Na primer, na slici 8.2 je prikazan qetvorobitniregistar sa paralelnim puǌeǌem, koji se sastoji od SR flip flopovai kod koga se radom registra upravǉa preko S i R ulaza flip flopova.

Pomo�u signala brisaǌe, svi flip flopovi registra se istovremenoasinhrono dovode u staǌe nula, xto znaqi pre poqetka pulsnog re�imarada registra. To se posti�e pomo�u signala brisaǌe kada je ǌegova

9.1. Registri 189

Slika 8.2: Qetvorobitni registar sa paralelnim puǌeǌem sastavǉenod SR flip flopova

vrednost 0, dok je uobiqajena vrednost tog signala 1 i ona tada nemanikakvog uticaja u navedenom smislu. Brisaǌe sadr�aja flip flopovase ostvaruje preko posebnog ulaza u flip flop, gde se, na logiqkom dija-gramu na simbolu flip flopa, nalazi mali kru�i�, koji simboliqnooznaqava negaciju. Kada ovaj signal ima uobiqajenu vrednost 1, ondapri dejstvu na flip flop, prvo do�e do ǌegove negacije, tj. on postaje0 i pri tome nema uticaja na flip flop u smislu brisaǌa ǌegovogsadr�aja. Kada vrednost ovog signala kratkotrajno postane 0, pri ǌe-govom dejstvu na flip flop prvo dolazi do ǌegove negacije, tj. on dobijavednost 1 i tada se ostvaruje uticaj na flip flop u smislu brisaǌa ǌe-govog sadr�aja, tj. ǌegovog postavǉaǌa u staǌe 0. Puǌeǌe registra jejedino mogu�e kada signal puǌeǌe ima vrednost 1. Jediniqna vrednostovog signala, logiqki se mno�i, sa bitovima binarne informacije kojase unosi u registar i ti logiqki proizvodi se vode na S ulaze flipflopova i sa negacijama bitova binarne informacije koja se unosi uregistar i ti logiqki proizvodi se vode na R ulaze flip flopova. Ovoima slede�i efekat: kada je bit, informacije koja se unosi u regis-tar, 1 onda je na S ulazu signal 1 a na R ulazu signal 0, odnosno flipflop se postavǉa u staǌe 1, tj. vrednost ulaznog signala 1 se smextau flip flop i obrnuto, kada je bit, informacije koja se unosi u regis-tar, 0 onda je na S ulazu signal 0, a na R ulazu signal 1, odnosno flipflop se postavǉa u staǌe 0, tj. vrednost ulaznog signala 0 se smextau flip flop. Uticaji preko ulaza S i R su jedino mogu�i u vremekada su sinhronizacioni pulsevi, koji se dovode na posebne ulaze flipflopova, jediniqne vrednosti. Poxto su sinhronizacioni jediniqnipulsevi periodiqni to se unos binarne informacije sa ulaza registraostvaruje periodiqno i to jedino kada je signal puǌeǌe = 1. Na slici8.3 je prikazano sliqno rexeǌe registra, ali za razliku od prethodnog,sada sa D flip flopovima.

Sliqno kao kod prethodnog registra i ovde se, pre poqetka pulsnogre�ima rada, svi flip flopovi registra asinhrono, pomo�u signala


Slika 8.3: Qetvorobitni registar sa paralelnim puǌeǌem sastavǉenod D flip flopova

brisaǌe, postavǉaju u staǌe 0. Jediniqna vrednost signala puǌeǌe selogiqki mno�i sa bitovima ulazne informacije koja se unosi u registari ti proizvodi se preko ILI logiqkih elemenata dovode na ulaze odgo-varaju�ih flip flopova. Na taj naqin se ulazna informacija smextau registar. Komplement nulte vrednosti signala puǌeǌe se logiqkimno�i sa bitovima sadr�aja registra i ti proizvodi se preko ILIlogiqkih elemenata dovode na ulaze odgovaraju�ih flip flopova. Nataj naqin se sadr�aj registra odr�ava nepromeǌenim. I u jednom iu drugom sluqaju uticaji na flip flopove preko ǌihovih D ulaza sujedino mogu�i za vreme dok je na ǌihovim posebnim ulazima prisutansinhronizacioni periodiqni jediniqni puls.

8.1.1 Primena registara za realizaciju sinhronih sek-vencijalnih logiqkih kola

Strukturni dijagram sinhronog sekvencijalnog logiqkog kola koje ko-risti registar prikazan je na slici 8.4.

Kombinaciono logiqko kolo mo�e biti realizovano na razliqite na-qine, pomo�u pojedinaqnih logiqkih elemenata, pomo�u ROM-a, pomo�uprogramabilnih logiqkih matrica i sl. Projektovaǌe sinhronih sekven-cijalnih logiqkih kola pomo�u registara ilustruje slede�i primer.

Primer 8.1 Projektovati sinhrono sekvencijalno logiqko kolo uz kori-x�eǌe registra ako je zadata tabela staǌa ovog logiqkog kola koja jeprikazana u tabeli 8.1.

Iz tabele staǌa 8.1 mogu se dobiti slede�e jednaqine staǌa i jed-

9.1. Registri 191

Slika 8.4: Strukturni dijagram sinhronog sekvencijalnog logiqkogkola sa registrom

Sadaxǌe Ulaz Slede�e Izlazstaǌe staǌe

A1 A2 x A1 A2 y

0 0 0 0 0 00 0 1 0 1 00 1 0 0 1 00 1 1 0 0 11 0 0 1 0 01 0 1 0 1 01 1 0 1 1 01 1 1 0 0 1

Tabela 8.1: Proizvoǉno zadata tabela staǌa za logiqko kolo izprimera 8.1

naqina izlaza:

A1 (t + 1) =∑

3

(4, 6) (8.1)

A2 (t + 1) =∑

3

(1, 2, 5, 6) (8.2)

y (A1, A2, x) =∑

(3, 7) . (8.3)

Posle minimizovaǌa ovih jednaqina dobija se:

A1 (t + 1) = A1x (8.4)

A2 (t + 1) = A2 ⊕ x (8.5)

y = A2x. (8.6)

Odgovaraju�i logiqki dijagram je prikazan na slici 8.5.Na slici 8.5 registar je oznaqen sa A1A2.

8.1.2 Pomeraqki registri

Definicija 8.2 Registar sa osobinom pomeraǌa ǌegovog sadr�aja bilolevo bilo desno naziva se pomeraqki registar.


Slika 8.5: Logiqki dijagram sinhronog sekvencijalnog logiqkog kolaiz primera 8.1

Pomeraqki registar je sastavǉen od flip flopova koji su povezaniredno tj. izlaz iz jednog flip flopa se dovodi na ulaz narednog flipflopa kao xto je prikazano na slici 8.6 za sluqaj pomeraqkog registrasa D flip flopovima.

Slika 8.6: Qetvorobitni jednosmerni pomeraqki registar

Na ulaz prvog levog flip flopa se dovodi binarna informacija kojutreba smestiti u registar i to redno, bit po bit, dok se na izlazukrajǌeg desnog flip flopa binarna informacija koja je ve� u registruiznosi iz registra i to, tako�e, bit po bit. Na posebnim ulazima flipflopova, na koje se dovode sinhronizacioni pulsevi, su mali kru�i�ikoji simboliqno oznaqavaju negaciju, a znaqe da se promena staǌa flipflopa pod uticajem ǌegovog glavnog ulaza ostvaruje za vreme nultogpulsa, tj. u periodima izme�u pojavǉivaǌa dvaju jediniqnih pulseva.Kad god nai�e nulti, qesto se ka�e i negativan, sinhronizacioni pulssadr�aj registra se pomeri za jedno mesto udesno, pri qemu na rednomulazu jedan bit spoǉa dovedene binarne informacije se smexta u krajǌilevi flip flop, a na rednom izlazu se iznosi jedan bit binarne infor-macije koja je u registru i to onaj koji je bio smexten u krajǌem desnomflip flopu. Bitovi sa rednog izlaza se ili gube ili vode u neki drugiregistar. Zbog pomeraǌa sadr�aja udesno ovaj registar se naziva desnipomeraqki registar. Ako se ovaj pomeraqki registar okrene za 180o onpostaje levi pomeraqki registar tako da ga je ispravnije nazivati jed-nosmerni pomeraqki registar. Oqigledno, jednosmerni pomeraqki reg-istar pomera svoj sadr�aj u jednom smeru.

Digitalni sistem radi serijski ako se u ǌemu informacije prenose iobra�uju bit po bit. Pomeraqki registri mogu da se koriste za serijskiprenos informacije iz jednog registra u drugi kao xto je prikazano na

9.1. Registri 193

slici 8.7.

Slika 8.7: Strukturni dijagram dvaju pomeraqkih registara za serij-ski prenos informacija

Pretpostavǉa se da su na slici 8.7 qetvorobitni registri. Signalpomeraǌe ima upravǉaqku ulogu jer jedino kada on ima jediniqnu vred-nost pulsevi koji dolaze iz generatora sinhronizacionih pulseva �euslovǉavati pomeraǌe za po jedan bit. Da bi se ceo sadr�aj registraA premestio u registar B pomeraǌe = 1 treba da traje kao qetiri uza-stopne periode sinhronizacionih pulseva. Da se ne bi izgubio sadr�ajregistra A prilikom pomeraǌa ǌegovog sadr�aja uvedena je povratnasprega sa izlaza registra A na ǌegov ulaz. U sluqaju da se ne �eli dase izgubi sadr�aj registra B onda se taj sadr�aj uvodi u tre�i regis-tar. Vremenski dijagram opisanog pomeraǌa sadr�aja registara A i B

je prikazan na slici 8.8.

Slika 8.8: Vremenski dijagram pomeraǌa sadr�aja registara A i B saslike 8.7

Opisani proces pomeraǌa prikazan je i tabelarno u tabeli 8.2 zasluqaj da je sadr�aj registra A 1010 a registra B 0010.

Ako digitalni sistem radi serijski onda je ǌegov rad sporiji ali jesistem jednostavniji i ima maǌi broj logiqkih elemenata. Paralelnirad je br�i ali je sistem komplikovaniji sa ve�im brojem logiqkihelemenata. Zbog brzine rada obiqno se primeǌuje paralelni rad u digi-talnim sistemima.


Registar A Registar B Izlaz iz B

Poqetna ↓ ← ← ↑

vrednost ↓ 1 0 1 1→ 0 0 1 0 0↓ ↘ ↘ ↘ ↘ ↘ ↘ ↘

Posle T1 →1 1 0 1 1 0 0 1 1Posle T2 1 1 1 0 1 1 0 0 0Posle T3 0 1 1 1 0 1 1 0 0Posle T4 1 0 1 1 1 0 1 1 1

Tabela 8.2: Proces pomeraǌa sadr�aja registara A i B sa slike 8.7

8.1.3 Dvosmerni pomeraqki registar sa paralelnimpuǌeǌem

Ovakav registar je univerzalne namene. Samo ǌegovo ime pokazuje da onmo�e da pomera svoj sadr�aj levo i desno i da se paralelno puni. Naslici 8.9 je prikazan logiqki dijagram dvosmernog pomeraqkog registrasa paralelnim puǌeǌem sa D flip flopovima.

Slika 8.9: Logiqki dijagram dvosmernog pomeraqkog registra sa para-lelnim puǌeǌem

Ovaj registar ima qetiri razliqita re�ima rada. Kada je s1s2 =00 registar zadr�ava svoj sadr�aj nezavisno od pulseva na CP ulazu.Kada je s1s0 = 01 sadr�aj registra se serijski pomera udesno. Kada jes1s0 = 10 sadr�aj registra se serijski pomera ulevo. I najzad, kada jes1s0 = 11 ostvaruje se paralelno puǌeǌe registra.

9.1. Registri 195

8.1.4 Serijsko sabiraǌe

Jedna od primena pomeraqkih registara je kod tz. serijskog sabiraqaqiji je logiqko strukturni dijagram prikazan na slici 8.10.

Slika 8.10: Logiqko strukturni dijagram serijskog sabiraqa

Sabirci su smexteni u pomeraqkim registrima A i B. Sabiraǌe seostvaruje serijski u potpunom sabiraqu, par po par cifara sabiraka.Pre poqetka sabiraǌa D flip flop se dovodi u staǌe nula. Par cifarasabiraka koje se sabiraju dovodi se na ulaze x i y potpunog sabiraqa.Cifra za prenos se dovodi na ulaz z potpunog sabiraqa. Na izlazu S

potpunog sabiraqa dobija se cifra zbira koja se povratnom granom vodiu krajǌi levi flip flop registra A. Na izlazu C potpunog sabiraqa sedobija cifra za prenos koja se sabira sa narednim parom sabiraka popojavi narednog sinhronizacionog pulsa. Signal pomeraǌe udesno trebada traje kao i niz pulseva koji je jednak broju cifara sabiraka. Pozavrxenom sabiraǌu zbir �e biti smexten u registar A a registar B �ebiti ispra�ǌen ukoliko nije preko spoǉaxǌeg ulaza napuǌen tre�imsabirkom koji treba sabrati sa ve� dobijenim zbirom prethodna dvasabirka.

Ako se posmatra samo potpuni sabiraq sa flip flopom D bez regis-tara A i B jasno je da oni predstavǉaju sinhrono sekvencijalno logiqkokolo poxto izlaz potpunog sabiraqa ne zavisi samo od trenutnih, prisut-nih cifara sabiraka ve� i od rezultata sabiraǌa prethodnih cifarasabiraka. Imaju�i ovo u vidu, zakǉuqak je da se deo serijskog sabiraqasastavǉen od potpunog sabiraqa i memorijskog elementa, flip flopa D

mo�e projektovati kao sinhrono sekvencijalno logiqko kolo sa proizvoǉ-no izabranim tipom flip flopa, npr. JK flip flopom.


8.2 Brojaqi

Definicija 8.3 Sinhrono sekvencijalno logiqko kolo koje prolazi krozniz propisanih staǌa pod uticajem niza sinhronizacionih pulseva dove-denih na CP ulaze ǌegovih flip flopova je brojaq.

Brojaqi nemaju spoǉaxǌih ulaza i spoǉaxǌih izlaza. Prolazakbrojaqa kroz niz propisanih staǌa predstavǉa brojaǌe brojaqa, jer jesvako od tih staǌa ustvari jedan odbrojani broj. Svaki put kada nai�esinhronizacioni puls, flip flopovi ovog logiqkog kola, pa samim timi celo logiqko kolo, meǌa staǌe, xto predstvaǉa jedan odbrojani broju nizu propisanih brojeva, tj. staǌa. Slede�e staǌe brojaqa je odre-�eno samo ǌegovim prethodnim staǌem. Jedan od najprostijih brojaqaje binarni brojaq. n− bitni binarni brojaq mo�e da broji od 0 do2n − 1 da bi posle toga ponovo poqeo da broji od nule. Dijagram staǌatrobitnog binarnog brojaqa je prikazan na slici 8.11.

Slika 8.11: Dijagram staǌa trobitnog binarnog brojaqa

Postupak projektovaǌa ovog brojaqa se ne razlikuje od projektovaǌabilo kog sinhronog sekvencijalnog logiqkog kola s tim xto je ovde joxjednostavnije. Uprox�ena pobudna tabela za ovaj brojaq uz korix�eǌeT flip flopova je prikazana u tabeli 8.3.

Niz brojeva Ulazi flip flopovaA2 A1 A0 TA2 TA1 TA0

0 0 0 0 0 10 0 1 0 1 10 1 0 0 0 10 1 1 1 1 11 0 0 0 0 11 0 1 0 1 11 1 0 0 0 11 1 1 1 1 1

Tabela 8.3: Pobudna tabela trobitnog binarnog brojaqa sa T flipflopovima

9.2. Brojaqi 197

Pobudna tabela 8.3 nema potrebe da ima kolonu sa slede�im sta-ǌima poxto u prvoj koloni za uoqeno staǌe kao sadaxǌe staǌe slede�estaǌe je ono koje je slede�e u nizu. Mape Veiq-Karno za minimizovaǌelogiqkih funkcija koje predstavaǉaju ulaze T flip flopova za razma-trani brojaq su prikazane na slici 8.12.

Slika 8.12: Mape Veiq-Karno za trobitni binarni brojaq

Na slici 8.13 prikazan je logiqki dijagram trobitnog binarnog bro-jaqa sa T flip flopovima.

Slika 8.13: Logiqki dijagram trobitnog binarnog brojaqa sa T flipflopovima

8.2.1 Sinhroni brojaqi

Brojaq prikazan na slici 8.13 pripada tz. sinhronim brojaqima kod ko-jih svi flip flopovi meǌaju staǌe istovremeno. Najqex�e nije potrebno


projektovati sinhrone brojaqe poxto oni postoje kao gotova integrisanalogiqka kola. Na primer, na slici 8.14 je prikazan logiqki dijagramtakvog sinhronog qetvorobitnog binarnog brojaqa, koji broji unapred,a to znaqi da brojaǌe poqiǌe od broja (staǌa) 0000 i zavrxava se brojem1111, posle qega brojaq ponovo poqiǌe da broji od poqetka.

Slika 8.14: Logiqki dijagram qetvorobitnog binarnog brojaqa unapred

Zbog postojaǌa kru�i�a na ulazima za sinhronizacione pulseve, ovajbrojaq meǌa staǌa za vreme nultih tj. negativnih pulseva. Pret-postavimo da su svi flip flopovi ovog brojaqa u staǌu 0 tj. brojaq jeu staǌu 0000. Kada signal brojaǌe postane 1, oba ulaza krajǌeg desnogflip flopa postaju 1, tako da pri nailasku svakog sinhronizacionogpulsa dolazi do promene staǌa tog flip flopa, jedan put sa 0 na 1,a drugi put sa 1 na 0 i tako redom. Staǌa ostalih flip flopova semeǌaju onda kada su ǌihova oba ulaza jednaka 1, tj. kada je izlaz izI logiqkog elementa, koji gledaju�i s desna ulevo prethodi tom flipflopu, jednak 1. Ovakva situacija nastaje, kada je staǌe flip flopa,koji gledaju�i s desna ulevo prethodi posmatranom flip flopu i kadaje izlaz iz prethodnog I logiqkog elementa tako�e jednak 1. Npr. posleodbrojanog broja 0011, pri nailasku prvog slede�eg sinhronizacionogpulsa, krajǌi desni flip flop meǌa vrednost sa 1 na 0. Izlaz iz krajn-jeg desnog I logiqkog elementa je jednak 1, tako da meǌa staǌe i slede�iflip flop, idu�i s desna ulevo, tako�e sa 1 na 0. Izlaz iz pretposled-ǌeg I logiqkog elementa je tako�e 1, tako da meǌa staǌe i slede�i flipflop u nizu, gledaju�i s desna ulevo i to sa 0 na 1. Posledǌi, qetvrtiflip flop ne meǌa staǌe, tako da je odbrojani broj 0100. Poxto seovakav brojaq izvodi kao integrisano elektronsko kolo, u sluqaju da jepotrebno imati binarni brojaq koji ima vixe cifara od qetiri, ondase na red vezuju dva ili vixe ovakvih qetvorobitnih binarnih brojaqa,tako xto se izvod oznaqen sa ”Ka slede�em nivou” jednog qetvorobitnogbinaranog brojaqa povezuje sa izvodom oznaqenim sa ”brojaǌe” narednog.

Na slici 8.15 je prikazan logiqki dijagram qetvorobitnog binarnogbrojaqa, koji broji unapred i unazad, tj. ili od 0000 do 1111 ili od1111 do 0000.

Ovaj brojaq je sliqan sa prethodnim, s tom razlikom xto su ovdekorix�eni T flip flopovi i xto za svaki smer brojaǌa postoji po jedanniz I logiqkih elemenata povezanih na isti naqin kao i kod prethodnogbrojaqa. Signali iz jednog i drugog niza I logiqkih elemenata se vode

9.2. Brojaqi 199

Slika 8.15: Logiqki dijagram qetvorobitnog binarnog brojaqa unapredi unazad

na ulaze flip flopova preko ILI logiqkih elemenata. I ovaj brojaq seizvodi kao integrisano elektronsko kolo i mo�e se povezivati u brojaqesa vixe cifara.

Na slici 8.16 je prikazan logiqki dijagram sinhronog qetvorobitnogbinarnog brojaqa sa paralelnim puǌeǌem.

Signal brisaǌe asinhrono postavǉa sve flip flopove u staǌe 0 neza-visno od vrednosti ostalih ulaznih signala. Signal puǌeǌe omogu�avapuǌeǌe registra. Ulazni signal brojaǌe omogu�ava re�im rada bro-jaǌa. Preko signala spoǉaxǌi prenos se ostvaruje veza dva ili vixeovakvih brojaqa u brojaqe sa vixe bitova.

Brojaq sa slike 8.16 mo�e da se koristi za brojaǌe �eǉenog nizabrojeva. Povezivaǌe ovog brojaqa da broji od 0 do 5 je prikazano nadva razliqita naqina na slici 8.17.

Na slici 8.18 je prikazan naqin povezivaǌa brojaqa sa slike 8.16koji broji od 10 do 15.

Na slici 8.19 je prikazan naqin povezivaǌa brojaqa sa slike 8.16koji broji od 3 do 8.

8.2.2 Asinhroni brojaqi

Za razliku od sinhronih brojaqa kod asinhronih brojaqa promena staǌasvih flip flopova nije istovremena. Promena staǌa flip flopa naj-ni�eg razreda je prouzrokovana pulsevima koji se dovode na ǌegov CP

ulaz a promena staǌa ostalih flip flopova je prouzrokovana izlazomflip flopa prethodnog razreda koji se dovodi na tako�e CP ulaz. Naslici 8.20 je prikazan jedan takav asinhroni binarni qetvorobitni bro-jaq sa JK flip flopovima.

Poxto se na CP ulazima nalaze kru�i�i to znaqi da su promenestaǌa uslovǉene negativnim prelazom. Tabela 8.4 ilustruje brojaǌebrojaqa sa slike 8.20.

Brojaq sa slike 8.20 broji unapred. Ovaj brojaq mo�e da broji iunazad ako se Q izlazi flip flopova usvoje za izlaze brojaqa.


Slika 8.16: Logiqki dijagram sinhronog qetvorobitnog binarnog bro-jaqa sa paralelnim puǌeǌem

Na slici 8.21 je prikazan logiqki dijagram asinhronog decimalnogqetvorobitnog brojaqa.

U sluqaju da je potrebno brojaǌe vixecifrenih decimalnih brojeva,vixe decimalnih brojaqa prikazanih na slici 8.21 se povezuju redno.Na primer, na slici 8.22 je prikazno povezivaǌe decimalnih brojaqa zasluqaj trocifrenih decimalnih brojeva.

8.3 Memorije

U digitalnom raqunaru registri imaju dvojaku ulogu. To su tz. ope-rativni registri kojih ukupno ima nekolicina, i oni su smexteni uprocesorskoj, obradnoj jedinici. Uloga operativnih registara je da seu ǌima, u ǌihove flip flopove smesti odre�ena binarna informacijai zahvaǉuju�i dodatnim delovima da uqestvuju i u obradi te informa-cije.

Me�utim, postoje i registri qija je uloga iskǉuqivo da se u ǌimaskladixti binarna informacija na odre�eno vreme pri qemu ta infor-macija ne trpi nikakvu promenu izuzev xto mo�e biti uneta ili iznetaiz ovakvih registara. Ovakvi registri qine tz. memorijsku jedinicu pri

9.3. Memorije 201

Slika 8.17: Dva razliqita naqina povezivaǌa brojaqa sa slike 8.16 zabrojaǌe od 0 do 5

Slika 8.18: Naqin povezivaǌa brojaqa sa slike 8.16 za brojaǌe od 10do 15

Slika 8.19: Naqin povezivaǌa brojaqa sa slike 8.16 za brojaǌe od 3 do8


Slika 8.20: Logiqki dijagram asinhronog binarnog qetvorobitnog bro-jaqa

Niz brojevaA4A3A2A1

0 0 0 00 0 0 10 0 1 00 0 1 1

A2 ima prelaz sa 1 na 0 → uslovǉava promenu A2

xx↓ ≺ A2 ima prelaz sa 1 na 0 → uslovǉava promenu A2

A2 ima prelaz sa 1 na 0 → uslovǉava promenu A2

0 1 0 00 1 0 1

...

Tabela 8.4: Ilustracija brojaǌa brojaqa sa slike 8.20

Slika 8.21: Logiqki dijagram asinhronog qetvorobitnog decimalnogbrojaqa

Slika 8.22: Naqin povezivaǌa decimalnog asinhronog brojaqa u brojaqkoji broji trocifrene decimalne brojeve

9.3. Memorije 203

qemu ona sadr�i relativno veliki broj ovih registara. Sadr�aj iz-

abranog memorijskog registra, po potrebi, mo�e da se prebaci u oper-ativni registar obradne jedinice gde se ta binarna informacija obra-�uje. Pri obradi binarnih informacija me�urezultati se smextaju uizabrane memorijske registre. Sa ulaznih ure�aja binarne informa-cije se unose u izabrane memorijske registre. Iz izabranih memori-jskih registara binarne informacije se xaǉu na izlazne ure�aje. Izsvega navedenog mo�e da se sagleda uloga i namena memorijskih regi-stara kao i memorijske jedinice kao celine. Primer osnovne �elijememorijske jedinice koja skladixti jedan bit je poluprovodniqko inte-grisano kolo.

Binarna informacija smextena u jedan memorijski registar se nazivareq. Req je najmaǌa informaciona jedinica u ulazno izlaznim operaci-jama.

Komunikacija memorijske jedinice sa okolinom se ostvaruje prekodva posebna registra i pomo�u dva upravǉaqka signala. Jedan od dvaposebna registra je tz. adresni registar koji sadr�i identifikacionibroj tj. adresu taqno odre�ene reqi u memoriji. U tom smislu je korix-�en izraz izabrani memorijski registar. Na primer, ako memorijskajedinica sadr�i 1024 registra tj. reqi, onda adresni registar mora dabude najmaǌe 10-bitni poxto se sa 10 binarnih cifara mo�e brojati od0 - 1023.

Drugi poseban registar sadr�i req koja se unosi ili iznosi iz nekogmemorijskog registra. Upravǉaqki signali su oqitavaǌe i upisivaǌepri qemu ovi upravǉaqki signali definixu smer u kome se izabrana

req prenosi. Na slici 8.23 je prikazan dijagram memorijske jedinicesa posebnim registrima.

Slika 8.23: Dijagram memorijske jedinice sa posebnim registrima

Postoje dve vrste memorijskih registara sa stanovixta ǌihove pri-rode. Kod jednih prilikom oqitavaǌa ǌihovog sadr�aja taj sadr�ajostaje postojan a kod drugih dolazi do unixteǌa tog sadr�aja posle


oqitavaǌa. Prilikom operacije upisivaǌa i kod jednih i kod drugihprethodni sadr�aj se unixtava. Slike 8.24 i 8.25 ilustruju redosledodvijaǌa doga�aja u prvom a 8.26 i 8.27 u drugom sluqaju.

Slika 8.24: Ilustracija poqetnog staǌa memorijske jedinice za sluqajpostojanog sadr�aja u registrima prilikom oqitavaǌa

Slika 8.24 ilustruje poqetno staǌe memorijske jedinice.

Slika 8.25: Ilustracija redosleda doga�aja u memorijskoj jedinicipri oqitavaǌu i upisivaǌu za sluqaj postojanog sadr�aja u registrimaprilikom oqitavaǌa

U pogledu pristupaǌa izabranoj reqi razlikuju se sluqajno pris-tupne memorije i sekvencijalno pristupne memorije. Vreme potrebnoda se pristupi odre�enoj poziciji koja sadr�i izabranu req kod sluqa-jno pristupne memorije je konstantno.To vreme kod sekvencijalno pris-tupne memorije je promenǉivo u zavisnosti od pozicije izabrane reqi.Primer za sluqajno pristupnu memoriju je memorija sa magnetnim jez-grima i memorija sa integrisanim kolima. S druge strane, primer zasekvencijalno pristupnu memoriju je magnetni disk.

Ovde se detaǉnije daje samo sluqajno pristupna memorija sa inte-grisanim kolima. Na slici 8.28 je prikazan ekvivalentni logiqki dija-gram osnovne �elije kod poluprovodniqke sluqajno pristupne memorijekao i ǌen dijagram.

9.3. Memorije 205

Slika 8.26: Ilustracija redosleda doga�aja u memorijskoj jedinicipri oqitavaǌu za sluqaj nepostojanog sadr�aja u registrima prilikomoqitavaǌa

Slika 8.27: Ilustracija redosleda doga�aja u memorijskoj jedinicipri upisivaǌu za sluqaj nepostojanog sadr�aja u registrima prilikomoqitavaǌa

Slika 8.28: Ekvivalentni logiqki dijagram i dijagram osnovne �elijepoluprovodniqke sluqajno pristupne memorije


Kada je signal izbor = 1, signal oqitavaǌe/upisivaǌe = 1 omogu�avada se izlazni signal SR flip flopa prenese na izlaz binarne �elije,a signal oqitavaǌe/upisivaǌe = 0 omogu�ava da se signal sa ulaza bi-narne �elije prenese na ulaz flip flopa meǌaju�i ǌegovo staǌe. Naslici 8.29 je prikazana memorija sa ovakvim binarnim �elijama s timda je ǌihov broj nerealno mali. Kod stvarnih memorija broj osnovnih�elija je ogroman s tim da su one organizovane na isti naqin.

Slika 8.29: Strukturno logiqki dijagram poluprovodniqke sluqajnopristupne memorije

Kad je signal aktiviraǌe memorije = 0 nijedna req nije izabranatako da oqitavaǌe/upisivaǌe nema uticaja na memoriju.

asinhrona sekvencijalna logiqka...

Documents