automation을포함한...
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Park, Eric
Automation을 포함한회로 검증 환경
Corporate Application Engineer
Customer Support Division
May 2011
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Agenda
Why Need Verify?
Schematic Editor based verification
Quick Connection View
Automation 예제 소개
결론
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WHY NEED VERIFY?
Your Initials, Presentation Title, Month Year3
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Why Need Verify?
Faster time-to-market
Cost reduction
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Why Need Verify?
예기치 않은 Human Error 검출— 툴 기능 이해 부족으로 인한 오류— 툴 조작 미숙으로 인한 오류
재 설계 방지의 메인 포인트로서 중요도 인식 필요— 재 설계 비용 절감— Time-to-market에 대한 대응
회로 검증 Rule 확립을 통한 표준 회로 작성법 도출— 표준 검증 Rule 도출 및 업데이트— 회로 작성법 표준화
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SCHEMATIC EDITOR BASED VERIFICATION
Your Initials, Presentation Title, Month Year6
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Schematic Editor based verification
Verify— 설정 가능한 Design Rule Checker— 최초 project를 생성시 사용할 기본 rule 설정— Electrical rule 과 syntax rule violation을 check
Rules— Migration— Connectivity— Electrical— Hierarchy— Integrity— Power&Ground— Design Specific— HDL Checks— Links
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Verify – Sample Rules
Migration— Property can’t be mapped to Common Properties— Invalid net name format— Invalid property value format— Invalid symbol name format— Property name or value exceeds maximum length
Connectivity— Unloaded net— Hanging net— Unused bus nets
Electrical— Open collector pin not pulled up— Open emitter pin not pulled down— Component Polarity Check
Integrity— Missing symbol Property — Missing block Property— Odd number of parenthesis or bracket
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Verify – Sample Rules (Cont.)
Power and Ground— Global net not connected to output pins— Local net defined as global— Un-connected supply pin
Device Specific— IC Device specific pin connection checks
– IC symbol(s), Pulled down pins, Pulled up pins, etc.— OpAmp differential input connected to power supply
– OpAmp symbol(s), Differential pair(s), etc.
HDL Checks— VHDL and Verilog reserved keywords— VHDL data type mismatch— VHDL read-in output— Array size mismatch— VHDL interface mismatch
Links— Isolated link— Unnamed link
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Verify
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Verify
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Verify
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QUICK CONNECTION VIEW
Your Initials, Presentation Title, Month Year13
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Quick Connection View
QCV— File > Export > Quick Connection View를 이용하여 시각적으로 board의
connectivity를 one pin net을 포함한 debug할 수 있는 generic netlist를생성할 수 있으며, Net의 connection을 쉽게 check할 수 있음
— Packaged / un-packaged design 모두 생성 가능
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AUTOMATION 예제 소개
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Automation 예제 소개
등급 외 부품 사용 제한— 등급 외 부품을 회로에 추가하는 것을 제한— 회로 검증 대상에 등급 외 부품을 제외하는 효과— 회로 작성 후, 등급 외 부품 사용여부에 대한 확인 필요하지 않음
DxDataBook에서 부품을 불러오면, 부품의 STATUS를 확인하여 등급체크를 함.
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Automation 예제 소개
On/OffSheet의 one net check— On/OffSheet를 사용시 연결된 Net가 다른 On/OffSheet에
연결되지 않는 Net를 Check
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Automation 예제 소개
On/OffSheet 의 Name을 삭제하는 스크립트
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Automation 예제 소개
이벤트를 사용해서 On/OffSheet 의 Name을 자동으로삭제하는 스크립트
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Automation 예제 소개
Dangle On/OffSheet— Net가 연결되지 않은 On/OffSheet symbol
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Automation 예제 소개
Dangle Global— Net가 연결되지 않은 Global symbol
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결론
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결론
사업부 설계 환경에 부합하는 회로 검증 환경 구성 필요— 회로 검증에 대한 H/W 설계자의 VOC 접수 및 논의— VOC의 내용 중 DxDesigner 내장 Verify 기능과 접목 가능한 항목
정리— Verify 기능에서 제공하지 않는 기능은 Automation 구현 항목으로
구분— Automation 구현 가능성 분석— 라이브러리 수정 항목 도출
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