boundary scan ieee 1149.1 caio ramos alexandre coelho
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Boundary ScanIEEE 1149.1
Caio Ramos
Alexandre Coelho
INTRODUÇÃO
• Introdução• Motivação e História.• Norma IEEE 1149.1• Arquitetura Boundary Scan• Estudo de Caso AMD GEODE
INTRODUÇÃO
• Desde meados de 1970, testes estruturais em PCBs eram feitos apenas com o uso da técnica “bed-of-nails”.
• O Teste é baseado em duas fases e tem como objetivos checar a presença, orientação e ligação dos dispositivos presentes na placa.
– Testes de Power-on and Power-off;– Teste baseado em impedância;
INTRODUÇÃO
MOTIVAÇÃO
• Motivação para o Boundary Scan:
– Avanços na área de VLSI (ASICs); – Altas densidades dos dispositivos;– Miniatuarização nos encapsulamentos;– Multi-Layer Boards;– Redução do acesso físico;– Qualidade dos Testes;– Necessidade de contruir acesso dentro dos
dispositivos (boundary scan register); – Etc...
HISTÓRIA
• Em 1985 um grupo de empresas européias de sistemas eletrônicos, formaram o “Joint European Test Action Group” (JETAG);
• O método escolhido pelo grupo era o de acessar os pinos dos devices por meio de um “serial shift register” interno através dos limites dos dispositivos
– boundary scan register
HISTÓRIA
• Em 1988 com a entrada da América do Norte formaram o “Joint Test Access Group” (JTAG);
• Em 1990, o IEEE refinou o conceito e criou a norma 1149.1 standard, conhecida como:
– IEEE Standard Test Access Port and Boundary Scan Architecture.
Boundary Scan (BS)
• Boundary Scan é uma metodologia que permite completa controlabilidade e observabilidade dos pinos de dispositivos JTAG compatíveis sendo estes controlados por software.
• Permite acesso direto às entradas e saídas dos chips na placa.
• Forma uma “scan chain” a nível de placa.
Boundary Scan (BS)
Boudary Scan Arquitetura
IEEE 1149.1
• Primeira publicação em 1990, revisada em 1993, 1994 e mais recente em 2001.
• Revisão 1149.1a-1993
– Várias correções e melhorias;– Foi introduzido duas novas instruções;
• Revisão 1149.1b-1994
– Boundary-Scan Descripton Language(BSDL).
IEEE 1149.1
• Revisão 1149.1-2001
– Remove uso dos 0s obrigatórios para instruções Extest (Testar curtos e abertos);
– Sample/Preload foi separada em duas instruções;
– Preload e Sample continuam mandatórios (Carregar e descarregar a cadeia);
BSDL
• Boundary Scan Description Language
– é um subconjunto de VHDL, usado para descrever como o JTAG é implementado.
• Descrição da entidade
– Parâmetros genéricos– Descrição das portas lógicas– Comando dos pinos– Identificação das portas scan– Descrição dos registradores(Intruções, Acesso e
Boundary).
DFT
• DFT (Design For Testability) refere-se às técnicas de projeto que tornam a geração e aplicação de teste efetivos .
• Métodos de DFT para circuitos digitais
– Métodos ad-hoc– Métodos estruturados
• Scan • Boundary Scan• Built-in self-test(BIST)
Layout Scan
DFT IMPACTOS NO TIME-TO-MARKET
• Tempo de Design
– Acresscimo de 5 - 15% • Regras de DFT e ATPG
– Ajuda a encontrar erros de design• Tempo de desenvolvimento de Testes
– Redução de 20 - 35%• Benefícios Adicionais
– Redução de tempo de Debug e do Bring-up
NORMA IEEE 1149.1 TEMPO REAL
• A norma IEEE 1149.1 possibilita o teste da integridade estrutural de uma placa.
• Possibilita os testes dos CI enquanto estão em um modo não funcional.
• Não pode ser utilizado efetivamente para os testes de CI durante o funcionamento normal dos mesmos.
• A norma permite ao registrador “boundary scan” reter uma amostra do fluxo de dados.
• Não sincroniza depuração em RT e sua execução com a operação do CI teste.
NORMA IEEE 1149.1 TEMPO REAL
• Abordagens que contemplam depuração em TR é implementada pelos circuitos abaixo:
– DBM (Digital Bus Monitor);• Desenvolvido em 1991• Memoria para armazenamento
– MicroSpy
NORMA IEEE 1149.1 TEMPO REAL
• DBM (Digital Bus Monitor)
NORMA IEEE 1149.1 TEMPO REAL
• MicroSpy
Arquitetura
• A arquitetura de teste deve conter:– Test Access Port (TAP);
– Controlador TAP;
– Registrador de Instrução;
– Registradores de dados de teste.• Boundary-scan e bypass
• Os registradores de instrução e de dados devem ser paralelos e terem entradas e saídas comuns;
• A escolha entre o registrador de instrução e dados é feita através do controlador TAP.
ArquiteturaCircuito Integrado
ArquiteturaPlaca
Modos de Interconexão
• O TAP pode ser conectado a nível de placa de uma maneira apropriada para cada produto;
• O dispositivo bus master deve possibilitar essa conexão.
•
Modos de Interconexão
Modos de Interconexão
Test Access Port
• Deve incluir, pelo menos, os seguintes sinais:– TCK (Test Clock)
– TDI (Test Data Input)
– TMS (Test Mode Select)
– TDO (Test Data Output)
• Pode conter um sinal adicional: – TRST (Test Reset)
• Todos devem ser conexões exclusivas.
Test Access Port
• TCK (Test Clock)– Clock dedicado, independente do clock do sistema;
– A freqüência do clock deve ser suportada pelos componentes que compõem o sistema de teste.
– Stored-state devices (flip-flop, latches) devem guardar o valor quando o clock estiver em zero;
– O driver de clock deve suportar a carga;
Test Access Port
• TDI (Test Data Input)
– Os sinais são amostrados na borda de subida do clock;
– Recomendação de pull-up, pois o driver não pode ficar flutuando, mas deve manter lógica 1.
• TDO (Test Data Output)
– Os sinais são amostrados na borda de descida do clock;
– Deve estar inativo quando nenhum dado estiver sendo lindo para permitir conexões paralelas a nível de placa.
Test Access Port
• TMS (Test Mode Select)– Os sinais são amostrados na borda de subida do clock;– Recomendação de pull-up, pois o driver não pode ficar
flutuando, mas deve manter lógica 1;– O driver deve suportar a carga.
• TRST (Test Reset)– Inicialização assíncrona do controlador TAP;– Ativo baixo;– Um pull-up é recomendado;– TMS deve estar alto quando o sinal do TRST mudar de 0
para 1.
Test Access Port
Controlador TAP
• O controlador TAP é uma máquina de estados finita que responde por variações nos sinais de TCK e TMS. Ela controla os estados do circuito de teste.
• As transições de estado ocorrem baseadas no valor do TMS durante a borda de subida do TCK. Ou quando ocorrer o reset (TRST) ou power up.
• O controlador TAP deve gerar os sinais para controlar a operação dos outros circuitos envolvidos no teste, como: registradores de instrução, registradores de dados de teste, etc.
Controlador TAP
Controlador TAP
Controlador TAP
Registrador de Instrução
• Existem instruções requeridas e outras opcionais definidas pelo padrão;
• Instruções específicas de cada design podem ser definidas;
• •
Instruções
Instruções
Instruções
Registradores de Dados de Teste
• São no mínimo 2: – Bypass
• Permite a passagem do bit através do circuito de teste.– Boundary-scan
• Permite a detecção de problemas nas placas, como curtos, trilhas abertas, etc;
• Também permite acesso para os pinos de entrada e saída dos componentes.
• Um terceiro também é definido, sendo opcional– Device identification
• Permite a identificação dos dispositivos na placa.• Outros podem ser definidos para permitir demais testes
definidos no design.
Registrador de Identificação
• Registrador de 32 bits;
• Selecionado pela instrução Idcode;
• Idcode é a primeira instrução executada quando é ligado se o registrador de instrução existir. Se não, bypass é executada.
Exemplo – AMD Geode
• O Geode LX e Companion possui um controlador TAP IEEE 1149.1 compliant;
• O controle da CPU pode ser obtido através da interface JTAG;
• Registros internos, incluindo os do core da CPU podem ser acessados;
• Memory BIST é implementado e pode ser executado a partir da JTAG;
• No Geode LX o registrador de instrução possui 25 bits;
• No Companion o registrador de instrução possui 24 bits.
Exemplo – AMD Geode LX
Exemplo – AMD Companion
Bibliografia
• [1] http://www.asset-intertech.com/Videos/DFT%20Guidelines/DFT%20Guidelines%20Flash.html
• [2] IEEE Standard Test Access Port andBoundary-Scan Architecture
• [3] Proc. IEEE Int'l Test Conf , IEEE Computer Society Press, Los Alamitos, Calif.,Oct. 1993.
• [4] PRoc. IEEEInt'l Test Conf , CS Press, Oct.1994.
• [5] IEEEStd 1149.1-1990, Test Access Portand Boundary-Scan Architecture, IEEE, Piscataway, N.J., Jan. 1992.
Bibliografia
• [6] Lee Whetse. AN IEEE 1149.1 BASED LOGIC/SIGNATURE ANALYZER IN A CHIP
• [7] Jeff Rearick. IJATG(Internal JTAG): A Step Toward a DFT Standart.
• [8] Cheng-Wen Wu. Design for Testability
• [9] Bennets R. G. Boundary Scan Tutorial
• [10] J.M. Martins Ferreira. Introdução à arquitetura IEEE 1149.1
• [11] ASSERT, INC. Guidelines for Board Desing For Test Based on Boundary Scan
Bibliografia
• [12] Texas Instruments, INC. JTAG/IEEE 1149.1 Desing Consideration
• [13] STARTEST, INC. IEEE 1149.1 Device Architecture
• [14] M. A. Alexandre, G. Fernando Moraes. Inegração de Técnicas de Teste de Hardware no Fluxo de Projetos de SOCs
• [15] Eduardo Bezerra, UFRGS. Relatório Técnico de Testes de Sistemas Digitais
• [16] J. Smith Michael. Undestanding DFT Methodologies
Bibliografia
• [17] A. Schwantes. Teste e Depuração Tempo Real de Sistemas Eletrônicos Baseados na Infraestrutura Boundary Scan.
• [18] CORELIS, INC. http://www.corelis.com/products/Boundary-Scan_Tutorial.htm
• [19] Wang Jiang Chau. Teste e testabilidade de CIS Digitais baseado em DFT-Scan
• [20] Kenneth P. Parker. The Boudary Scan-Handbook, 3rd edition (June 2003)
• [21] AMD Geode™ LX Processors Preliminary Data Book• [22] AMD Geode™ CS5536 Companion Device
Preliminary Data Book