CADENCE DESIGN SOFTWAREPRODUCT BROCHURE

NINEPLUS Electronic Design Automation나인플러스이디에이(주)

CADENCE DESIGN SYSTEMS TECHNOLOGY

2

CADENCE OrCAD® PACKAGE SUITES

*OrCAD PCB Designer Standard with Pspice 제품은 교육용만 판매가능

Capture ●

EE Designer Plus ● ● ●

PCB Designer Professional ● ● ● ●

OrCAD PCB Designer

Professional with Pspice

● ● ● ● ●

EE Designer ● ●

PCB Designer Standard ● ●

OrCAD PCB Designer Standard

with Pspice

● ● ●

Circuit Design

Circuit Simulation

withPSpice A/D

Circuit Simulation

withPSpice AA

PCB Design with Allegro Technology

Auto-routing

Signal Explorer

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OrCAD Capture

■ Schematic Editor

OrCAD Capture는 평면구조와 계층구조의 Schematic 설계에 있어

서 설계자를 위한 쉽고 빠른 Interface를 제공한다.

- 하나의 Session 창에서 여러 개의 Project를 열어서 작업 가능.

- Project 또는 Schematic간에 Copy와 Paste 기능을 통해 디자인

데이터의 재사용(Reuse)이 가능.

- 포괄적인 부품 라이브러리 설정 기능으로 손쉽게 라이브러리 선

택이 가능.

- 외관적인 연결 및 실제적인 전기적 연결을 유지하면서 각각의 부

품 또는 부품 그룹의 배치 이동.

- Drag, Rotate, Mirror 기능 지원.

- 영역/Page/도면별 Lock 및 Unlock 기능(Move 및 Delete 제한)

- Archive Project 기능

- Fisheye view

- Design과 Electrical Rule Check를 통한 디자인 품질 확인 기능

지원.

- 고객만의 디자인 사양을 위한 Custom Title Block, Boarder,

Objects 및 북마크 기능 지원.

- Logo 및 Bitmap Image 삽입 기능 지원.

- VHDL / Verilog Text Editor를 통한 Digital 회로설계 지원.

- Visual BASIC 호환 언어인 Macro Language를 사용하여 고객만

의 디자인 인터페이스를 구성.

■ Project Manager를 이용한 Design Data의 출력

OrCAD Capture의 Project Manager는 Design 데이터에 대하여

확장된 형태의 Tree diagram을 제공하여 복잡한 디자인 설계에 대

한 관리 및 Design Data의 출력 등을 제공한다.

또한, OrCAD PSpice, Allegro 등과 Plug-in되어 사용되며 여러가

지 types의 Output data를 생성한다.

<Capture Schematic>

- Project Wizard를 통하여 해당 Design Flow 제공.

- Data 관리의 단일화로 OrCAD Plug-in 프로그램들에서 사용하는

디자인 리소스의 상호교류 가능.

- Browser의 계층적인 디자인구조 검색기능으로 특정 Section의 즉

각적인 검색이 가능.

- Data 보관 기능으로 모든 디자인 Project에서의 재사용이 가능.

■ Hierarchical Design and Reuse

OrCAD Capture는 Subcircuit들을 효율적으로 재사용하기 위

한 계층 구조의 설계를 지원하며, 상위도면과 하위 도면의 연결은

Hierarchical Block을 이용하여 설계한다.

- Hierarchical Design은 여러 곳에 사용이 가능하여 모든 디자인에

재사용이 가능.

- Hierarchical Design Ports의 자동생성을 통해 잠재된 Connection

Error를 방지.

- 재사용에 대한 전체 계층도를 Spreadsheet 형태로 확인함으로서,

모든 특성을 관리하고 편집할 수가 있다.

■ Part의 선택

- Place Part의 Wildkey를 이용한 Part의 빠른 검색

- Logic을 Normal view와 Convert view의 두 가지 Graphic 형태로

선택 가능

- Project Manager를 통한 Design Cache의 Library 복사 및 저장

기능

- Most Recently Used (MRU) 기능을 이용한 근래에 사용되어진 부

품의 Replacement 기능.

- PCB Footprint 를 3D 형태로 쉽게 확인 가능

■ Libraries and Part Editor

Capture는 Part Editor를 이용하여 회로설계 작업 flow에 영향을 주

지 않고 Part 및 Symbol의 직접적인 수정 및 생성이 가능하다.

< Show Footprint>

OrCAD CaptureOrCAD Capture는 산업계 표준 Schematic 설계 Tool로써 정확한 부품정보와 풍부한 Library

를 제공하여 빠르고 쉬운 설계를 지원하며, Allegro PCB Tool 과의 Cross Probing 기능을 이

용해 상호 검증을 함으로써 설계 검증 및 Debugging이 가능하도록 지원한다. 또한 블록다이

어그램, FPGA, CPLD등의 설계 대상에 관계없이 Capture를 입력 Tool로 사용할 수 있으며 빠

르고 편리한 User Interface를 제공한다

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- FPGA 와 CPLD 등의 Part Library를 쉽게 생성한다.

(Altera, Xilinx Symbol Export)

- Spreadsheet Property Editor를 이용하여 Part, Net, Pin, Title

block 등을 간단하게 편집한다.

■ Design Rule Check를 통한 회로의 검증

Design Rule Check (DRC)를 통하여 설계 도면의 Electronic Error

를 검증하여 도면의 변경 작업 횟수를 줄여 설계 작업시간 및 Cost

를 줄일 수 있다.

■ Reports

OrCAD Capture는 기본적인 Bill of Materials (BOM)을 출력하며,

회로도의 Database에 포함되어진 각종 속성을 Text 파일로 출력

한다.

- Cross/Intersheet Reference, Export Placement/Properties

■ Interchange Architecture

아키텍쳐 상호교류(Interchange Architecture)를 통해 OrCAD

Capture는 Programmable Logic Design 이나 Analog Simulation

을 위한 OrCAD Plug-in 프로그램들을 지원하므로, 하나의 환경에

서 모든 디자인을 구성하여 해석할 수 있으며, Project Manager는

고객의 모든 디자인과 공정의 흐름을 관리하게 된다.

- Analog Simulation을 위한 PSpice A/D와 Plug-in

- MicroSim Schematic의 Import

- OrCAD LayoutⓇ, OrCAD LayoutⓇ Plus와의 Interface (Full

Forward & Backward Connectivity)

- Cadence AllegroⓇ PCB Editor와의 Interface (Full Forward &

Backward Connectivity)

- FPGA Design Tool인 NC-VHDL, NC-Verilog, Synplicity사

Synplify와의 완벽한 Interface

■ Design Import / Export

- AutoCAD DXF file로 Export

- EDIF 2 0 0 format Import / Export

- 30여개 이상의 Netlist format Export(VHDL, Verilog, PSpice,

SPICE, Allegro and PADS, PCAD, Protel 등)

- Microsoft Visual BASIC을 이용한 Custom Netlist의 사용

OrCAD Capture CIS

■ 부품정보(Component Information) System을 통합 지원하는 Capture Option

부품은 각각의 전기적 특성에 따라 선택이 되는데 Capture CIS

는 구매나 제조에서 필요로 하는 데이터를 자동으로 검색하고

Schematic 내에서 관리를 하게 된다. Schematic이나 연결 데이

터베이스에서 변경이 일어나면 그 즉시 버튼 하나로 그 데이터를

Update 할 수 있을 뿐만 아니라, 정확하고 완전한 BOM 과 Netlist

를 언제라도 생성할 수가 있다. 디자인공정의 초기시점이라도 완벽

<Capture CIS의 부품정보관련 시스템>

하고 정확한 부품의 정보와 Netlist를 언제라도 생성할 수가 있고,

부품 정보 사양을 전달하여 디자인 Error를 줄일 수가 있다.

■ Database Integration

Capture CIS는 Microsoft ODBC 표준을 따르는 모든 데이터

베이스를 지원하며 MRP, ERP, PDM 시스템이나 Engineering

Component Data 전용 Database에 직접 접속을 할 수 있다.

- 기존 MRP, ERP 또는 PDM 시스템과 손쉽게 통합 가능.

- Microsoft사의 Access, Visual FoxPro, SQL Server나 Excel 같은

ODBC 계열 DB 지원.

- Capture CIS의 Flexible한 시스템으로 인해 기존의 Capture CIS

사용자들에게 아무런 영향을 주지 않고 사용자를 추가로 늘리면서

좀더 효율적인 DB 관리시스템(DBMS)으로 Migration 할 수 있게

해준다.

- Wizard 기능에 의한 DB 구축 지원.

- 인터넷을 이용한 최신의 부품검색 기능.

- Active Part사의 2백만개 이상의 부품 Download 지원.

■ 관련 제품

•OrCAD Capture

•OrCAD Capture CIS

•OrCAD EE Designer (Capture 와 PSpice 조합)

•OrCAD PCB Designer Standard / Professional

(Capture 와 PCB Editor 조합)

•OrCAD PCB Designer Professional with PSpice

•Allegro Design Entry CIS

•Allegro Design Entry Authoring

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기본 해석 Algorithm

PSpice A/D는 총 4가지의 기본 해석 알고리즘을 제공한다. 각각의

해석 알고리즘은 동작 상황에 맞춰 회로설계자에게 필요한 유형의

해석 결과를 보여주며, Case별 결과에 대한 분석을 돕는다.

■ Bias Point Analysis

Bias Point Analysis는 회로

내 위치한 각 소자 및 회로

의 초기 동작특성을 확인

할 때 쓰이는 기능이며, 해

석 결과는 PSpice Probe

window에 Text 형태로 표

시되거나, 회로 도면상의 각

Node 및 소자에 표시된다.

■ Transient Analysis

PSpice를 이용한 회로 해

석 시 대 부 분 의 해 석 을

Transient Analysis로 수행

하며, 거의 모든 직류 및 교

류 입력에 대한 회로 입출

력 특성 확인이 가능하다.

■ DC Sweep

특정 레벨 이상의 직류 입

력에 의한 스위칭 특성이

있는 소자 또는 회로의 특

성을 확인할 때 사용한다.

예를 들어, Transistor의 스

위칭 특성 확인이 필요할 때

DC Sweep을 이용하여 능

동, 포화, 차단 영역의 특성

을 확인할 수 있다.

DC Sweep은 직류 전압·

전류언의 변화에 따른 결과 확인 외에 수동소자 값 또는 능동소자

파라미터 변경시의 특성 확인에도 활용 가능하다.

■ AC Sweep

AC Sweep은 주파수 대역의

전압·전류 이득 및 위상 등을

확인할 때, 활용 가능한 해석

알고리즘 이며, 주파수 필터와

같은 회로의 특성 분석에 사용

할 수 있다.

예를 들어, 전원부 Noise

filter(초크 필터)에 시뮬레이션

으로 신행하고자 한다면 AC

Sweep으로 주파수 특성 분석 후 Transient mode로 시간상 발생 가

능한 Noise 소거 특성을 확인하는 단계로 진행할 수도 있다.

추가 해석 Algorithm

이상의 기능들은 회로의 기본적인 동작특성 확인을 위함이며, 여러

조건 및 환경에 따른 회로 특성 확인이 필요할 수 있다.

이는 PSpice에서 제공하는 추가적인 옵션을 사용하여 회로 설계시

의도한 동작 상황 별 Best Case와 Worst Case를 확인할 수 있다.

■ Parametric Sweep

회로설계 도중에 소자의

factor가 확실치 않은 소자가

있을 수 있으므로, 각 소자의

값에 따른 회로 특성 변화를

한번에 관찰할 필요가 있다.

Parametric Sweep을 사용하

여 각 수동소자의 factor 설정

및 능동소자의 파라미터 변경

을 통해 회로 특성 변화를 한

꺼번에 관찰할 수 있고, 이후 언급할 Performance Analysis를 이용

하여 factor 변경시 결과 파형내 특정 지점에서 결과가 얼마의 크기

로 어떻게 변화하는지의 분석 또한 가능하다. Parametric Sweep을

이용한 해석시 수동소자 값, 전압/전류원, 능동소자 Model의 파라미

터 등의 속성들을 Sweep 변수로 지정할 수 있다.

■ Monte Carlo / Worst Case Analysis

회로내 모든 소자는 오차를 가지고 있어서, 이 오차에 의해 선행 개

발시 정상적으로 동작하는 회로가 양산 후 일반 환경에서 오작동하

게 되는 원인 중의 한가지가 된다. Monte Carlo 또는 Worst Case

Analysis를 이용, 오차로 인한 회로 오작동 여부를 예측할 수 있다.

<Bias Point Analysis (회로망 해석)>

<Transient Analysis (과도해석)>

<DC Sweep>

<AC Sweep (주파수대역 분석)>

<Parametric Sweep>

OrCAD PSpice A/D오늘날 전기, 전자, 물리, 기계등 다양한 분야에서 검증을 위해 컴퓨터 시뮬레이션 기술

을 도입하여 활용하고 있으며, 전기전자회로설계 분야 역시 여러 종류의 시뮬레이션 기

술이 도입되어 사용되고 있다.

PSpice A/D는 전기전자회로의 동작 특성을 시뮬레이션 하는 프로그램이며, 회로 해석

을 위한 회로 제작 환경 및 4가지의 해석 알고리즘과 다양한 확장 분석도구를 내장하여

일반적인 회로 해석 및 목표 지향의 회로 분석 환경을 제공하는 아날로그-디지털 혼재

회로 시뮬레이션의 표준 솔루션이다.

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■ Temperature Sweep

상온이 아닌 특정 온도에

서의 회로동작특성을 확인

하고자 할 때 Temperature

Sweep을 사용할 수 있다.

■ Performance Analysis

해석시 지정한 조건에 따

른 변화 정도 및 결과 파형

의 Goal을 분석하기 위해

Performance Analysis를 사

용할 수 있다.

PSpice Utilities

제작된 회로의 동작환경, 특히 입력조건의 설정은 사용자에게 까

다로운 설정일 수 있다. PSpice A/D는 시뮬레이션 회로 구성시 입

력 및 동작조건 편의를 돕기 위해 별도의 Utility를 제공한다. 이들

Utility는 Plot 방식의 입력 환경을 제공하므로, 사용자는 이들을 이

용하여 Text 입력환경에 비해 보다 편한 부품 제작 및 입력원 생성

작업을 진행할 수 있다.

■ PSpice Model Editor

PSpice Model Library 생성

시 각 소자별 특성곡선의 입

력 또는 소자의 전기적 특성

값을 입력하여 제작할수 있

게 지원하는 도구이다.

■ Magnetic Parts Editor

DC/DC Converter 및 Trans

-former 설계의 편의를 위

해 제공되며, 컨버터 또

는 인덕터 코어/권선의 특

성 지정을 통해 최적화된

Transformer 소자를 제작할

수 있다.

Additional Feature

현재 최신버전인 PSpice A/D 16.x 버전에서는 새로 추가된 두 가

지의 기능이 있다.

■ Auto Convergence

Spice 해석 시 가장 대처하기 어려운 부

분이 Convergence 문제이다. Spice 알고

리즘 내 Convergence에 대한 개념의 이

해는 가능하나 Case 별 대처는 쉽지 않

은 것이 현실이었으나, PSpice 16.x에서는

Auto Convergence라는 기능을 탑재하여

Convergence 문제 발생시 Tool 자체적

으로 교정작업을 실시하여 시뮬레이션 진

행에 문제가 없도록 배려하고 있다.

■ Resume Mode & Check Point Restart

PSpice는 모든 분야의 시뮬

레이션 툴 중 가장 빠른 속

도로 동작하는 툴의 하나이

지만, 회로 구성에 따라 시

뮬레이션 시간이 몇 배 이상

늘어날 수 있다. 이는 회로

내 Factor 교정에 많은 시간

과 노력을 소비해야 함을 의

미하는데, 회로 재구성에 따

른 시뮬레이션 동작 시간의

낭비에 대해 PSpice 16.x에

서는 Check Point Restart

와 Resume Mode 라는 기능을 탑재하여 시뮬레이션 시간 소비에

따른 낭비요소를 개선하기 위한 방안을 제시한다.

■ 관련 제품

•PSpice A/D •PSpice AA(Advanced Analysis)

•OrCAD EE Designer(Capture와 PSpice A/D 조합)

•OrCAD EE Designer Plus(Capture 와 PSpice A/D, AA 조합)

•OrCAD PCB Designer Professional with PSpice

•Allegro AMS Simulator

<Monte Carlo Analysis (난수분포 해석)>

<Auto Convergence Feature>

<Worst Case Analysis>

<Temperature Sweep (온도 해석)>

<Magnetic Parts Editor>

<Check Point Restart와

Resume Mode Feature>

<Performance Analysis>

<PSpice Model Editor>

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OrCAD PSpice Option현재 산업계에서는 전기전자회로의 특성의 해석 뿐만 아니라 기구적 특성 및 열 해석

등 회로 주변의 전체적인 특성 확인에 대한 수요가 증가하고 있다. EDA 업계는 이에

맞추어 독립적인 각 Tool의 연동성을 향상시키는데 주력하고 있으며, Tool 간의 신뢰

성 있는 연동을 통해 작업 효율 향상을 도모하고 있다.

PSpice A/D는 전기전자회로의 동작 특성 확인을 위해 최적화된 툴이지만, 선택사양으

로 공급되는 제품을 이용하여 기구해석 및 소자 Stress 해석 등의 한계 요소 또는 불가

요소의 해석 환경을 제공한다.

PSpice SLPS Option

PSpice A/D는 전기전자회로 시뮬레이션 전용 툴이지만 PSpice

A/D 옵션인 SLPS을 이용하면 MATLAB/Simulink와 PSpice A/D

가 통합 시뮬레이션을 함으로써 기구 및 시스템 계통의 통합 시뮬레

이션이 가능해 진다. 따라서 Capture에서 설계된 회로와 Control-

Block, Sensor, 모터와 같은 전자기계 및 유체시스템 설계 시 서로

보완적인 관계에서의 작업이 가능하다.

- electrical, mechanical, 그리고 system-level에서 시스템을 시뮬

레이션 가능

- Simulink에서 PSpice component model들을 이용하여 실제와 같

은 전기적 모델의 시뮬레이션 가능

- 비선형, delay 그리고 Real-Time 시뮬레이션이 강화됨

- PSpice에서는 많은 electrical parts 라이브러리를 제공하며

Simulink에서는 mechanical model과 다양한 Block을 제공

- Circuit level 시뮬레이션 시 PSpice Solver 을 이용

- System level 시뮬레이션 시 MATLAB을 이용

■ System And Circuit Level Co-Simulation

PSpice와 Simulink는 업계를 선도하는 시뮬레이션 툴이다. Simulink

에서는 모터 등 과 같은 전력 시스템 모델과 다양한 유압/물리적

시스템 모델을 가지고 있으며, 이상적인 모델을 이용하여 설계 및

시뮬레이션을 할 수 있다. PSpice A/D에서는 spice 모델을 제공

함으로써 현실적인 모델로 시뮬레이션을 제공하고 있다. SLPS는

PSpice A/D와 Simulink가 통합 시뮬레이션 환경이 가능하게 하는

PSpice A/D Option으로 별도의 프로토 타입으로 테스트 없이 전체

시스템 level에서 시뮬레이션이 가능하며, 시간적인 측면과 비용적

인 측면에서의 손실을 줄일 수 있다.

■ Improved Simulation

설계된 회로를 SLPS를 통하여 linear / nonlinear 시스템으로 구성

할 수 있으며, Simulink에서 제공하는 다양한 블록과 프로그램 언어

를 이용하여 제어기를 구성 할 수 있다. 또한 다양한 모터와 유공압

모델을 이용하여 더 넓은 분야의 시뮬레이션을 할 수 있다.

PSpice SLPS를 실행하기 위해서는 MATLAB/Simulink 및 회로를

그릴 수 있는 Schematic 툴과 PSpice가 필요하다.

PSpice Advanced Analysis Option

PSpice A/D를 이용하여 시뮬레이션 할 경우 일반적으로 회로내

소자 내압·온도·전력 임계값 등을 확인할 수 없으며, 결과 파형

을 통해 사용자 스스로 소자 내 Stress 여부를 판별해야 하지만,

Pspice AA라는 Tool로 이러한 부품 내압 특성 등의 사양을 자료화

하여 그때그때 관리하는 것이 아닌 일괄 자료화에 의해 한 번에 관

리·해석하는 것이 가능하다.

■ Sensitivity Analysis

소자의 오차값에 의한 회로 특성 변화 정도를 측정하여, 어떤 소

자가 회로에 더 많은 영향을 주는지 일괄적으로 표현하기 위해

Sensitivity Analysis를 사용할 수 있다.

<MatLAB / Simulink 및 PSpice SLPS Option을 이용한 PLL회로 해석 예시>

<MatLAB / Simulink 및 PSpice SLPS Option을 이용한 DC Motor 해석 예시>

Sensitivity Analysis

OrCAD PSpice Option현재 산업계에서는 전기전자회로의 특성의 해석 뿐만 아니라 기구적 특성 및 열 해석

등 회로 주변의 전체적인 특성 확인에 대한 수요가 증가하고 있다. EDA 업계는 이에 맞

추어 독립적인 각 Tool의 연동성을 향상시키는데 주력하고 있으며, Tool 간의 신뢰성

있는 연동을 통해 작업 효율 향상을 도모하고 있다.

PSpice A/D는 전기전자회로의 동작 특성 확인을 위해 최적화된 툴이지만, 선택사양으

로 공급되는 제품을 이용하여 기구해석 및 소자 Stress 해석 등의 한계 요소 또는 불가

요소의 해석 환경을 제공한다.

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■ Advanced Optimizer

회로 제작 시 목표로 하는 Goal을 설정하여 Goal로 설정한 특성

을 만족하게끔 회로내 수동 소자 값을 자동으로 조정하기 위해

Optimizer를 사용할 수 있다.

Optimizer는 회로내 수동소자 최적값을 찾기 위한 목적으로 사용되

지만, 반대로 회로내 문제가 발생 가능한 조건 확인의 용도로 사용

할 수도 있다.

■ Monte Carlo Analysis

PSpice A/D의 Monte Carlo를 이용하여 회로내 소자의 오차로 인

한 특성 변화를 확인 가능하나, 회로 특성 분포가 사용자가 설정

한 Margin을 만족하는지의 판별은 쉽지 않다. Pspice AA의 Monte

Carlo 기능을 이용하여 설정 Margin의 만족 여부와(Yield) 및 누적분

포 그래프를 이용한 회로 특성 분석이 가능하다.

■ Smoke Analysis

PSpice A/D에서 시뮬레이션 된 결과를 기반으로 회로 동작시 구성

소자의 내압 / 온도 / 전력 임계점을 만족하는지를 판별하는 소자

Stress 분석은 Smoke Analysis로 가능하다.

Smoke Analysis에서 소자들이 소비하는 전압 / 온도 / 전력 등에

대해, 각각의 순간 / 평균 / Peak 값의 형태로 표시한다.

■ Parametric Plotter

PSpice 시뮬레이션시 소자값 변화에 대한 모든 경우의 수의 결과를

해석하기를 원한다면 Parametric Plotter 해석을 사용하여 이를 해결

할 수 있다.

■ 관련 제품

•PSpice A/D

•PSpice SLPS Option

•PSpice Advanced Analysis Option

•Allegro AMS Simulator<Monte Carlo Analysis>

<Monte Carlo Analysis>

<Parametric Plotter Result View - Text Table>

<Parametric Plotter Result View - Measurement Picture View>

<Optimizer>

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설계 및 작업 환경

■ 작업 환경

- 사용자 환경을 고려한 키

보드 단축키, 마우스 팝업

메뉴, 마우스 스트로크 기

능 등을 지원한다.

- 자주 사용하는 화면 구성

및 메뉴, 단축키를 사용자

가 직접 지정할 수 있게

하여 사용자의 개별적인

작업 편의를 고려하였다.

- Context Sensitive Editing이라 불리는 지능적 작업 선택 모드의

도입으로 객체 선택시에 Allegro PCB Editor에서 배선, 배치 등의

필요한 작업을 바로 인식하하여 작업버튼의 클릭없이 바로 작업이

가능하다.

- OpenGL 3D API 그래픽 채용으로 그래픽 처리 속도 개선 및 객체

반투명 보기를 지원하여 보드 내 전층 투사를 통한 도면 작업 성

능을 향상시켰다.

- Fo l d Away 방식의

Control Panel 창을 이용

하여 평소에는 공간상의

방해 없이 작업을 진행하

고, Menu 설정 변경시에

는 Control Panel 창에서

즉시 변경이 가능하다.

■ 환경 설정

- OrCAD PCB Editor는 각각의 창에서 설정해야 했던 설계 조건들

을 설정작업환경 일관성 유지를 위해 Constraint Manager라 불

리는 툴을 이용한 단일 Spreadsheet 구조로 통합된 설계/관리 환

경을 제공한다. Constraint Manager를 이용하여 Line, Pins, Vias,

Shape 및 Layer, Class, Area 단위로 배선 간격, 배선 폭 등을 지

정할 수 있으며, Constraint Set을 이용하여 하나의 설정으로 복수

개의 설정을 Setting 하는 기능 역시 지원한다.

- Electrical Constraints Set(Total Etch Length, Differential Pair)

- Same net Spacing

<Capture Schematic>

■ 배치 기능

- 부품 배치 시 배치각도

를 0.1도 단위로 조정하여

배치 가능하며, 부품들의

Group 배치 및 회전을 지

원하여 배치 편의성을 높

이고 있다.

- Room(배치영역 지정) 기

능을 통해 부품을 의도한

위치에 빠르게 배치하여

초기 배치작업 및 고집적 PCB 설계에 강력한 대응이 가능하다.

- OrCAD Capture와의 연동으로 Capture 회로도면 창에서의 부품

선택, 네트연결 정보를 상호 지원하여, PCB 작업의 배치 및 라우

팅 시 회로도와 PCB 간에 상호 대화 화면창으로 보드 설계의 처

리속도를 높일 수 있다.

- Component Swap 기능을 통해 부품, Pin들에 대한 Swap으로 회

로 배선 연결의 수정이 가능하며, 수정된 내용은 Back Annotate를

이용하여 회로도면으로 수정내용이 반영된다.

- Replacement 기능

- Active 및 Passive 소자의 embedded 배치 기능

■ 배선 기능

- 단일 배선 및 그룹 배선을 지원하며, 배선 완료 후 배선폭의 일괄

변경 기능을 지원한다.

- 배선 연결 시 배선 흐름의 패턴간 꺾임은 최소 0.1도까지 자유각

배선(Miter, Arc)을 지원하여 배선시에 강력한 유연성을 부여한다.

<Constraint Manager>

<Capture Schematic>

<Capture Schematic>

OrCAD PCB EditorPCB 설계 Tool은 전자회로 설계기술과 맥을 같이 하여 발전해 오고 있다. 현재의 전자

회로 설계는 아날로그와 디지털 영역이 확연히 분리되었고, 특히 디지털회로 설계분야

의 지속적인 고속/고집적 회로의 설계가 요구되는 것이 현실이다.

OrCAD PCB Editor는 세계 최대 EDA 기업인 Cadence Design Systems 사의 PCB 설

계 툴이며, 현재까지 가장 많이 요구되는 고속/고집적 PCB 설계에 대응하는 툴이다. 기

본적인 회로도면/ PCB Tool 간의 연동 및 고속 회로설계를 고려한 PCB 설계의 Rule

설정/적용을 위한 강력한 환경을 제공하고 있다.

10

또한, Miter의 고정 길이 설정

을 통해 처음부터 직각배선이

가능하며, 이 기능을 통해 배선

Miter 부분의 길이를 신경 쓰지

않고 배선 연결에만 집중할 수

있다.

- BUS, Diff-pair 등의 묶음으

로 배치, 배선, 설정할 객체(부

품 또는 배선)를 그룹 단위로

지정하여 작업할 수 있다.

- 패턴 설계의 On-line DRC를

이용한 실시간 Hug, Shove의

자동 지원으로 작업 중 발생 가

능한 DRC 오류의 원천적인 차

단이 가능하다.

- Delay Tune 기능

■ Shape (Copper) 기능

사용자가 시뮬레이션의 결과로 생성된 Waveform 데이타를 파일

포맷에 맞게 Waveform 그래픽과 Data 정보로 저장할 수 있다.

- Shape 형태를 사각형, 원형,

다각형 등을 자유롭게 그리

거나, 형성되어 있는 Shape를

수정하거나 Layer별로 복사

(Shape Copy 및 Z-Copy)하

여 생성할 수 있다.

Shape Void 및 Shape Merge

기능을 제공하여 공진주파수

대역에서의 EMI, EMC 및 노이

즈 발생의 원인이 되기 쉬운 Copper를 다양한 형태의 Shape로 간

편하게 생성 및 수정, 변경 가능하게 할 수 있는 환경을 제공한다.

- Plane 분할 기능을 지원하여 GND층과 같이 미리 형성된 Shape

의 분할 작업 간소화를 돕는다.

■ Flip Design (Top/Bottom면 뒤집기)

- 배치/배선시 TOP Layer와 BOTTOM Layer를 뒤집어서

보기가 가능하여, 특히 배선시 유용하다.

■ OrCAD Capture 연동 기능

- OrCAD Capture에서 Netlist 생성 및 Cross Probing, Back

Annotate 기능을 통해 OrCAD PCB Editor와 강력하게 연동된다.

- Part Reference와 같은 속성 편집 기능시 OrCAD Capture와

OrCAD PCB Editor 부품 속성의 자동 편집을 지원한다.

- OrCAD Capture와 OrCAD PCB Editor 간 객체의 동시 하이라이

트 기능 지원 및 회로도면으로 부터의 PCB 부품배치 기능을 지원

한다.

■ SPECCTRA Autorouter 연동 환경

- OrCAD PCB Editor는 현존

하는 최고 성능의 자동배선 툴

인 SPECCTRA Autorouter와

의 연동으로 자동배선 기능을

제공하고 있으며, Constraint

Manager와도 강력하게 연동되

어서 설정된 PCB 설계조건을

반영한 자동배선 작업을 쉽고 빠르게 진행할 수 있다.

■ 설계 완료 공정

- OrCAD PCB Editor는 보드영

역 전체를 실시간으로 관리하

는 On-Line DRC 기능을 채용

하여, 작업 후 설계 상 오류 점

검 및 작업 중 발생 가능한 설

계 오류에 대해 검증해 준다.

- 부품 자동삽입 공정에 필요

한 Partlist 및 Drill, 배선, Shape

등의 정보 확인이 가능한 41가지의 Report를 이용하여 후처리 작업

을 보다 빠르게 진행할 수 있으며, 모든 Report Form은 HTML 기반

으로 작성되어 MS-Excel 등의 프로그램과 즉시 연동이 가능하므로

자삽 공정시 좌표데이터의 호환과 같은 지원에 쉽고 빠른 대응이 가

능하다.

■ Gerber Data File 생성

- Gerber 파일을 6x00(RS-274D), RS-274x 등의 타입으로 생성하

며, 북미/유럽에서 사용되는 Barco DPF, MDA, ODB++ 등의 형식

까지 지원하여 Gerber 파일 활용의 다양성을 제공한다.

■ 3D View 기능

- 보드 설계시 풋프린트값의

3D 모델을 이용하여 입체적

으로 확인이 가능하다.

- OpenGL기능이 지원되는 그

래픽카드 사용

<Capture Schematic>

<Capture Schematic>

<Capture Schematic>

<Capture Schematic>

■ 관련 제품

•OrCAD PCB Editor •Allegro PCB Editor

•OrCAD PCB Designer Standard / Professional

•Allegro PCB Designer

<Capture Schematic>

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Tool 구성요소 및 특징

SigXplorer는 PCB Signal Integrity 해석을 위해 SPICE-based

시뮬레이션 환경을 지원하며, 각각은 TIsim 시뮬레이션 엔

진, SigWave (Waveform Display), DML(Device Modeling

Language), Model Translator, Model Editor 등으로 구성되어져

빠른 해석을 실행한다.

■ Analysis

Pin to Pin 사이 배선의 신호 전달 특성을 해석한다.

- 배선되기 전에는 Transmission Part를 이용하여, Pre-Route

Analysis 검증.

- 배선 후 실제 배선 Layer의 매질 특성과 Via 등의 구성요소를 반

영하여 Post-Route Analysis 검증.

<Capture Schematic>

<Constraint Manager에서 SigXplorer 실행>

<Capture Schematic>

■ Simulation Data

시간 영역상의 Pulse Clock 발생 시 특성 확인 및 FFT에 의한 주파

수 스펙트럼 분포 등의 형태로 해석이 가능하며, 신호 발생에 따른

Voltage level Over-Shoot/Under-Shoot, Noise Margin, Timing

Delay, Glitch Tolerance 등의 요소들은 수치화된 결과 값으로 확

인할 수 있다.

■ Interface

OrCAD PCB Editor와 연동하여 사용되는 통합 툴이다. SigXplorer

에서 각 PCB 패턴의 Topology를 직접적으로 구성하여 시뮬레이션

을할 수도 있지만, PCB Editor와의 연동으로 설계가 진행 또는 완

료 중인 PCB의 일정 패턴을 SigXplorer의 Topology 형태로 바로

추출하여 시뮬레이션 및 결과 반영이 가능하다.

<Angled Marker Display>

OrCAD Signal Explorer오늘날 PCB 설계는 고속/고집적을 회로 설계를 지향하고 있고, 이에 따른 오류 분석의

필요성이 커지고 있다. PCB 패턴 분석은 전통적으로 Nail of Bed, Jig와 같은 Probe 장

비를 이용해 왔으나, 이미 완성된 PCB 검증 시점에서 문제가 있었던 것이 사실이다. 이

로 인해 설계 중 시뮬레이션을 통한 PCB의 사전 오류 교정에 대한 검증이 점차적으로

늘고 있다. OrCAD Signal Explorer(SigXplorer)는 PCB에 구현된 각 패턴의 전기적 특

성을 시뮬레이션 하여 보다 신뢰성 및 정확성, 안전성이 검증된 PCB 설계를 하기 위해

사용되는 통합된 디자인 환경을 제공한다.

12

■ 동작 및 구성

Cadence DML(Device Model Library) 형식의 파일을 이용하여 시

뮬레이션 한다. DML 파일은 직접 제작하거나, Vendor에서 배포하

는 IBIS 파일이나 Mentor Quad, HSpice, Spectre의 모델을 Import

하여 적용 가능하다.

DML 파일이 적용되지 않을 경우의 해석 범위는 PCB 패턴까지이고,

DML파일이 적용될 경우의 해석 범위는 부품의 Bonding-wire로부

터 PCB 패턴까지이다.

■ SigWave를 통한 결과분석

SigXplorer 시뮬레이션을 수행하면 Waveform 파일(.sim 또는

.cim)을 열 수 있고 SigWave에서 시뮬레이션 결과를 분석, 확인할

수 있다. SigWave는 다른 시뮬레이션 도구들에 의해서 산출된 시뮬

레이션 파일들로부터도 Waveform을 볼 수 있는 Display의 유연성

을 제공한다. SigWave를 실행하면 Fast Fourier Transform(FFT)

가 자동 생성된다.

S-parameter Option

■ S-parameter DC Extrapolation

- MagPhase : Extrapolates the DC values based on the

magnitude and phase values.

- Reallmag : Extrapolates the DC values based on the real and

imaginary values.

- SmithChart: Extrapolates the DC values based on an exact

approach method.

- Firstpoint : Extrapolates the DC values based on the dc value

that is equal to the first non-zero point.

■ User Interface

사용자가 시뮬레이션의 결과로 생성된 Waveform 데이타를 파일

포맷에 맞게 Waveform 그래픽과 Data 정보로 저장할 수 있다.

<Spectre Model Translation Dialog Box>

<SigWave를 통한 신호전달특성 Display>

<Spreadsheet Data Form>

<Spreadsheet Data Form>

■ 관련 제품

•OrCAD Signal Explorer

•OrCAD PCB SI

•Allegro PCB SI/PDN Analysis

•Allegro Package SI

•SiP Digital SI

13

■ Model Editor

- IBIS 모델이나 SPICE 모델 등을 Device Model Language 인

DML 모델로 translate 하거나, 각 모델의 I/O 관계나 클램프 등의

특성도 쉽게 파악

■ Share Database

- 동일한 PCB 설계 데이터를 가지고 여러 모듈로의 Convert

나 Export 없이 SI 모듈로 변경하여 넷 등을 편리하게 추출하여

Simulation 가능

- SI Analysis를 위한 크로스섹션의 정의나 Device의 셋업 및

Assign 등을 편리하고 간단하게 설정

■ SigXplorer / SigWave

- Signal Explorer는 배치/배선 전•후에 드라이버와 리시버간에 어

떻게 배치하고 연결 하는지의 설정과 분석을 위해서 Graphical한 환

경을 제공

- Solution Space Analysis를 통해서 신속하고 편리한 Design Rule

의 Setup이 가능

- PCB 설계 데이터 기반에서 바로 Net Topology를 추출하여

Topology Editor인 Signal Explorer로 넘기고 Constraints의 설정과

Simulation의 결과를 Time Domain, Frequency Domain 등으로 파

형의 관찰까지 일률적으로 이루어지는 과정

배치/배선 전•후에 Transmission Line의 width, length 등 다양한

factor를 즉시 변경해 가면서 다양한 시나리오의 결과를 관찰

■ 다양한 요소의 Simulation

Reflection, Crosstalk, Timing 등 다양한 요소의 현상을 Simulation

하여 연결방법을 찾는데 도움

■ Topology Constraints Setup

- Signal Explorer 내에 Design Rule 등을 설정할 수 있는 Constraint

가 내장되어 Impedance, Propagation Delay, Differential Pair 등의

다양한 Constraint의 설정이 가능

OrCAD PCB SIHigh-Speed Design 시스템에서 강력한 성능을 구현하는 Allegro PCB SI가 OrCAD

PCB SI 라는 이름으로 OrCAD 설계단에 새로이 추가되어, PCB Editor 기반에서 직접

적인 Read/Write가 가능하고, 배치/배선 과정에 SI에 관한 Setup 및 Topology의 손쉬

운 추출로 신속하고 정확한 SI Analysis 및 Constraint Solution을 제공한다. 이러한 결

과로 First-Pass Success가 가능하다.

14

■ Topology Append

- 기존에 생성된 Topology를 추가하여 SI Analysis가 가능

■ Sweep/Comprehensive Simulation

- 여러 가지 Value를 Sweep Simulation 등을 통해 최적화된 Value

를 선택/적용

■ Custom Measurement

- 수행할 수 있는 다양한 Simulation 종류를 User가 설정

- Simulation의 결과값을 데이터로 저장 가능

■ Detailed Simulation Reports

- Reflection, Crosstalk 등의 다양한 Simulation 결과값이 Report 되

며, Waveform으로 바로 확인이 가능

■ Custom Stimulus

- Driver단에 입력하는 Stimulus의 주파수, 듀티, 비트 패턴 등을

User가 다양하게 변경/설정 가능

■ Differential Pair의 Extract 및 Simulation

- PCB 설계 데이터에서 Differential Pair 부분을 자동 또는 수동으로

Assign 하여 편리하게 Topology를 추출

- 추출된 Topology를 Simulation한 후 최적화 되는 Value를

Constraint electrical Rule에 바로 적용

- Constraint Rule를 기준으로 한 실시간 DRC 로써 편리하게 배치/

배선

■ Post-Route Analysis

- 배선 후 다양한 요소의 Simulation 및 Reports

■ 관련 제품

•OrCAD PCB SI •OrCAD Signal Explorer

•Allegro PCB SI/PDN

15

Allegro SI/PDN(Power Delivery Network) AnalysisAllegro Package Designer(APD) / SiP오늘날 PCB 설계는 점점 더 Highspeed design이 요구 되고 있으며, 이런 추세 때문에

PCB 설계가 이미 완성된 이후의 board의 critical signal의 해석은 그 해석 시점상 문제

가 되고 있다. 이런 문제를 해결 하고자, schematic을 작성하는 단계에서의 Pre-SI를

통한 회로의 동작 검증, 그리고 PCB 설계 단계에서의 PCB 기반의 Post-SI를 통한 신

호의 무결성을 확인하고, 아울러 board 전체의 안정성을 높이고자 하는 SI의 필요성이

점점 커져가고 있다. Allegro PCB SI은 schematic 기반의 회로의 전기적 특성을 시뮬

레이션 할 뿐만 아니라, PCB 기반의 다양한 parameter를 고려한 시뮬레이션을 하여 보

다 정확하고 신뢰도 높은 PCB 설계를 하기 위한 통합 디자인 환경을 제공한다.

■ SI(Signal Integrity)

회로도 작성을 위한 Design Entry HDL, PCB 설계를 위한 Allegro

PCB Editor, 시뮬레이션 시 필요한 각 소자의 전기적 model을

Manager하는 Model Integrity, 회로 topology 추출 및 해석을 위한

SigXP, 시뮬레이션 결과를 파형으로 보여주는 Sigwave, 시뮬레이

션 결과를 board에 효율적으로 반영할 수 있게 해주는 Constraint

Manager 등의 tool이 서로 interface 하여 데이터를 주고 받으면 신

뢰도 높은 시뮬레이션 결과를 제공

■ Model Integrity

시뮬레이션에 각 소자들의 전기적 특성을 포함하고 있는 model들을

생성/편집/검증 할 수 있도록 도와주는 tool로 다양한 종류의 시뮬레

이션 model을 DML (cadence device model library) 형태로 변경

■ SigXP/SigWave

- SigXP는 시뮬레이션을 원하는 critical signal을 Xnet(Extended

net) 기반으로 추출하며, Differential signal은 Differential signal 형

태로 추출

- 여러 형태의 시뮬레이션 결과를 확인할 수 있으며, 그 결과를

SigWave를 통하여 파형으로 확인

■ PDN Analysis

- PDN Analysis를 통해 Board Power 안정화를 위한 효과적인

Decoupling Capacitor의 선택 및 효율적인 배치 분석

- 공진 주파수, IR-Drop, Power Bounce 등의 결과에 따른 Pre-

Layout Feedback

- VRM 및 Noise Source

- 3D Visualization

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■ Allegro Package Designer (APD)

- Cadence에서는 Package를 설계할 수 있도록 Allegro 기반의 설

계 tool을 제공

- Allegro PCB Editor 환경에 익숙한 사용자들에게 Package 설계

에 쉽게 활용

- Cadence 3D Viewer를 통해 Package Designer에게 설계 중인

package의 입체형태

- APD는 기존의 Allegro 사용자에게는 친숙한 형태의 UI를 제공

■ Wire-bonding

Die pad와 Bond pad를 연결하기 위한 Wire-bonding 작업은 다양

한 Option들과 Wire의 pattern을 이용하여 쉽게 작업

■ Dynamic Timing Display

Propagation Delay / Relative Propagation Delay Constraint를 갖고

있는 Net에 대해서 해당 Constraint에 맞게 설계가 될 수 있도록 배

선 시 Color로 확인

■ 관련 제품

•OrCAD PCB SI

•Allegro PCB SI/PI

•Allegro Package Designer

•Allegro Package SI

•SiP Digital Layout

•SiP Digital SI

17

Custom IC DesignCADENCE는 EDA환경의 FrontEnd로부터 BackEnd까지 Full line으로 IC설계 Tool을

제공한다. ASIC, Structured custom IC, Analog-Digital Mixed IC, 그리고 Analog IC

등 IC 설계의 Front부터 Back까지 Framework환경하에서 설계/개발 수행이 가능하다.

또한 각각의 Tool이 완전히 Solution별로 통합화될 수 있기 때문에 CADENCE의 주요

한 IC설계 Tool은 어느것이나 주요 반도체 업체에 채용된 업계표준이 되고 있다.

■ Virtuoso Schematic & Layout

- 빠르고 쉬운 디자인 작업

- multi-sheet 디자인 및 계층 디자인까지도 별다른 제한없이 쉽고

정확하게 모든 연결성을 확신할 수 있는 기능을 제공

- Front-to-back Custom Analog, Digital, RF, mixed-signal 디자인

에 맞는 완벽한 솔루션을 제공

- 크고 복잡한 계층 디자인의 쉬운 환경설정 및 시각화

- 획일화된 front-to-back 공통 디자인환경에 대한 생산성 향상

- Space-Based 라우팅 기술 지원

■ Virtuoso Spectre Circuit Simulator

네트리스트와 모델의 공통적이고 통합된 데이타베이스를 보장하므

로 설계자가 호환성 문제나 해석 문제에 신경을 쓰지 않고 하나의

시뮬레이션 엔진에서 다른 엔진으로 전환할 수 있도록 한다.

- 확장된 주파수 영역, RF 회선을 위한 다중 속도의 고조파 평형 엔

진, 비선형 회로를 위한 시간 영역 알고리즘

- 잡음과 지터 분석을 위한 새로운 과정, 그리고 통합된 아날로그,

RF와 IC 시뮬레이션 능력이 추가된 광범위한 디자인 검증

- 정확한 Transient, DC, AC, noise, S-parameters, 통계분석

- 빠른 상호작용 시뮬레이션 셋업, 크로스프로빙, 시각화, 결과산출

후처리 과정

- 다양한 MOSFET models 포함, BSIM3, BSIM4, PSP, HISIM,

HVMOS, MOS9, MOS11, EKV

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■ Cadence Assura Design Rule Checker(DRC)

DRC는 Virtuoso custom design platform내에서 디자인을 검증하

는 파트로 Layout Data의 규칙(Metal의 선폭 등)을 상호작용 및 배

치동작모드로 빠르고 효과적으로 계층 공정에 대해 유틸화하고 오

류정정 및 검증 작업하는 우수한 성능을 제공한다.

- SKILL 언어에 기반한 DRC Rule 체크 및 검증

- 포괄적인 Electrical Rule 체크

■ Cadence Assura Layout vs. Schematic(LVS))

파운드리 업체가 입증한 기술 파일을 이용하여 사용자가 작성

한 Physical Design의 Layout 연결과 Schematic 또는 Netlist의

Logical Design의 연결 적합여부를 상호작용 및 배치모드로 빠르고

효율적인 검증을 통해 제공한다.

- Virtuoso Layout Editor 내의 하위 계층 또는 배치 상태에서의 빠

른 오류 정정

- 계층구조 에러 리포팅과 블록, 셀, 디바이스 네트, 핀 간의 크로스

프로빙 리포트

- 두 데이타베이스 간 XOR 비교 수행

- 에러 디버그에 대한 Quickview

■ 관련 제품

•Virtuoso Schematic Editor

•Virtuoso Layout Editor

•Virtuoso Spectre Simulator

•ASSURA(LVS & DRC)

•MMSim(Spectre)

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Cadence University Software Programs Introduction

IC Bundle Software Reference List

Design Environment VirtuosoⓇ Analog Design Environment

Design Entry VirtuosoⓇ Schematic Editor Verilog InterfaceVirtuosoⓇ Schematic Editor

Layout VirtuosoⓇ Layout Suite

Physical Verification DraculaⓇ Physical Verification and Extractor SuiteAssura™ Design Rule CheckerAssura™ Layout vs. Schematic VerifierVirtuosoⓇ QRC Extraction

Circuit SimulationVirtuosoⓇ Schematic Editor HSPICE Interface1VirtuosoⓇ SpectreⓇ Circuit SimulatorVirtuosoⓇ SpectrⓇ RF Simulation Option for 38500VirtuosoⓇ Analog HSPICE Interface Option

Interfaces VirtuosoⓇ EDIF 200 ReaderVirtuosoⓇ EDIF 200 Writer

Digital LevelIncisive Enterprise SimulatorRTL CompilerGPS SoC Encounter

Allegro Bundle Software Reference List

PCB Design & LayoutAllegro PCB DesignerAllegro PCB High-Speed OptionAllegro PCB Miniaturization Option

PCB High-SpeedAllegro PCB SI

SimulationAllegro AMS Simulator

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CadenCe OrCad PCB designer – 16.5 releaseCadence® OrCad® PCB designer suites combine industry-leading, production-proven, and highly scalable PCB design applications. They include OrCad Capture for schematic design, various librarian tools, OrCad PCB editor for place and route, Pspice® a/d for circuit simulation, OrCad PCB si for signal integrity analysis, and sPeCCTra® for OrCad for automatic routing. easy to use and intuitive, these tools represent exceptional value and future-proof scalability to the Cadence allegro® system interconnect design platform for complex PCB and iC Packaging designs to grow with future design demands.

sCalaBiliTY Unlike other PCB design solutions, OrCad PCB design suites can grow with future design needs and technology challenges. They provide a feature-rich, fully scalable solution that can be expanded and upgraded as PCB challenges and the level of design sophistication grows. OrCad PCB design suites reflect the Cadence commitment to and investment in powerful, easy-to-use PCB design technology. Technology is shared across the OrCad and allegro product lines, so the design suites can easily be upgraded from the OrCad line to the allegro platform. This migration is done without the need to translate databases or libraries, learn new applications, or change use models.

PCB editor Place & route Feature summary OrCad PCB designer OrCad PCB designer OrCad PCB designer standard Professional Professional /w PspiceUnlimited database x x xnetlist / Crossplace / Crossprobe x x xPadstack & Footprint editor x x x3d Visualization / Flipboard x x xCustomizable, automated drill legend / nC Output x x xVia-in-Pad rules, Blind / Buried Via support x x xautoplacement / Quickplace / Floorplanner x x xdynamic shapes with real-Time Plowing & Healing x x x2-d drafting and associative dimensioning x x xMultiple UndO / redO x x xgerber 274X, 274d artwork Output generation x x xValor® OdB++, OdB++(X) & Universal Viewer x x xHTMl-based reports x x xdFM drCs (exposed copper, slivers, pastemask, etc.) x x xinteractive etch editing (push-n-shove of traces) x x xautomatic silkscreen generation x x xsplit Plane support x x xsKill (programming language) runtime, Macro, & scripting support x x xVariant assembly drawing / Bill-of Material Creation x x xPCB / Cad interfaces - dXF, idF, iFF import, Pads®, P-Cad® x x xManual Testprep (testpoint generation & reuse) x x xsnap Functions (precise drafting of lines /shapes) x x xsamenet Clearance drC support x x xstacked Via edit, Move x x xsingle-sided design Jumper support x x xdifferential Pair routing and rules support x xPlacement / Circuit replication x xComponent alignment Functions x xBlind / Buried Microvia stacking, split, & Merge support x xinteractive delay Tuning (single and differential signals) x xautomatic TestPrep (testpoint generation & reuse) x xConstraint regions / differential Pair region Constraints x xMin / Max length rules support x x

PCB router autorouting Feature summary OrCad PCB designer OrCad PCB designer OrCad PCB designer standard Professional Professional w/ Pspice6 signal layer limit x x256 signal layer limit auto/interactive option auto/interactive optionshape-based or gridded autorouting x xsMd Fanout x xTrace Width by net and net Classes x x45-degree / Memory Pattern routing x xinteractive routing with shoving and Plowing x xinteractive Floorplanning x xOnline design rule Checking x xFlip, rotate, align, Push, and Move Components x xPlacement density analysis x x

1www.cadence.com PCB design sUiTes COMParisOn grid - reV3

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Constraint Manager Feature summary OrCad PCB designer OrCad PCB designer OrCad PCB designer standard Professional Professional w/ PspicePhysical rules x x xspacing rules x x xsamenet rules x x xProperties & drC x x xdifferential Pair rules x xregion rules x x

Capture Front-end / data Management Feature summary OrCad PCB designer OrCad PCB designer OrCad PCB designer standard Professional Professional w/ Pspicegraphical, flat, and hierarchical page editor x x xTcl scripting support x x xOnline design rule check x x xForward- and back-annotation of properties / pin-and-gate swaps x x xgraphical schematic part and library editor x x xCross-probing and cross-placing OrCad PCB editor x x xFPga design-in / pin import & export x x xMultiple PCB netlist interfaces x x xProperty editor for pins, components, nets x x xComponent information Management system Cis option Cis option Cis optionOdBC-compliant component database Cis option Cis option Cis optioninterface to relational database and management systems Cis option Cis option Cis optionCentralized part number and information management system Cis option Cis option Cis optiondatabase query for part selection and parametric properties Cis option Cis option Cis optionassembly variations on a fabricated PCB Cis option Cis option Cis optionPart substitutions and part “not present” definable per variation Cis option Cis option Cis option

PCB si signal integrity Feature summary OrCad PCB designer OrCad PCB designer OrCad PCB designer standard Professional Professional w/ PspicePre- & Post-route signal integrity analysis x xgraphical topology definition and exploration x xinteractive waveform viewer x xMacro modeling support (dMl) x xiBis 5.0 support x xiBis iCM model support x xspectre-to-dMl x xHsPiCe-to-iBis x xlossy transmission lines x xCoupled (3 net) simulation x xdifferential pair exploration and simulation x x

Pspice Circuit simulation Feature summary OrCad PCB designer OrCad PCB designer OrCad PCB designer standard Professional Professional w/ PspicedC sweep, aC sweep, & transient analysis Pspice a/d Pspice a/d xanalog behavioral modeling Pspice a/d Pspice a/d xstimulus editor Pspice a/d Pspice a/d xModel editor for device characterization Pspice a/d Pspice a/d xinteractive waveform viewer & analyzer Pspice a/d Pspice a/d xsensitivity: identifies critical circuit components advanced analysis advanced analysis advanced analysisOptimizer: Optimizes key circuit components advanced analysis advanced analysis advanced analysisMonte Carlo: analyzes statistical circuit behavior and yield advanced analysis advanced analysis advanced analysissmoke: detects component stress advanced analysis advanced analysis advanced analysisParametric Plotter: solution exploration through nested sweeps advanced analysis advanced analysis advanced analysisMathlab-simulink Co-simulation w/ Pspice Pspice a/d + slPs Pspice a/d + slPs slPs option

© 2011 Cadence design systems, inc. all rights reserved. Cadence, the Cadence logo, allegro, OrCad, Pspice, and sPeCCTra are registered trademarks Cadence design systems, inc. all others are properties of their respective holders. 2

Cadence design systems, inc.

Corporate Headquarters 2655 seely ave. san Jose, Ca 95134

The OrCad product line is owned by Cadence design systems, inc., and supported by a worldwide network of Cadence Channel Partners (Vars). For sales, technical support, or training, contact your local Var. For a complete list of authorized Vars, visit www.cadence. com/alliances/channel_partner.

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www.cadence.com 6

Cadence Allegro PCB Design Solution

Allegro PCB Designer Base Plus Options Features

Feature Allegro PCB Designer

Allegro Design Authoring •

Allegro Design Entry CIS •

Constraint-Manager: Physical, spacing and samenet rules •

Constraint Manager: Properties and DRCs •

Constraint Manager: Differential pair rules •

Constraint Manager: Region rules •

Floorplanning, placement, placement replication •

DFA, DFF, DFT •

Dynamic feedback on DFA compliance during placement •

IDF3.0, DXF in/out •

EDMD schema-based ECAD-MCAD co-design •

Native 3D viewer •

Hierarchical interconnect flow planning •

Length-based rules for high-speed signals •

Constraint-driven flow for length-based high-speed signals •

Match groups, layer sets, extended nets •

T-point rules (pin to T-point) •

6-layer automatic shape-based autorouter •

High-speed rules-based autorouting •

Layer-specific rules-based autorouting •

Design planning - plan spatial feasibility analysis and feedback Design Planning Option

Design planning - generate topological plan Design Planning Option

Design planning - Convert Topological plan to traces (CLINES) Design Planning Option

Constraint Manager: Electrical rule set (relection, timing, crosstalk) PCB High-Speed Option

Constraint-driven flow using electrical rules PCB High-Speed Option

Electrical constraint rule set (ECSets) / topology apply PCB High-Speed Option

Formula and relationship based (advanced) constraints PCB High-Speed Option

Backdrilling PCB High-Speed Option

Die2Die pin delay, dynamic phase control, Z-axis delay PCB High-Speed Option

Return path management for critical signals PCB High-Speed Option

Constraint Manager: HDI rule set Miniaturization Option

Micro-via and associated spacing, stacking, and via-in-pad rules Miniaturization Option

Constraint-driven HDI design flow Miniaturization Option

Manufacturing rule support for embedding components Miniaturization Option

Embedd components on inner layers Miniaturization Option

HDI micro-via stack editing Miniaturization Option

Dynamic shape-based filleting, line fattening, and trace filleting Miniaturization Option

Hug contour routing (Flex) Miniaturization Option

Support for cavities on inner layers Miniaturization Option

Concurrent team design - layer by layer partitioning PCB Team Design Option

Concurrent team design - functional block partitioning PCB Team Design Option

Concurrent team design - team design dashboard PCB Team Design Option

Concurrent team design - soft nets PCB Team Design Option

Parameterized RF etch elements editing PCB Analog / RF Option

Asymmetrical clearances PCB Analog / RF Option

Bi-directional interface with Agilent ADS PCB Analog / RF Option

Import Agilent ADS schematics into DE-HDL PCB Analog / RF Option

Layout-driven RF design creation PCB Analog / RF Option

Flexible Shape Editor PCB Analog / RF Option

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Cadence Allegro PCB Design Solution

Cadence is transforming the global electronics industry through a vision called EDA360. With an application-driven approach to design, our software, hardware, IP, and services help customers realize silicon, SoCs, and complete systems efficiently and profitably. www.cadence.com

©2011 Cadence Design Systems, Inc. All rights reserved. Cadence, the Cadence logo, and Allegro are registered trademarks of Cadence Design Systems, Inc., All rights reserved. 22173 05/11 MP/MV/DM/PDF

Feature Allegro PCB Designer

256-layer Autorouting PCB Routing Option

DFM rules-based autorouting PCB Routing Option

Automatic trace spreadiing PCB Routing Option

ATP generation PCB Routing Option

Layer-specific rules-based autorouting PCB Routing Option

26

CADENCE OrCAD SECadence® OrCAD® PCB SI technology helps engineers address signal integrity issues throughout the design process from the conceptual schematic through placement and �nal routing. It provides pre- and post-route topology exploration, signal analysis, and validation, allowing designers to increase circuit reliability and drive known-good interconnect requirements throughout the PCB design �ow. Easy to use and intuitive, these tools represent exceptional value and future-proof scalability to the Cadence Allegro® system interconnect design platform for complex PCB designs to grow with future design demands.

SCALABILITY Unlike other PCB signal integrity solutions, OrCAD PCB SI has the ability to grow with changing topology exploration and SI analysis needs and design technology challenges. Based on Allegro PCB SI technology, the OrCAD PCB SI solution provides the security of scalability to meet future challenges easily. Features and technologies are shared across the OrCAD and Allegro product lines which allows products to be easily upgraded and expanded without the need to translate databases or libraries, learn new applications, or change use models.

PCB Signal Integrity Feature Summary

OrCAD Signal Explorer OrCAD PCB SI Allegro PCB SI XL Macro Modeling Support ( DML) x x x

IBIS 5.0 Support x x xIBIS ICM Model Support x x xSpectre-to-DML x x xHSPICE-to-IBIS x x xGraphical Topology Editor x x xLossy Transmission Lines x x xCoupled (3 Net) Simulation x x xDi�erential Pair Exploration And Simulation x x xCustom Stimulus x xTopology Append x xGenerate Estimated Crosstalk Tables x xDetailed Simulation Reports x xCoupled (>3nets) Simulation x xAllegro Physical Viewer Plus n/a xDi�erential Pair Extraction from Allegro/OrCAD PCB Editor x xDi�erential Pair Extraction from Allegro Design Authoring n/a xCurrent Probes x xMulti-Terminal Black Boxes in Topologies x xCustom Measurement x xPost-layout Selection and Crosstalk Simulation from PCB Designer x xHSPICE Interface x xDi�erential Signal Constraint Capture x xComprehensive Simulation x xSweep Simulations x xConstraint Development and Capture of Topologies x xWide Band Analytical Via Model Generator x xTopology Apply x xConstraint-driven Floorplanning and Placement xAllegro Constraint Manager xColor-Coded Real-Time Feedback on Violations xSpectre Transistor-level Model Support xSource Synchronous Bus Analysis xBatch Simulation xEM Control: Rules Development xEM Control: Rules Checking xEMI Di�erential Simulation xConstraint-driven Routing xAllegro PCB Router XL xStatic IR Drop Analysis xSimultaneous Switching Noise (SSN ) Analysis x

1www.cadence.com PCB SI TECHNOLOGY COMPARISON GRID - REV1

27

Multi-GigabitAllegro PCB SI Multi-Gigabit is an add-on option to Allegro PCB SI products that enables users to develop optimum constraints for a serial link. It includes channel analysis technology that can simulate 10,000 bits in seconds (up to 100 million bits in a few hours) on a typical windows desktop platform. This capability saves system designers the need to build multiple fully con�gured physical prototypes of the system to verify the multi-gigahertz interconnects performance in the lab. Channel analysis technology can also generate optimum “tap” setting recommendations in seconds, shortening design cycle time by weeks.

Power Delivery NetworkAllegro PCB SI features both DC and AC power integrity capabilities. Allegro PCB SI includes static IR drop (DC) analysis technology that veri�es that the power distribution system can provide su�cient current to drive signals. The analysis considers e�ects due to trace neck-down; swiss-cheese planes created by components with dense pin grid arrays; and reduction of available copper caused by trace routing on power and ground planes. The analysis also takes into account all vias that connect multiple ground planes of the same net. AC power integrity is accomplished with Allegro PCB PDN Analysis, an add-on option to Allegro PCB SI. Its unique, integrated design and analysis environment takes the guesswork out of quantifying and controlling noise in power delivery systems. Allegro PCB PDN Analysis integrates proven technology into the Cadence design and analysis environment to address the power delivery issues encountered in high-speed design.

PCB Signal Integrity Feature Summary

OrCAD Signal Explorer OrCAD PCB SI Allegro PCB SI XL

S-Parameter DC Extrapolation Mulit-Gigabit / GXLS-Parameter Generation from Stack-up Mulit-Gigabit / GXLS-Parameter Plotting in SigWave Mulit-Gigabit / GXLTime Domain Simulation of S-Parameters Mulit-Gigabit / GXLLibrary Management of S-Parameters in Model Integrity Mulit-Gigabit / GXLCoupled Via Model Generator for Pre-layout Explorations Mulit-Gigabit / GXLHigh-capacity Channel Simulation Mulit-Gigabit / GXLOptimum Pre-emphasis Bit Con�gurations (“Tap Settings”) Mulit-Gigabit / GXLBER Prediction Mulit-Gigabit / GXLBathtub Curves Mulit-Gigabit / GXLChannel Compliance — Statistical Analysis Mulit-Gigabit / GXLPost-layout MGH Extraction Mulit-Gigabit / GXLSignal Quality Screening of Routed Nets Mulit-Gigabit / GXLVoltage Ripples in Time Domain PDN option / GXLImpedance Requirements Calculator PDN option / GXLDecoupling Capacitor Selection and Placement PDN option / GXLVRM Editor PDN option / GXLDecoupling Capacitor Library Editor PDN option / GXLCross-Probing Between Waveform and Design Canvas PDN option / GXLFrequency Domain Analysis PDN option / GXLIC Switching Currents PDN option / GXLPackage and Die Parasitics PDN option / GXL

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BUSAN Office : 612-020 부산광역시 해운대구 우동 1470 에이스하이테크21 1410호 TEL 051-758-4841 FAX 051-758-4866