ch10 การไบอัสทรานซิสเตอร์ stabilized
TRANSCRIPT
353152 อเลกทรอนกส 1, ภาควชาครศาสตรไฟฟา มหาวทยาลยวทยาลยเทคโนโลยพระจอมเกลาพระนครเหนอ
บทท 10 การไบอสทรานซสเตอรในกระแสตรง(DC Biasing BIPOLAR JUNCTION TRANSISTORS )
DC Biasing Circuits Fixed-bias circuit
Emitter-stabilized bias circuit
Voltage divider bias circuit
DC bias with voltage
feedback
2
Emitter-Stabilized Bias Circuit
เพมตวตานทานในวงจร (RE) ทขา emitter ใหวงจรไบอสแบบเสถยรภาพ
Base-Emitter Loop
From Kirchhoff’s voltage law:
01 EBBEBBCC R)I(βVRIV
0 RIVRIV EEBEBBCC
EB
BECCB
)R(βR
VVI
1
Since IE = ( + 1)IB:
Solving for IB:
Collector-Emitter Loop
From Kirchhoff’s voltage law:
0 VR I V R I CCCCCEEE
Since IE IC:
) R (R – I V V ECCCCCE
Also:
EBEBRCCB
CCCCECEC
EEE
VV R – I V V
RIVV V V
R I V
Example 10.1 For the emitter bias network of Fig. 6, determine:
(a) Ib and IC.
(b) VCE , VC ,VE ,VB and VBC
(a)
(b)
6
Example 10.1 (cont.)
7
ขอสรปของการไบอสแบบ Stability
Stability หมายถง การทท าใหเสถยรภาพของวงจรดขนหรอมการเปลยนแปลงของกระแส(𝐼𝐶)และแรงดน(𝑉𝐶𝐸)ต ากวาวงจรไบอสคงทขณะทอณหภมเพมขนและ Beta () ของทรานซสเตอรเกดการเปลยนแปลง
โดยการน าตวตานทาน RE ตอเขาทขาอมเตอร เปนการปรบเสถยรภาพของทรานซสเตอร
Saturation Level
VCEcutoff: ICsat:
The endpoints can be determined from the load line.
mA0 I
V V
C
CCCE
ERCR
CCV
CI
VCE
V0
Example 10.2 Determine the saturation current for the network of Example 10.1.
which is about three times the level of for Example 10.1
10
mA 67.6
k 3
V 20
k 1k 2
V 20
EC
CCC
RR
VI
sat
Emitter Bias Configuration (cont.) การวเคราะหเสนภาระการท างาน
การวเคราะหเสนภาระการท างานของ emitter-bias ทงหมดตางจากการวงเคราะหของ fixed-bias
The collector–emitter loop equation that
defines the load line is the following:
Choosing IC=0 mA gives
Choosing VCE=0 V gives
11
)( ECCCCCE RRIVV
mA 0
CICCCE VV
V 0
CEVEC
CCC
RR
VI
Example 10.3(a) Draw the load line for the network of Fig. 9(a) on the characteristics for the transistor appearing in Fig. 9(b)
(b) For a Q-point at the intersection of the load line with a base current of 15 A, find the values of
and .
(c) Determine the dc beta at the Q-point.
(d) Using the beta for the network determined in part (c), calculate the required value of RB.
(a) Two points on the characteristics are required to draw the load line,
At VCE=0 V:
At IC=0 mA : VCE=VCC =18 V
The resulting load line appears in Fig. 10.
12
mA 45.5k 1.1k 2.2
V 18
EC
CCC
RR
VI
Example 10.3 (cont.)(b) From the characteristics of Fig. 10, we find
(c) The resulting dc beta is:
(d) Applying Eq. (2):
Solving for RB :
13
mA 3.3 V, 5.7 QQ CCE IV
220A 15
mA 3.3
Q
Q
B
C
I
I
)k 1.1)(1220(
V 7.0V 18
)1(
BEB
BECCB
RRR
VVI
k 1.243
V 7.31A 15
BR
k 910A 15
V 65.13
BR
Voltage Divider Bias
กระแสและแรงดนเกอบจะเปนอสระจากการเปลยนแปลงคาของ
นคอ การไบอสวงจรทมความเสถยรมากขน
Approximate Analysis
Where IB << I1 and I1 I2 :
Where RE > 10R2:
From Kirchhoff’s voltage law:
21
CC2B
RR
VRV
E
EE
R
VI
BEBE VVV
EECCCCCE RI RI V V
)R (RIV V
II
ECCCCCE
CE
Voltage Divider Bias Analysis
Transistor Saturation Level
EC
CCCmaxCsat
RR
VII
Cutoff: Saturation:
mA0 I
VV
C
CCCE
V0 VCE
ER
CR
CCV
CI
Load Line Analysis
Voltage-Divider Bias Configuration วงจรไบอสนจะมความเสถยรมาก กระแสและแรงดนไฟฟาทเกอบจะเปนอสระจากการเปลยนแปลงคาใด ๆ ใน .
การก าหนดคาการไบอสแบบวงจรแบงแรงดนไฟฟา ดงรป จะขนนอยหรอในความเปนจรงทเปนอสระจาก เบตา ของทรานซสเตอร
มสองวธทสามารถน ามาประยกตใชในการวเคราะหการก าหนดคาการแบงแรงดนไฟฟา วธการทแนนอน สามารถน าไปใชก าหนดคาแบบวงจรแบงแรงดนไดเลย วธการประมาณ สามารถน ามาใชเฉพาะในกรณทเงอนไขทเฉพาะเจาะจงทมความพงพอใจ 17
Voltage-Divider Bias Configuration (cont.)
วธการวเคราะหทแนนอน The input side of the network of Fig. can be
redrawn as shown in Fig. for the dc analysis.
The Thévenin equivalent network for the network to the left of the base terminal can then be found in the following manner:
The voltage source VCC is returned to the network and the open-circuit Thévenin voltage of Fig. 14 determined as follows. Applying the voltage divider rule gives
18
21
2121 ||
RR
RRRRRTh
CCRTh VRR
RVE
21
2
2
Voltage-Divider Bias Configuration (cont.)
The Thévenin network is then redrawn as shown in Fig. 15, and IBQ
can be determined by first applying Kirchhoff’s voltage law in the clockwise direction for the loop indicated:
Substituting IE=(+1)IB and solving for IB
yields
Once IB is known, the remaining quantities of the network can be found in the same manner as developed for the emitter-bias configuration. That is,
19
ETh
BEThB
RR
VEI
)1(
)( ECCCCCE RRIVV
0 EEBEThBTh RIVRIE
Fig. 15
Example 10.4 Determine the dc bias voltage VCE and the current IC for the voltage-
divider configuration of Fig.
20
21
2121 ||
RR
RRRRRTh
Voltage-Divider Bias Configuration (cont.)
วธการวเคราะหโดยประมาณ The input section of the voltage-divider configuration can be represented by
the network of Fig.
Where IB << I1 and I1 I2 :
Where RE 10R2:
From Kirchhoff’s voltage law:
21
CC
21
2B V
RR
RV
E
EE
R
VI
BEBE VVV
EECCCCCE RI RI V V
)R (RIV V
II
ECCCCCE
CE
Example 10.5 Repeat the analysis of Fig. using the approximate technique, and
compare solutions for and .
Testing:
Finally,
versus 12.22 V obtained in
Example 10.4
compared to 0.85 mA with the exact analysis.
22
Voltage-Divider Bias Configuration (cont.)
Transistor Saturation
The resulting equation for the saturation current (when VCE is set to zero volts on the schematic) is therefore the same as obtained for the emitter-biased configuration. That is,
Load-Line Analysis
The load line will therefore have the same appearance as that of Fig. 8, with
23
EC
CCCmaxCsat
RR
VII
mA 0
CICCCE VV
V 0
CEVEC
CCC
RR
VI
DC Bias With Voltage Feedback
อกทางหนงของการปรบเสถยรภาพของวงจรไบอสทเปนแบบการปอนกลบจากขา collector ไปยงขาbase.
ในการไอบสใหวงจรจดภาระ(Q-point) มผลเพยงเลกนอยแตทรานซสเตอรจะขนอยกบ beta,
Base-Emitter Loop
)Rβ(RR
VVI
ECB
BECCB
From Kirchhoff’s voltage law:
0EEBEBBCCCC R–I–VR–IRI – V
Where IB << IC: CBCC IIII'
Knowing IC = IB and IE IC, the
loop equation becomes:
0 EBBEBBCBCC RβIVRIR – β–V
Solving for IB:
Applying Kirchoff’s voltage law:
IE + VCE + I’CRC – VCC = 0
Since IC IC and IC = IB:
IC(RC + RE) + VCE – VCC =0
Solving for VCE:
VCE = VCC – IC(RC + RE)
Collector-Emitter Loop
Base-Emitter Bias Analysis
Transistor Saturation Level
EC
CCCmaxCsat
RR
VII
Cutoff Saturation
mA0 I
VV
C
CCCE
V0 VCE
ER
CR
CCV
CI
Load Line Analysis
Transistor Switching Networks
ทรานซสเตอรทมเพยงแตแหลงจาย DC สามารถประยกตใชเปนสวตชอเลกทรอนกสได
Switching Circuit Calculations
C
CCCsat
R
VI
dc
CsatB
β
II
Csat
CEsatsat
I
VR
CEO
CCcutoff
I
VR
กระแสในยานอมตว:
เพอใหแนใจวาอมตว :
Emitter-collector
resistance at saturation
and cutoff:
Switching Time
Transistor switching times:
dron ttt
fsoff ttt
Troubleshooting Hints
- การประมาณคาแรงดน
-Test for opens and shorts with an ohmmeter.
-Test the solder joints.
-Test the transistor with a transistor tester or a curve tracer.
-Note that the load or the next stage affects the transistor operation.
VBE 0.7 V for silicon transistors
VCE 25% to 75% of VCC
PNP Transistors
การวเคราะหส าหรบทรานซสเตอรชนด PNP
วงจรการไบอส เหมอนกบ ทรานซสเตอรชนดNPN แตทแตกตาง กคอทศทางของกระแสจะไหลไปในทศทาง ตรงกนขาม
353152 วงจรอเลกทรอนกส 1
การบาน ท าลงA4
353152 วงจรอเลกทรอนกส 1
353152 วงจรอเลกทรอนกส 1
353152 วงจรอเลกทรอนกส 1