christophe oziol / beng yun ky i nstitut de p hysique n uclÉaire o rsay
DESCRIPTION
DALTON D IGITIZER FROM ALTO VIA N ARVAL. Christophe OZIOL / Beng yun KY I NSTITUT DE P HYSIQUE N UCLÉAIRE O RSAY. VLSI JUIN 2012. Sommaire. LES PREMIERS OBJECTIFS (POURQUOI LA CARTE DALTON ?) LES POSSIBILITES DE LA CARTE LES SYNOPTIQUES LES PREMIERS DEVELOPPEMENTS et TESTS - PowerPoint PPT PresentationTRANSCRIPT
1
Christophe OZIOL / Beng yun KY
INSTITUT DE PHYSIQUE NUCLÉAIRE ORSAY
DALTONDIGITIZER FROM ALTO VIA NARVAL
VLSI JUIN 2012
2
1. LES PREMIERS OBJECTIFS (POURQUOI LA CARTE DALTON ?)
2. LES POSSIBILITES DE LA CARTE
3. LES SYNOPTIQUES
4. LES PREMIERS DEVELOPPEMENTS et TESTS FAITS AVEC DES CARTES D’EVALUATION
Sommaire
3
1. Mettre à jour notre système d’acquisition pour l’accélérateur ALTO(suite à l'obsolescence de la carte COMET)
2. Possibilité de lire deux types de détecteurs Germanium et Silicium
3. Gérer au moins 6 voies analogiques par carte (total = 128)
4. Gestion de « Trigger Less »
5. Mesures de temps (la résolution en temps d’un détecteur Germaniumest ~10ns) (< 2ns attendu)
6. Avoir un lien Gigabit Ethernet vers NARVAL
7. Filtrage numérique
LES PREMIERS OBJECTIFS (POURQUOI LA CARTE DALTON ?)
4
1. La gestion des voies analogiques est faite via des cartes mezzanines ( modulaire).
- 8 voies analogiques (FADC 14bits 250Ms/s) - Ou autres ( FADC 12bits 1Gs/s, …) connecteur au standard FMC (FPGA Mezzanine Card)
2. Un OS Linux embarqué : - Gb Ethernet
- USB 2.0 - PCI-Express 1x (Gen1 250Mo/s) - Possibilité d’embarquer le programme d’acquisition NARVAL
sauvegarde des données directement sur disque dur interne/externe via des connecteurs Sata 2.0
LES POSSIBILITES DE LA CARTE DALTON
5
3. Gestion de Trigger : - Trigger Less (cahier des charges initial)
- Trigger externe via un lien optique (SFP / carte GTS) ou via une entrée LVTTL sur la carte mezzanine.
4. Synchronisation des horloges (25MHz/100MHz): - En interne
- Entre les cartes (LVTTL / GTS Leaf).
5. Chassis rackable 19 pouces 2U
LES POSSIBILITES DE LA CARTE DALTON (suite)
500W3.3v, 5v, 12v
6
FPGAVIRTEX-6
XC6VLX130T
MARVEL µP88F6282
USB 2.0
DDR31Go
Micro SDFlash
socket
EEPROMSPI
2xSATA 2
NANDFlash
GbEthernet
PCI-E1 Lane
RS232
HPC
LPC
GbEthernet
EEPROMConfig
DDR3socket
3x SFPoptical
CLOCKMANAGER
PCIe 1x
POWEREXT_CLK
DEBUG
H-DISK
SLOW CTRLDAQ
I2C
GPIO
JTAG
EXT_CLKTRIGGER
MEZZANINE BOARD RO
OT
END
POIN
T
END
POIN
T
8 voies analogiquesFADCDAC…
LINUXNARVAL
DALTON – SYNOPTIQUE DE LA CARTE MERE
H-DISK
7
UCD9240POWER
MANAGER
12VPTD08A020DCDC 20AAjustable
PTD08A010DCDC 10AAjustable
PTD08A020DCDC 20AAjustable
PTD08A010DCDC 10AAjustable
FILTER
RSENSE
CURRENT SENSEINA333
RSENSE
CURRENT SENSEINA333
RSENSE
CURRENT SENSEINA333
RSENSE
CURRENT SENSEINA333
FILTER
FILTER
FILTER
12V
PMBUS
PTDBUS
PTDBUS
PTDBUS
PTDBUS
1.0V FPGA Core
2.5V FPGA VCCO & Marvell I/O
2.5V FPGA VCCAUX
1.0V Marvell Core
P1V_M88_CS
PVAUX_FPGA_CS
P2V5_FPGA_CS
P1V_FPGA_CS
Temperature senses Mux
CD74HC4051 FAN 12V
Local PTDBUS :####_PWM####_SRE####_FAULT####_EAP####_EAN
Global PMBUS :PMBUS_ALERTPMBUS_CLKPMBUS_DATAPMBUS_CTRL
FAN_TACH
TMUX CTRL
Temp
DALTON – ALIMENTATIONS
8
UCD9240POWER
MANAGER
12VUCD7230 DCDC 6AAjustable
PTD08A010DCDC 10AAjustable
UCD7230 DCDC 6AAjustable
PTD08A020DCDC 20AAjustable
FILTER
RSENSE
CURRENT SENSEINA333
RSENSE
CURRENT SENSEINA333
FILTER
FILTER
FILTER
12V
PTDBUS
PTDBUS
PTDBUS
PTDBUS
1.03V MGT AVCC
1.2V MGT AVTT
1.5V FPGA
3.3V
P3V3_CS
P1V5_FPGA_CS
MGT_AVTT_CS
MGT_AVCC_CS
Temperature senses Mux
CD74HC4051
Local PTDBUS :####_PWM####_SRE####_FAULT####_EAP####_EAN
Global PMBUS :PMBUS_ALERTPMBUS_CLKPMBUS_DATAPMBUS_CTRL
PMBU
S
TMUX CTRL
Temp
DALTON – ALIMENTATIONS
9
UCD9240POWER
MANAGER
12VPTD08A010DCDC 10AAjustable
TL1963 LDO 1.5A
UCD7230DCDC 6AAjustable
FILTER
RSENSE
CURRENT SENSEINA333
CURRENT SENSEINA333
FILTER
FILTER
12V
PTDBUS
PTDBUS
PTDBUS
1.1V ARM VDD_CPU_Core
1.8V
5V USB
P1V8A_CS
P1V1_CORE_CS
Temperature senses Mux
CD74HC4051
Global PMBUS :PMBUS_ALERTPMBUS_CLKPMBUS_DATAPMBUS_CTRL
TMUX CTRL
Temp
PMBU
S
NDS331N FPGA
DALTON – ALIMENTATIONS
10
Xilinx ML605Virtex-6
OpenRD :ARM Processor Marvel 88F6281
FMC108 :8 voies, 14 bits ADC 250Ms/s(ADS62P49)
DALTON – CARTES DE DEVELOPPEMENT
11
SYS_CLK_PSYS_CLK_N
CPU_RESET
CLKLOCKED
DAQ_CLK PCIE_REFCLK_P
PCIE_REFCLK_N
PCIE_RX_P
PCIE_RX_N
PCIE_TX_P
PCIE_TX_N
MEZZANINE BOARD
FMC CONTROLER
FAD
C IN
PUT
ALI
GN
EMEN
T
DIG
ITA
L PU
LSE
PRO
CESS
OR
REA
D-O
UT
OSCILLO-SCOPIE
ENERGY&
TIME
SEQUENCER
PCIEMANAGER
PCIE
EN
DPO
INT
INTE
GRA
TED
CO
REIB
UFD
SG
TXE1
IP PCIEDALTON MANAGER
CLOCK_ MANAGER
DCM
LOCAL PLL CONTROLER
SYS MONITOR
RESET
IDELAYCTRL
DPP_READOUT
SPI/I2C
DALTON – SCHEMA FONCTIONNEL DU FPGA
12
XILINX – PCI-ExpressChips PCIe Type
Virtex-5 EndPoint 1x, 4x, 8x Gen1
Virtex-6 EndPoint/Root 1x, 4x, 8x Gen1,2
Artix-7 EndPoint/Root 1x, 4x Gen1,2
Kintex-7 EndPoint/Root 1x, 4x, 8x Gen1,2
Virtex-7 EndPoint/Root 1x, 4x, 8x Gen1,2,3
PCIe version Speed per lane
Gen1 2.5 GT/s (8b/10b) 250 Mo/sGen2 5 GT/s (8b/10b) 500 Mo/sGen3 8 GT/s (8b/10b) 800 Mo/s
13
…
En mode adressage 32bits chaque paquet est composé de :
- 3 mots d’entête (3 x 32 bits)- Des données. La longueur maximum des données (max payload) varie selon le chipset qui gère le bus PCIe. 128 octets dans la plupart des cas.- 1 mot de contrôle (optionnel)
14
XILI
NX
PCIE
EN
DPO
INT
INTE
GRA
TED
CO
REIB
UFD
SG
TXE1 PCIE_CLK_P
PCIE_CLK_N
PCIE_RX_PPCIE_RX_N
PCIE_TX_PPCIE_TX_N
PCIE_CFGCFGBUS
FIFOASYNC
PCIE_TX
PCIE_REG
TRNBUS
PCIE_IO
PCIE_MANAGER
PCIE_TRNPCIE_IRQ
PCIE_RX
64bitsUSER_DOUT
USER_VAL
USER_ACK
USER_REQ
REGISTERS
USER_CLK
DALTON – SCHEMA FONCTIONNEL DU BLOC PCIe
32bits
15
32bitsCOUNTER
TEMPONFIFO
READ-OUTINTERFACE
IP-PCIE
LINUX
PCIe Gen1 Données Utiles
1x ~ 170Mo/s
4x ~ 450Mo/s
125 MHz
Debian, Ubuntu 12.4, Centos 6, Scientific Linux 6 (Gnome, GTK2)
CONDITION DE TEST
Amélioration possibleLe temps acknowledge IRQ + la relance du DMA ≈1.3µs
IRQ ACKRESTART DMA
16
SLOW SHAPERMWD
CHX_DIN
ENERGY
TRIGGERTIMING FILTER
BASELINEMEAN
SUB FLAT TOPMEAN
PEAKING TIMEDELAYMUX
STOP
ENERGY_EN
Y1Y2Y3Y4
EXT_TRIGGER_IN
FAST SHAPER BIPOLARRC – (CR)2
THRESHOLD
Y5Y4Y3Y2Y1
Y5
DALTON – DIGITAL PULSE PROCESSOR
OSCILLOSCOPIE &
ANALOG INSPECTIONMODULE
SETUPMODULE
OSCILLOSCOPIE &
ANALOG INSPECTIONMODULE
17
Conclusion
- Le schéma de la carte mère est terminé, le routage est en cours.
- Le 1er prototype attendu vers le mois novembre/décembre 2012.
- Planifier le début du schématique de la carte mezzanine.