C ICLOS D EL B US D EL M ICROPROCESADOR 8086

El procesador del 8086 entabla comunicaciones con los elementos externos

a través del bus de direcciones, datos y estado y un bus de control, incorporados

a su arquitectura. Para realizar operaciones de búsqueda de instrucciones y

transferencias de bits (los cuales se pueden traducir en datos), el microprocesador

ejecuta los llamados “ciclos del bus”. El mismo consta de cuatro (4) periodos de

reloj, denominados estados T. Ver el primer anexo.

Eventualmente, durante el primer estado (T1), el microprocesador obtiene

una dirección a través de las 20 líneas del bus multiplexado de direcciones, datos

y estado. Dicha dirección es considerada valida cuando se origina un flanco

descendiente en la señal ALE. La misma, es producida en un sistema mínimo, por

el procesador, mientras que en un sistema máximo se requiere un controlador de

bus 8288 para generarla.

Por otra parte, la señal S2-M/IO, advierte si se está llevando a cabo un

acceso a la memoria o a los dispositivos de entrada y salida del microprocesador.

A partir del segundo estado (T2), la dirección del bus multiplexado es

removida por el procesador, mientras que a las señales S3, S4, S5 y S6 toman el

control a través de las cuatro líneas más significativas del bus. Estas contribuyen

con la información siguiente:

- Para las señales S3 y S4.

Dependiendo de la combinación de los estados lógicos de las señales, se

obtienen las siguientes direcciones:

S3 S4

0 0 Dirección relativa al segmento extra.

0 1 Dirección relativa al segmento Stack.

1 0 Dirección relativa al segmento de código CS o ninguna.

1 1 Dirección relativa del segmento de datos DS.

- Para la señal S5.

Esta señal tiene como propósito específico advertir el estado de la bandera

de interrupción del procesador.

- Para la señal S6.

Dependiendo del estado lógico de esta señal, se indica cuando la unidad de

procesamiento central está actuando sobre el bus; si el estado lógico del mismo es

cero (0) entonces el CPU está actuando sobre el bus, de lo contrario este no

actúa.

Por otro lado, en ese mismo tiempo, la unidad de procesamiento central

(CPU), lleva a cabo dos posibles procesos definidos como ciclo de lectura y

escritura. En el caso de que el ciclo sea de lectura, el CPU coloca las dieciséis

(16) líneas menos significativas en estado de alta impedancia (en pocas palabras

se muestrea los datos), mientras que si el ciclo es de escritura, el mismo coloca

los datos en las 16 líneas del bus multiplexado.

En consecuencia, se puede expresar que durante los estados T1 y T2, la

unidad de procesamiento central del microprocesador ejecuta tareas referentes a

la generación de información asociada a la dirección del dato, sentido de

transferencia y operaciones de lectura o escritura de datos, para lo cual se

accionan las señales DEN, DT/R, RD y WR.

Posteriormente, durante el tercer estado (T3) del ciclo del bus, la unidad

central de procesamiento sigue suministrado información de estado contenida en

las cuatro líneas de más peso del bus de direcciones multiplexado, mientras que

en las 16 líneas de menos pesos se retendrá los datos correspondientes a un

ciclo de escritura o muestreados en un ciclo de lectura. A partir de este momento,

si dispositivo no es capaz de transferir los datos contenidos a la velocidad

señalada, el mismo deberá advertirlo, alojando un nivel 0 en la línea READY,

indicando que no puede, esto activa un semiciclo de espera denominado TW, en

donde la unidad central de procesamiento se ve a obligada a entrar en un estado

de espera (WAIT), mientras se termina de realizar la transferencia. Una vez

terminada la transferencia, el mismo se encarga de introducir un nivel 1 por la

línea READY y de esa manera comenzara el cuarto periodo de reloj.

Finalmente, en el cuarto estado (T4), las líneas correspondientes al control

de memoria y entradas y salidas se deshabilitan, entonces sobre el bus del

sistema se presenta un ciclo, compuesto por una serie de eventos asíncronos que

apartan el dispositivo o la posición de memoria, a través de una dirección anexa a

una señal de lectura o escritura que acompaña el dato.

A NEXO 1

FIGURA 1. CICLOS DEL BUS DEL MICROPROCESADOR 8086.

FUENTE: INTEL CORPORATION, (1990). “8086 16-BIT HMOS

MICROPROCESSOR 8086/8086-2/8086-1”. ORDER NUMBER: 231455-

005. PÁG. 9.