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Pro

cess

or

㈜에이디칩스는

축적된

기술력과

안정된

경으로

연구개발에

혼신을

기울여

세계적으로

주목

받는

설계

전문

반도체

회사로의

미래를

열어가기

위하여

전력하고

있습니다.

국산프로세서 지원센터주소 : 서울시 강남구 대치동 1009-5 국민제1빌딩 8층 ㈜에이디칩스Homepage : www.core-a.or.krTel : 02-2107-5858 Fax : 02-571-4890E-mail : korcores@adc.co.kr

국산프로세서 지원센터

32-bit Embedded Processor

32-bit Embedded Processor

핵심반도체 설계재산권 사업

외산에의존해온비메모리반도체분야의핵심설계재산권을국내에서자생적으로창출,지원, 교육할수있는기반조성하여대외기술경쟁력향상목 적

독자적인임베디드프로세서설계기술확보주변IP 및소프트웨어개발을통한독자플랫폼확보( 핵심주변IP설계기술확보/ 온칩디버거HW, SW 기술확보/ 컴파일러개발)사업성과

국내임베디드프로세서및플랫폼설계기술발전가속화임베디드프로세서수입대체및라이센스비용절감을통한전자산업경쟁력제고

기대효과

생활의 조각들을 차지하고 있는보이지 않는 인프라인 반도체 산업의 중심,

(주)에이디칩스가 열어 갑니다.

특허청 지원으로 개발한 임베디드 프로세서Core-A의 원활한 보급, 활용확산, Core-A사용 기업 및 기관에 대한 실용적인 기술지원및 지속적 사용 환경 개선을 위해 국산프로세서지원센터를 ㈜에이디칩스에 두어 운 하고있습니다.

주소 : 서울시 강남구 대치동 1009-5 국민제1빌딩 8층국산프로세서지원센터

Homepage : www.core-a.or.krTel : 02-2107-5858Fax : 02-571-4890E-mail : korcores@adc.co.kr

확산 및 지원활동

국산프로세서지원센터

Marketing

기업마케팅라이센싱관리확산전략기획

하드웨어 확산지원및 플랫폼 개발Core-A 검토시스템 시뮬레이터개선및보급CAD 툴포팅사용환경개선응용SoC 개발

소프트웨어 확산 지원

개발환경개선운 체제포팅지원컴파일러/디버거개선응용프로그램개발

응용보드 설계 및 지원

FPGA 보드개발응용지원

IP요청신청www.core-a.or.kr

기술협력협약서(NDA) 다운로드

기술협력협약서2부(지원센터우편발송)

적정성검토후IP 다운로드승인및통보(E-mail)

IP 다운로드www.core-a.or.kr

기술협력협약서는신청자와지원센터각1부씩보관

Core-A 신청절차

Core-A & PeripheralIP Description

가 우뚝 서겠습니다.

반도체 산업의 중심에

Core-A IP▷Core-A 32bit Embedded Processor▷On-Chip Cache Controller▷On-Chip Memory Management Unit(MMU)▷On-Chip Debug System▷Core-B Lite Bus▷Core-A Tool Chain▷32-bit Integer Digital Signal Processor &

High Speed FPU

Peripheral IP▷Synchronous Static Memory Controller▷Dynamic Memory Controller▷ Interrupt Controller(VSL005)▷TIMER(VSL006)▷UART(VSL001)▷Parallel Interface(VSL006)▷ I2C Interface(VSL003)▷ I2S Interface(VSL004)▷CAN Controller▷USB2.0 Protocol Layer Core

& USB2.0 UTMI I/F Core▷LCD Controller

Core-A Processor

Core-A Processor는 RISC 타입의 32bit 임베디드 프로세서로서 간단한 하드웨어 구조를 통해

적은gate count를가지면서도Code Density 및효율적인DSP 프로그램의처리를위한구조로

되어있다. FPU와같은Coprocessor를위한인터페이스를가지고있으며, Core-B Lite 와같은

On-Chip High-Speed Bus를통해서SoC 내의다른IP블록과연결된다.

5-stage 파이프라인을 통해서 0.13um 공정에서 300MHz급의 동작속도를 가지며, Verilog

HDL로기술되어합성가능한Soft IP이기때문에사용자들이쉽게사용할수있다.

High speed 32-bit Embedded RISC ProcessorFully synthesizable soft core (Verilog HDL)300MHz at 0.13umSupports Core-B Lite bus protocol and AMBA high performance bus protocolHigh performance 32-bit data-path with 32-bit fixed length instruction setSeparated bus architecture, 5-Stage pipeline16x32-bit general purpose registersLittle-Endian operationPowerful memory load/store instructionsPowerful immediate handling32-bit ALU operation with operand shiftConditional move and branchinstructionsProgrammable delay slotNOP Field for all instructionsCoprocessor interfaceApplication specific register interface foraccelerators- Tightly coupled memory On-Chip cache controller referenceDirect-mapped cache 4KBWrite-back / Write-allocate policyOn-Chip memory management unitDebugging CapabilityJTAG debuggerGNU debugger supportSupport up to 4 Coprocessors

Core-A embedded microprocessor can be used in wide range applications such aswireless/wired communication, consumer electronics, automotive, and various MCU market

Core-A IP Manual, Core-A Instruction Manual, Core-A Instruction map, Core-AArchitecture ManualCore-A Instruction Set Simulator Reference ManualCache IP Manual, Cache Reference ManualMMU IP Manual, MMU Reference Manual

Core-A를위한Level-1 Cache Controller로써, 4KB Direct-Mapped Cache(4-word의Line

Size, 256개의 Set)를 지원한다. Tag Memory는 Valid bit과 Dirty bit을 포함하여 22bit

Word로 구성되어 있으며, Write-Miss의 경우 Write-Back/Write-Allocate Policy에 의해 동

작하며, 4-word Write Back Buffer가On-Chip System Bus와연동하여동작한다.

또한, Cache Read Miss 시 Critical Word First 방식으로데이터를Core-A Processor에게전

달해주어 데이터를 기다리는 시간을 최소화한다. Coprocessor Interface를 통해서 특수한 형태

의Operation을수행할수있다.

On-Chip Level-1 Cache ControllerWrite-Back with 4-word Write-BufferWrite-Allocate at Write-MissCritical Word First at Read-MissSpecial Cache Operations via Core-A Coprocessor InterfaceInvalidate All LinesIndexed Line CleanIndexed Line Load TagIndexed Line Load DataIndexed Line InvalidateIndexed Line Store TagIndexed Line Store Data

GeneralDescriptions

Features

Applications

AvailableDocuments

9

GeneralDescriptions

Features

On-Chip Cache Controller

8

Core-A Processor

GeneralDescriptions

Features

Applications

AvailableDocuments

On-Chip Level-1 Separate Cache Controller with Core-A

On-Chip Debug System(OCDS)은 프로세서의 디버거 구현을 위한 통합 개발 환경이다. OCD

는 심볼릭 레벨(C/Assembly level)에서 프로세서의 ISS모델을 이용한 디버깅 모드와 자체적으

로 설계한 디버깅 로직인 OCD(On-Chip Debugger)를 대상 프로세서에 내장해서 실제 프로세

서내부의동작을제어해서디버깅하는원격디버깅모드를지원한다. On-Chip Debug System

은 3부분으로 나눌 수 있다. On-Chip Debug(OCD) Logic은 칩내분에 내장되어 Core-A와 연

동해서다양한디버깅기능을지원하는기능을하는블록이다. 그리고모든디버깅동작을PC상

에서 Source level과 Assembly level에서 디버깅하기 위해서 Eclipse GUI환경에서 GNU

Debugger(GDB)와연동해서동작하는SW Debugger가있고, PC상의 SW debugger와 Core-

A의OCD 블록을연결해주는SW인터페이스모듈(Target-Side Debug Agent) HW 인터페이스

보드(Emulator Board)로구성되어있다.

Software DevelopmentC/Assembly Level DebuggingProcessor Debugging and VerificationCompliant JTAG ProtocolBreakpoint/WatchpointUnlimited Number of Software BreakpointRead/Write MemoryRead/Write RegisterSingle Step

● 소프트웨어 디버거오픈 소스형태로 개발되어서 이미 다양한 상용 프로세서의 디버거로 사용 되고 있는 GDB(GNU Debugger)를이용해서 프로세서의 아키텍처 의존적인 부분을 분석하여 수정하고 추가하는 방식으로 구현하 다.

● On-Chip Debugger 코어 외부에 병렬적으로 동작하면서 코어와 메모리 사이의 어드레스/데이터 버스의 변화를 모니터링 하는 방식으로 디버깅 동작을 한다.

● Interface and Control Block인터페이스 & 컨트롤 블록은 소프트웨어 디버거와 프로세서 내부의 OCD블록 사이를 연결하는 기능을 하는 부분을 가리킨다. 기본적인 동작 메커니즘은 소프트웨어 디버거가 필요한 디버깅 정보를 얻기 위해서 JTAG 신호를 이용해서 프로세서 내부의 OCD블록을 제어하고, OCD의 디버깅 정보를 소프트웨어 디버거에 전달하는 형태로 동작한다.

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GeneralDescriptions

Features

Implemention

On-Chip Debug System

On-Chip Debug System

On-Chip Memory ManagementUnit(MMU)Core-A 아키텍처를 위한 메모리관리장치(Memory Management Unit : MMU)는 가상메모리

(Virtual Memory) 환경을 지원하기 위한 장치로서, 물리어드레스(Physical Address)를 가상어

드레스(Virtual Address)로 변환하고, 메모리 어드레스에 대한 접근 권한(Access Permission)

을 검사하며, 메모리 어드레스에 대한 Cache의 사용 유무를 검사한다. 이러한 기능은 메모리에

존재하는 Page Table을 통해 이루어진다. MMU는 Coprocessor I/F, Local Bus I/F, 그리고

on-chip Bus I/F와 연결되어있으며 내부에 Fully-Associative 16 entry TLB를 가지고 있다.

TLB Miss시 어드레스 변환을 위해 메모리에 존재하는 페이지 테이블에 접근하는 Page Table

Walk는MMU가하드웨어적으로수행하게된다.

Address Translation(Physical Address Virtual Address)Memory Access Permission2-level Page TableSupport Two Page Size(4KB/4MB)Hardware-Managed Page Table Walk16 fully-associative entries in TLBSupport Special TLB operations via Core-A Coprocessor InterfaceInvalidate All EntriesInvalidate One Entry selected by Virtual Page NumberLock Dwon(Wiring)

GeneralDescriptions

Features

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On-Chip Memory Management Unit(MMU)

Core-A Tool chain은Core-A 프로세서용소프트웨어개발툴의모임이며, C 컴파일러, 어셈블

러, 링커 및 Binary utility로 구성되었다. 컴파일러는 ISO(International Standardization

Organization)에정의된모든구문을지원하며, 소스수준의디버깅을위하여DWARF2 형태의

디버깅정보를출력한다. 컴파일러는3단계의최적화를지원하고있으며, 각단계에서는Core-A

의 특성을 고려한 machine-dependent 최적화를 수행한다. 어셈블러는 ELF 형식의 오브젝트

코드를 출력하며, 링커는 재배치 가능한 ELF 오브젝트 파일과 라이브러리를 입력받아, 최종 실

행파일을 생성한다. 링커 스트립트를 이용하여 메모리 맵(Memory Map)에 따라 프로그램 코드

및 데이터가 원하는 위치에 출력되도록 링커를 제어할 수 있다. Binary utility는 디스어셈블

(disassemble), 파일형식변환, 라이브러리생성기능등을제공한다.

● 어셈블러 및 링커Core-A Instruction용 바이너리 코드 생성자료의존성(data Dependency) 분석을 통한 자동 NOP(No Operation) 명령어 삽입ELF(Executable and Link Format) 및 Flat(uClinux 실행 파일 포맷) 파일 생성Link Script를 사용해 메모리 맵(Memory Map)에 따라 프로그램 코드 및 데이터의 위치를 지정

● 디스어셈플러, 파일포맷 변환기 및 라이브러리 생성기디스어셈블러를 통한 실행파일의 디스어셈블 기능 및 파일 포맷 변환라이브러리 생성기를 이용한 라이브러리 구현 지원

● 컴파일러ANSI C 언어 구문 지원Inline Assembly Syntax 및 매크로 지원DWARF2 포맷 디버깅 정보의 생성Embedded C library(newlib), uClinux의 C library(uClibc) 지원Floating Point 연산지원3단계의 Machine-independent 및 Machine-dependent 최적화 수행

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GeneralDescriptions

Features

Core-A Tool ChainCore-B Lite Bus

Core-B Lite는On-Chip System Bus를위한High-Performance Bus로, 고성능합성가능한

디자인들을 연결하는 데에 필요한 조건들을 언급해 놓은 하나의 Protocol이다. Core-B Lite는

Multiple Masters, Multiple Slaves를 지원하며, Pipeline Operation을 기본으로 Tranfer를

수행한다. Core-B Lite는현재가장널리쓰이고있는AHB의기본적인특징을Split Transfers

와 Unspecified Burst Transfers를 제외하고 모두 지원하며, Central Multiplexor

Interconnetion 방식을 이용해 Master와 Slave를 Bus에 연결하는 Non-tristate

Implementation 방식을 채택하고 있다. 즉, 다수의 Master와 다수의 Slave가 직접 Core-B

Lite Bus에 연결되는 것이 아니라 각각이 MUX를 통해서 Bus에 연결되는 방식을 취하고 있으

며, 각Bus의소유권은Arbiter와Decoder가특정지점에서의상황을보고결정해주게된다.

Burst Transaction(=Burst Transfer)Single Cycle Bus Master HandoverNon-tristate ImplementationVariable Length of Burst TransfersStart-up address

GeneralDescriptions

Features

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Core-B Lite Bus Interconnection

····

····

Synchronous Static Memory Controller

SSMC는AMBA(Advanced Microcontroller Bus Architecture) 버스와호환되는SoC(System

On Chip) IP이다. SSMC의내부구성은NAND 컨트롤러, SRAM 컨트롤러그리고AMBA 버스

인터페이스로이루어져있다.

SRAM 컨트롤러가지원하는메모리타입은아래와같다.

synchronous or asynchronous SRAM

NOR flash

NAND flash devices with SRAM interface

NAND 컨트롤러가 지원하는 메모리 타입은 Multiplexed Address/Data Bus 구조를 갖는

NAND flash 메모리이다.

The SSMC macro block offers the following featurescompatibility with AMBA AHB on-chip bus systemsprogrammable interrupt generation to indicate NAND flash statusprogrammable cycle timings, and memory with per chip selectprogrammable address cycles and command values for NAND flash accesses enabling operationwith a variety of NAND devicessupport for multiple clock domains and configurable to be synchronous or asynchronousThe SSMC supportsasynchronous static memory-mapped devices including RAM,ROM and flashsynchronous static memory-mapped devices including synchronous burst flashasynchronous burst mode read access to burst mode ROM and flash devices8, 16, and 32-bit wide external memory data pathsLittle-endian and big-endian memory architecturesAHB burst transfersmultiple memory clock domains and frequencies availableconfigurable size at reset for boot memory bank using external control pinsindedendent byte lane control for each memory bank

GeneralDescriptions

Features

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32-bit Integer Digital Signal Processor32-bit Integer Digital Signal Processor는 RISC형의 명령어를 채택한 고속 DSP Core이다.

IP는2개의독립된데이터Bus를가지고있기때문에2개의32비트데이터를동시에메모리로부

터 읽거나 쓸 수 있으며, 68-bit ALU(Arithmetic Logic Unit)는 Double Precision 연산을 가

능하게하며, 연산명령과데이터메모리로부터읽거나쓰는명령을동시에수행하는parallel 명

령어도 제공한다. IP는 Data 및 프로그램 RAM을 내장하고 있으며 프로그램 메모리로의

Download를 위한 다양한 Booting 모드들을 제공한다. IP는 외부 Interface을 위하여 다양한

Serial Port/Parallel Port를지원한다.

200MIPS/32-bit Fixed Point RISC DSPNear 1 Instruction/Clock Performance24-bit Instruction WordDual Bank Data Memory68-bit ALU Operation/Barrel Shift(Two 68-bit ACCs)32x32-bit Signed/Unsigned MultiplierParallel Load/Store/Rmov withArithmetic InstructionI/O Interface (EMIF, 16-bit ParallelPort, 2 Serial Port)In Circuit Emulation LogicBit manipulation InstructionSigned, Unsigned InstructionZero Overhead LoopDouble Precision OperationSupporting Many Addressing Mode Register, Immediate, Direct, Indirect (Post Inc/Dec, Indexed,Circular, Bit-reverse)

Audio/Voice 신호처리 시스템 고속 무선통신 모뎀의 신호처리멀티미디어 기기의 신호처리 MCU 등의 Embedded Applications

Fully IEEE 754 Standard CompatibilitySingle Precision (32bit) 연산 지원Double Precision(64bit) 연산 지원Denormalized Number의 HW 처리 가능Core-A 의 Coprocessor Interface 규격을 따름39개의 데이터 연산 Instruction과 14개의 데이터 전달Instruction 지원Register 구성16개 32bit GPR(General Purpose Registers)- Double Precison(64bit) 연산 시 2개의 GPR을 묶어

서 사용1개 32bit SPR(Special Purpose Registers)4개의 FPU ALU block으로 구성ADD/SUB Block : Addition, Subtraction, Compare, Copy, ABS, NEG 연산 처리Multiply Block : Multiply 연산 처리- Modified Booth Algorithm- Wallace TreeDIV/SQRT Block : Division, Square Root 연산 처리Radix-4 SRT AlgorithmCVT/LD Block : Data Conversion, Data Load 연산처리

GeneralDescriptions

Features

Applications

Features

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Synchronous Static Memory controller

High Speed FPU

32-bit Integer Digital Signal Processor의 블록도

64-bit FPU Core

Dynamic Memory Controller

다이나믹 메모리 컨트롤러의 인터페이스는 AMBA 버스와 호환된다. 다이나믹 메모리 컨트롤러

는 임베디드 SoC나 ASSP 등의 칩의 SDRAM, DDR SDRAM의 인터페이스 역할을 한다. 칩 내

부와의 인터페이스는 AMBA 버스를 통해 연결되며 칩 외부의 SDRAM이나 DDR SDRAM과의

연결은PAD 인터페이스를통해이루어진다. 컨트롤레지스터에대한접근은AMBA 버스를통해

이루어진다. 추상적인PAD 인터페이스를통해칩내부와외부는최적의동기화방식이적용되었다.

Compliance to the AMBA Specification onwards for easy integration into SoC implementationFour independently controlled chip selectsRTL can be compiled for a range of data bus widths. For example 32-bit AHB to 32-bit SDRAM,DDR SDRAM, 32-bit AHB to 16-bit SDRAM, DDR SDRAM.Three clock cycle latency from AMBA bus HSEL ram assertion to the issue of a SDRAM, DDRSDRAM command.The DRAM controller supports the commands listed in Appendix B Dynamic Memory ControllerCommand DescriptionsTwo reset domains allow SDRAM, DDR SDRAM contents to be preserved over a soft reset.Power saving modes allow SDRAM, DDR SDRAM CKEout[3:0] and CLKOut.Controller supports 2K, 4K and 8K row address memory parts, i.e. typical 256 Mbit, 128 MBit, 64Mbit and 16 Mbit parts, with 8, 16 or 32 DQ bits per device.AHB ports support little- or big-endian byte order.

GeneralDescriptions

Features

16

Interrupt Controller (VSL005)

VSL Interrupt Controller는 AMBA 호환으로 개발되고 테스트된 System-on-Chip(SoC)

peripheral이다. 이 Interrupt Controller는 interrupt latency를 개선하기 위해 모든

interrupt source에 대한 vectored interrupt를 지원한다. VSL Interrupt Controller는

software/hardware interrupt priority level과 software/hardware interrupt priority level

masking 기능을갖고있다. 또한, daisy-chain interface와VIC Port interface를가진다.

AMBA 2.0 AHB/APB compliant32 interrupt sources16 software interrupt priority levels 32 hardware interrupt priority levels Hardware interrupt priority level masking Software interrupt priority level masking Software interrupt generation Privileged mode support for restricted access Interrupt Controller daisy chaining support Support for ARM v6 processor VIC port in synchronous mode and asynchronous mode

Interrupt Status Register Interrupt Selection Register Interrupt Enable Register Software Interrupt Register Protection Register Interrupt Masking Register Vector Address Register Interrupt Priority Register ISR Register

GeneralDescriptions

Features

Registers

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Interrupt Controller(VSL005)

Dynamic Memory Controller

UART (VSL001)

VSL UART는 주변장치로부터 받은 직렬 데이터를 병렬 데이터로 변환하거나 또는 병렬 데이터

를직렬데이터로변환하여주변장치로전송하는직렬통신장비이다. VSL UART는기존의소프

트웨어를 지원하기 위해 16550 표준 방식과 호환성을 가진다. 또한 설정 가능한 송/수신용 버퍼

를갖고있으며소프트웨어오버헤드에의한CPU의부담을줄이기위해 16750과호환성을갖는

Auto Flow Control 모드를구현하고있다.

AMBA 2.0 AHB/APB compliantUART 16550C compatibleDouble configurable FIFOProgrammable FIFO thresholdInternal diagnostic capabilitiesFull Prioritized interrupt system controlsLine break generation, detection and reportingAuto flow controlDMA supportFully programmable serial - interface characteristicsFalse start bit detectionComplete states reporting capabilities

Line control register Line status registerFIFO control register Interrupt identification register Interrupt enable register Modem control registerModem status register Scratch registerDivisor latch-LS register

GeneralDescriptions

Features

Registers

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TIMER (VSL006)

TIMER는 Interval, Watchdog 그리고PWM의3가지모드를지원하며, AMBA의AHB와APB

에호환된다. Interval 모드는각정해진시간간격마다인터럽트를발생시키며Watchdog 모드

는시스템에러로부터정상상태로복귀시킨다. 그리고PWM 모드는펄스신호를발생시킨다.

AMBA 2.0 AHB/APB compliant Up to eight 32-bit channel Each channel can be in-dependently programmed Clock prescaling (1~1024) Interrupt generated at register match (HI, LO) Counter reset at HI register match Support single run mode Support PWM mode Support Watchdog mode Configurable output at Watchdog mode : Interrupt, Reset Configurable period of reset signal Restart signal by register write at Watchdog mode

HI value registerLO value registerControl registerInterrupt status registerEnd of Interrupt registerWatchdog restart registerAll interrupt status registerEnd of all interrupt register

GeneralDescriptions

Features

Registers

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UART(VSL001)

Timer(VSL006)

I2C Interface (VSL003)

I2C는 device간에 간단하고 효율적인 데이터 교환 방식을 제공하는 two-wired bi-directional

serial bus이다. I2C는많은device사이에이따금근거리통신이요구되는application에적합하

다. I2C는multi-master bus이며, 이를위해둘이상의master가동시에bus 제어를시도할경

우데이터오류를방지하는collision detection과arbitration을포함한다. Interface에는3가지

전송 속도가 있으며, Normal(100Kbps), Fast(400Kbps), High(3.5Mbps) speed가 있다. 기본

적으로 100Kbps와 400Kbps mode를 지원하며, High speed의 경우에는 special IO가 필요하

다. 이 IO를사용할수있다면, High speed 역시지원한다.

Compatible with Phililps I2C standardCompatible with AMBA 2.0 AHB/APBMulti master operationArbitration lost detection Bus busy detection Start/Stop/Repeated Start /Acknowledge generationStart/Stop/Repeated Start detectionFully synthesizable

Transmit address register Transmit data registerCommand registerPre-scale register Self-address registerControl registerStatus registerReceive data register

GeneralDescriptions

Features

Registers

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Parallel Interface (VSL006)

Parallel Interface는 병렬 통신으로써 IEEE 1284에 호환되며 Compatibility, Nibble, Byte,

EPP 그리고ECP 모드를지원한다. AMBA 2.0 AHB와APB에직접연결되어데이터전송이용

이하며높은전송속도를위해두개의FIFO를가진다.

IEEE1284 spec fully compliant Host side support Compatibility, nibble, byte, EPP, ECP mode support Hardware handshaking in all data transfer modes Full hardware support for all data transfer modes Automatic data transfer in all data transfer modes Easily interfaced to generic bus interface Two 8 byte, 16 deep FIFOs DMA capability in ECP mode of operation for full-speed data transfer

Device Status RegisterDevice Control RegisterDevice Data RegisterECP Mode Device Status Register Control Port RegisterStatus Port RegisterData Port Register

GeneralDescriptions

Features

Registers

20

I2C Interface(VSL003)

Parallel Interface(VSL006)

CAN Controller

CAN은초기자동차산업분야에적용하기위해표준화된고속직렬네트워크방식의통신프로토

콜이다. 고속의 데이터 전송률을 가지면서 높은 잡음에 대한 면역성과 오류 검출 능력이 뛰어나

다. 현재자동차산업분야나우주항공산업까지폭넓게사용되어지고있다.

AMBA 2.0 APB com-pliantBroadcasting of messagesMessage is identified by a uniqueMulti-Master bus accessBus topologyVery high error detection capabilitySophisticated error handling and error confinementFully synthesizable

Reference SJA1000 datasheet

GeneralDescriptions

Features

Registers

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I2S Interface (VSL004)

I2S-bus(Inter-IC Sound bus)는ADC, DAC, DSP, CPU등의장치들간에Stereo audio 음원을

Serial 통신으로전송한다. Philips Semiconductor에서창안되어현재많은반도체업계에서널

리사용되고있다.

Compatible with Philips I2S standardCompatible with AMBA 2.0 AHB/APBSupports wide transmit data rateSupports DMA controller interface Supports Master/Slave Transmitter modes Supports internal FIFOFully synthesizable

Data RegisterMode RegisterResolution RegisterRatio RegisterSwap RegisterRequest Time RegisterEnable Register

GeneralDescriptions

Features

Registers

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CAN ControllerI2S Interface(VSL004)

LCD Controller

본 LCD 제어기는 AMBA 버스 호환의 On Chip peripheral 제어기이다. LCD 제어기는 최대

1024x1024 해상도의 TFT-LCD 디스플레이 패널을 지원하며, 대표적인 LCD 제어기인 ARM

PrimeCell LCD controller(PL110) 등과는 달리 DMA의 제어기를 내장하여 별도의 외부 DMA

포트를필요로하지않는다.

Compliance to the AMBA 2.0 SpecificationDual 16-deep programmable 32-bit wide FIFOs for buffering incoming display dataSupport Thin Film Transistor (TFT) color displayResolution programmable up to 1024x102416, 24 bits per pixel (BPP) non-palenttized display, for color TFTProgrammable timing for different display panelsFrame, line and pixel clock signalsData enable signal for TFT panels

LCDtiming0 LCDtiming1LCDtiming2LCDtiming3LCDControlFrame buffer addressBacklight control

GeneralDescriptions

Features

Registers

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USB 2.0 Protocol Layer Core

USB 2.0 controller의 protocol layer는모든USB data 입출력과제어통신을담당한다. USB

2.0 controller의protocol layer의특징은다음과같다.

Support DMA function

USB Packet encoding

USB Packet decoding

This protocol layer core는 Register block, UTMI I/F, Memory controller와함께USB 2.0

function controller 구현에사용된다.

Support DMA functionUSB Packet encodingUSB Packet decodingProgrammable length of buffermemory addressFully synthesizable

USB 2.0 controller의UTMI Interface는function controller 와PHY 사이의통신을담당한다.

Support Full/High speed of USB 2.0 transfer

Detect speed of USB transfer mode(Full/High)

Support UTMI I/F standard

Support Full/High speed of USB 2.0transferAuto-detect speed of USB transfermode(Full/High)Support UTMI I/F standardInclude Tx/Rx FIFO

GeneralDescriptions

Features

GeneralDescriptions

Features

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USB 2.0 Protocol Layer Core

USB2.0 UTMI I/F Core

USB 2.0 UTMI I/F Core

LCD Controller

TotallyCommitted

tocustomer

satisfaction