cyclone vデバイスのi/o機能、cyclone vデバイス・ …...5‒2...
TRANSCRIPT
CV-52005-2.0
© 2012 Altera Corporation. All rights reserved. ALTERA, ARRIare trademarks of Altera Corporation and registered in the U.Strademarks or service marks are the property of their respectivsemiconductor products to current specifications in accordanceservices at any time without notice. Altera assumes no responsdescribed herein except as expressly agreed to in writing by Alon any published information and before placing orders for pr
Cyclone Vデバイス・ハンドブックVolume 1:デバイスのインタフェースおよび統2012 年 6月
June 2012CV-52005-2.0
5. Cyclone V デバイスの I/O 機能
この章では、Cyclone® V の I/O エレメント(IOE)の機能について詳しく説明し、既存
および新たに登場する I/O 規格および要件にどのように準拠するか説明します。
Cyclone V の I/O は、幅広い機能をサポートします。
■ 非電圧リファレンス形式および電圧リファレンス形式のシングル・エンド I/O 規格
■ 低電圧差動信号(LVDS)、スケーラブルな低電圧信号(SLVS)、RSDS、mini-LVDS、HSTL、HSUL、および SSTL の I/O 規格
■ シリアライザ / デシリアライザ(SERDES)
■ プログラマブル出力ドライブ強度
■ プログラマブル・スルー・レート
■ プログラマブル・バス・ホールド
■ プログラマブル・プルアップ抵抗
■ プログラマブル・プリエンファシス
■ プログラマブル I/O 遅延
■ プログラマブル電圧出力差(VOD)
■ オープン・ドレイン出力
■ 直列 On-Chip Termination(RS OCT)
■ 並列 On-Chip Termination(RT OCT)
■ 差動 On-Chip Termination(RD OCT)
■ 高速差動 I/O のサポート
1 この章の情報は、特に記述がない限りすべての Cyclone V バリアントに適用可能です。
この章は、以下の項で構成されています。
■ 5–2 ページの「標準 I/O 規格サポート」
■ 5–4 ページの「デザインの検討事項」
■ 5–8 ページの「I/O バンク」
■ 5–13 ページの「IOE の機能」
■ 5–16 ページの「プログラマブル IOE 機能」
■ 5–19 ページの「OCT 手法」
■ 5–27 ページの「I/O 規格の終端方法」
A, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos . Patent and Trademark Office and in other countries. All other words and logos identified as e holders as described at www.altera.com/common/legal.html. Altera warrants performance of its with Altera's standard warranty, but reserves the right to make changes to any products and ibility or liability arising out of the application or use of any information, product, or service tera. Altera customers are advised to obtain the latest version of device specifications before relying oducts or services.
合
Feedback Subscribe
ISO 9001:2008 Registered
5‒2 第 5章: Cyclone V デバイスの I/O 機能標準 I/O 規格サポート
■ 5–36 ページの「高速差動 I/O インタフェース」
■ 5–40 ページの「LVDS チャネルおよび専用回路」
■ 5–45 ページの「小数 PLL および Cyclone V クロッキング」
■ 5–46 ページの「差動トランスミッタ」
■ 5–50 ページの「差動レシーバ」
■ 5–56 ページの「ソース同期タイミング見積もり」
標準 I/O 規格サポート表 5–1 に、サポートされている I/O 規格および標準的な電源の電圧値を示します。
表5‒1. Cyclone V の I/O 規格および電圧レベル(1)(その1)
I/O 規格 規格サポートVCCIO(V) VCCPD(V)
(プリドライバ電圧)
VREF(V)(入力リファレンス電圧)
VTT(V)(ボード終端電圧)入力動作 出力動作
3.3-V LVTTL/3.3-V LVCMOS (2) JESD8-B 3.3/3.0/2.5 3.3 3.3 — —
3.0-V LVTTL/3.0-V LVCMOS (2) JESD8-B 3.0/2.5 3.0 3.0 — —
2.5-V LVCMOS (2) JESD8-5 3.0/2.5 2.5 2.5 — —
1.8-V LVCMOS (2), (3) JESD8-7 1.8/1.5 1.8 2.5 — —
1.5-V LVCMOS (2) JESD8-11 1.8/1.5 1.5 2.5 — —
1.2-V LVCMOS JESD8-12 1.2 1.2 2.5 — —
3.0-V PCI (4) PCI Rev. 2.2 3.0 3.0 3.0 — —
3.0-V PCI-X (4), (5) PCI-X Rev. 1.0 3.0 3.0 3.0 — —
SSTL-2 Class I JESD8-9B (6) 2.5 2.5 1.25 1.25
SSTL-2 Class II JESD8-9B (6) 2.5 2.5 1.25 1.25
SSTL-18 Class I (3) JESD8-15 (6) 1.8 2.5 0.90 0.90
SSTL-18 Class II (3) JESD8-15 (6) 1.8 2.5 0.90 0.90
SSTL-15 Class I (3) — (6) 1.5 2.5 0.75 0.75
SSTL-15 Class II (3) — (6) 1.5 2.5 0.75 0.75
SSTL-15 JESD79-3D (6) 1.5 2.5 0.75 — (7)
SSTL-135 (3) — (6) 1.35 2.5 0.675 — (7)
SSTL-125 (3) — (6) 1.25 2.5 0.625 — (7)
1.8-V HSTL Class I JESD8-6 (6) 1.8 2.5 0.90 0.90
1.8-V HSTL Class II JESD8-6 (6) 1.8 2.5 0.90 0.90
1.5-V HSTL Class I (2) JESD8-6 (6) 1.5 2.5 0.75 0.75
1.5-V HSTL Class II (2) JESD8-6 (6) 1.5 2.5 0.75 0.75
1.2-V HSTL Class I JESD8-16A (6) 1.2 2.5 0.6 0.6
1.2-V HSTL Class II JESD8-16A (6) 1.2 2.5 0.6 0.6
HSUL-12 (3) — (6) 1.2 2.5 0.6 — (7)
差動 SSTL-2 Class I JESD8-9B (6) 2.5 2.5 — 1.25
差動 SSTL-2 Class II JESD8-9B (6) 2.5 2.5 — 1.25
Cyclone Vデバイス・ハンドブック 2012 年 6月 Altera CorporationVolume 1:デバイスのインタフェースおよび統合
第 5 章: Cyclone V デバイスの I/O 機能 5‒3標準 I/O 規格サポート
差動 SSTL-18 Class I JESD8-15 (6) 1.8 2.5 — 0.90
差動 SSTL-18 Class II JESD8-15 (6) 1.8 2.5 — 0.90
差動 SSTL-15 Class I — (6) 1.5 2.5 — 0.75
差動 SSTL-15 Class II — (6) 1.5 2.5 — 0.75
差動 1.8-V HSTL Class I JESD8-6 (6) 1.8 2.5 — 0.90
差動 1.8-V HSTL Class II JESD8-6 (6) 1.8 2.5 — 0.90
差動 1.5-V HSTL Class I JESD8-6 (6) 1.5 2.5 — 0.75
差動 1.5-V HSTL Class II JESD8-6 (6) 1.5 2.5 — 0.75
差動 1.2-V HSTL Class I JESD8-16A (6) 1.2 2.5 — 0.60
差動 1.2-V HSTL Class II JESD8-16A (6) 1.2 2.5 — 0.60
差動 SSTL-15 JESD79-3D (6) 1.5 2.5 — — (7)
差動 SSTL-135 — (6) 1.35 2.5 — — (7)
差動 SSTL-125 — (6) 1.25 2.5 — — (7)
差動 HSUL-12 — (6) 1.2 2.5 — — (7)
LVDS ANSI/TIA/EIA-644 (6) 2.5 2.5 — —
RSDS — (6) 2.5 2.5 — —
Mini-LVDS — (6) 2.5 2.5 — —
LVPECL (8) — (6) — 2.5 — —
SLVS (9) JESD8-13 (6) — 2.5 — —
表 5–1 の注:
(1) バンクに SSTL、HSTL、および HSUL 入力がない場合であっても、VREFピンに SSTL、HSTL、および HSUL 出力を割り当てることはできません。
(2) ハード・プロセッサ・システム(HPS)コラム I/O でサポートされています。
(3) HPS ロウ I/O でサポートされています。
(4) 3.3 V の PCI および PCI-X の I/O 規格はサポートされていません。
(5) PCI-X は、直線領域の PCI-X I-V 曲線要件に適合していません。
(6) シングル・エンド HSTL/SSTL/HSUL、差動 SSTL/HSTL/HSUL、および LVDS 入力バッファは、VCCPD で駆動します。
(7) 通常、この I/O 規格はボード終端を必要としません。
(8) LVPECL の I/O 規格は、入力クロック動作のみサポートします。
(9) SLVS の I/O 規格は、入力動作のみサポートします。
表5‒1. Cyclone V の I/O 規格および電圧レベル(1)(その2)
I/O 規格 規格サポートVCCIO(V) VCCPD(V)
(プリドライバ電圧)
VREF(V)(入力リファレンス電圧)
VTT(V)(ボード終端電圧)入力動作 出力動作
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 1:デバイスのインタフェースおよび統合
5‒4 第 5章: Cyclone V デバイスの I/O 機能デザインの検討事項
デザインの検討事項デザインを成功させるために注意すべき検討事項がいくつかあります。
f 絶対最大定格および過渡期間における最大許容オーバーシュートについて詳しくは、 Cyclone V Device Datasheet を参照してください。
I/O バンクの制約以下の項では、デバイスで非電圧リファレンス形式および電圧リファレンス形式の
I/O 規格を混在させるためのガイドラインを示します。
非電圧リファレンス形式の規格Cyclone V デバイスの各 I/O バンクには、専用の VCCIOピンがあり、1.2、1.25、1.35、1.5、1.8、2.5、3.0 または 3.3 V のいずれか 1 つの VCCIO のみサポートします。I/O 規格
が I/O バンクの VCCIO レベルをサポートする場合、I/O バンクは、異なる差動 I/O 規格
が割り当てられたいかなる数の入力信号でも同時にサポートできます。
出力信号の場合、1 つの I/O バンクは VCCIO と同じ電圧でドライブする非電圧リファ
レンス形式の出力信号をサポートします。1 つの I/O バンクは 1 つの VCCIO の値しか
取ることができないため、非電圧リファレンス信号に対してはその 1 つの値のみド
ライブ・アウトできます。
例えば、VCCIO 設定が 2.5 V の I/O バンクは、2.5 V の標準入力と出力、および
3.0-V LVCMOS 入力のみをサポートします。
電圧リファレンス形式の規格電圧リファレンス形式の I/O 規格に対応するために、Cyclone V デバイスの各 I/O バン
クは、専用の VREFピンを備えています。各バンクが持つことができるのは、1 つの
VCCIO 電圧レベルと 1 つの電圧リファレンス(VREF)レベルだけです。
シングル・エンド規格または差動規格に対応する I/O バンクは、VCCIO および VREF が
同じレベルの場合、電圧リファレンス形式の規格をサポートできます。
電圧リファレンス形式の双方向信号および出力信号は、I/O バンクの VCCIO 電圧と同
じでなければなりません。
例えば、VCCIO が 2.5 V の I/O バンクには、SSTL-2 出力ピンしか配置できません。
電圧リファレンス形式の規格と非電圧リファレンス形式の規格の混在I/O バンクはルール・セットを個別に適用することによって、電圧リファレンス形式
のピンおよび非電圧リファレンス形式のピンをサポートできます。
第 1 の例:I/O バンクは 1.8V の VCCIO および 0.9 V の VREF で、SSTL-18 入力 / 出力と
1.8 V 入力 / 出力をサポートできます。
第 2 の例:I/O バンクは 1.5 V の VCCIO および 0.75 V の VREF で、1.5 V 規格、1.8 V 入力
(出力は非適用)、および 1.5-V HSTL I/O 規格をサポートできます。
Cyclone Vデバイス・ハンドブック 2012 年 6月 Altera CorporationVolume 1:デバイスのインタフェースおよび統合
第 5 章: Cyclone V デバイスの I/O 機能 5‒5デザインの検討事項
VCCPD 制約1 つの VCCPDピンは、I/O バンクのグループで共有されます。Cyclone V での VCCPD グ
ルーピングは、以下の通りです。各行の項目は、それぞれ独立したグループです。
■ BANK 3A
■ BANK3B + BANK4A
■ BANK5A
■ BANK5B
■ BANK6A
■ BANK7A + BANK8A
第 1 の例:グループ内の 1 つの I/O バンクが 3.0 V の VCCPD の場合、グループ内の他
の I/O バンクも 3.0 V の VCCPD を使用する必要があります。ここで、グループ内の各
I/O バンクも 3.0 V の VCCIO を使用する必要があります。
第 2 の例:グループ内の 1 つの I/O バンクが 2.5 V の VCCPD の場合、グループ内の他
の I/O バンクも 2.5 V の VCCPD を使用する必要があります。しかし、各 I/O バンクは、
それとは異なる 1.2、1.25、1.35、1.5、1.8、または 2.5 V の VCCIO 電圧を使用すること
ができます。
VCCIO 制約I/O バンクを使用する場合、VCCIO 電圧が同じバンクの VCCPD 電圧と互換性があること
を確認する必要があります。いくつかのバンクは、同じ VCCPDパワー・ピンを共有
する可能性があります。これにより、VCCPDパワー・ピンを共有するバンクで使用可
能な VCCIO 電圧が制限されることになります。
第 1 の例:VCCPD3Bが 2.5 V に接続されている場合、3B および 4A のバンク用の
VCCIOピンは、1.2 V、1.25 V、1.35 V、1.5 V、1.8 V、または 2.5 V のいずれかに接続する
ことができます。
第 2 の例:VCCPD3Bが 3.0 V に接続されている場合、3B および 4A のバンク用の
VCCIOピンも 3.0 V に接続する必要があります。
VREF ピン制約共有 VREFピンを、LVDS または外部メモリ・インタフェース・ピンとして割り当て
ることはできません。
SSTL、HSTL、および HSUL の I/O 規格は、共有 VREFピンをサポートしません。
例えば、特定の B1pピンまたは B1nピンが共有 VREFピンの場合、関連する B1p/B1nピン・ペアには LVDS トランスミッタ・サポートがありません。
共有 VREFピンは、ノーマル I/O として使用された場合、パフォーマンスが低減しま
す。システムの FMAX を決定するために、ボード・デザインを使用して SI 解析を実行
する必要があります。
3.3-V I/O のインタフェースデバイスの信頼性と適切な動作を実現するには、Cyclone V デバイスを使用して 3.3 V I/O システムとインタフェースするときに、デバイスの絶対最大定格に違反してはい
けません。
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 1:デバイスのインタフェースおよび統合
5‒6 第 5章: Cyclone V デバイスの I/O 機能デザインの検討事項
トランスミッタでは、低速スルー・レートおよび直列終端を使用して I/O ピンでの
オーバーシュートおよびアンダーシュートを制限します。
レシーバでは、オンチップ・クランプ・ダイオードを使用して I/O ピンでのオーバー
シュートおよびアンダーシュートを制限します。
f 絶対最大定格および過渡期間における最大許容オーバーシュートについて詳しくは、 Cyclone V Device Datasheet を参照してください。
1 アルテラでは、オーバシュート電圧およびアンダーシュート電圧は仕様範囲内にあ
ることを確認する上で、IBIS シミュレーションまたは SPICE シミュレーションを実
行することを推奨しています。
LVDS チャネルLVDS アプリケーションでは、整数 PLL(phase-locked loop)モードで PLL を使用する
必要があります。
差動ピン配置LVDS チャネルを使用する場合、以下の項のガイドラインに準拠する必要がありま
す。
Quartus® II コンパイラは、デザインを自動的にチェックし、ガイドラインに沿ってい
ない場合はエラー・メッセージを発行して、適切な高速動作を確認します。
Cyclone V デバイスの高速差動 I/O インタフェースについて詳しくは、5–36 ページの
「高速差動 I/O インタフェース」を参照してください。
LVDSチャネルのドライブ距離各 PLL は、エリア全体ですべての LVDS をドライブできます。
コーナーPLL およびセンター PLLの使用コーナー PLL を使用してすべてのトランスミッタ・チャネルをドライブでき、また
センター PLL を使用して同じ I/O バンクのすべての LVDS レシーバ・チャネルをドラ
イブできます。
各 PLL でドライブされるチャネルがインタリーブされない場合、コーナー PLL およ
びセンター PLL は、同じ I/O エリア内のデュープレックス・チャネルをドライブでき
ます。
コーナーおよびセンター、レフトとライト PLL でドライブされるチャネル・グルー
プ間に分離は必要ありません。
Cyclone Vデバイス・ハンドブック 2012 年 6月 Altera CorporationVolume 1:デバイスのインタフェースおよび統合
第 5 章: Cyclone V デバイスの I/O 機能 5‒7デザインの検討事項
図 5–1 に、トランスミッタ・チャネルおよびレシーバ・チャネルを同じ LVDS モ
ジュールでドライブする 2 つの異なる PLL を示します。
3
図 5–2 に、LVDS I/O の無効な配置を示します。
図5‒1. LVDS 差動 I/O を同一エリア内でドライブするコーナーおよびセンター PLL
図 5‒2. コーナーおよびセンター PLL によってドライブされたチャネルのインタリーブのために無効な LVDS I/O の配置
Channels Drivenby Corner PLL
Corner PLL
Reference CLK
Diff RX Diff TX
Diff RX Diff TX
Diff RX Diff TX
Diff RX Diff TX
Diff RX Diff TX
Diff RX Diff TX
Diff RX Diff TX
Diff RX Diff TX
Diff RX Diff TX
Diff RX Diff TX
Reference CLK
Center PLL
Corner PLL
Reference CLK
Reference CLK
Center PLL
Channels Drivenby Center PLL
No SeparationBuffer Needed
LVDS I/O
LVDS I/O
LVDS I/O
LVDS I/O
LVDS I/O
LVDS I/O
LVDS I/O
LVDS I/O
LVDS I/O
LVDS I/O
LVDS I/O
Reference CLK
Center PLL
Corner PLL
Reference CLK
LVDS I/O
LVDS I/O
LVDS I/O
LVDS I/O
LVDS I/O
LVDS I/O
LVDS I/O
LVDS I/O
LVDS I/O
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 1:デバイスのインタフェースおよび統合
5‒8 第 5章: Cyclone V デバイスの I/O 機能I/O バンク
I/O バンク特定のデバイス内の Cyclone V I/O バンク数は、デバイス集積度によって異なります。
各 I/O バンクは複数の I/O 規格を同時にサポートできます。
図 5–3 に、Cyclone V E デバイスの I/O バンクを示します。
図 5–4 に、Cyclone V GX および GT デバイスの I/O バンクを示します。
図5‒3. Cyclone V E デバイスの I/0 バンク (1)
図 5–3 の注:
(1) これはシリコン・ダイの上面図であり、デバイス・パッケージの裏面図に相当します。
図5‒4. Cyclone V GX および GT デバイスの I/0 バンク(1)
図 5–4 の注:
(1) これはシリコン・ダイの上面図であり、デバイス・パッケージの裏面図に相当します。
Bank
2A
Bank 7A
Bank
6A
Bank 8A
Bank
5B
Bank
5A
Bank 4ABank 3BBank 3A
Bank 7A
Bank
6A
Tran
scei
ver B
lock
Bank 8A
Bank
5B
Bank
5A
Bank 4ABank 3BBank 3A
Cyclone Vデバイス・ハンドブック 2012 年 6月 Altera CorporationVolume 1:デバイスのインタフェースおよび統合
第 5 章: Cyclone V デバイスの I/O 機能 5‒9I/O バンク
図 5–5 に、Cyclone V SE デバイスの I/O バンクを示します。
図 5–6 に、Cyclone V SX および ST デバイスの I/O バンクを示します。
図5‒5. Cyclone V SE デバイスの I/0 バンク (1)
図 5–5 の注:
(1) これはシリコン・ダイの上面図であり、デバイス・パッケージの裏面図に相当します。
図5‒6. Cyclone V SX および ST デバイスの I/0 バンク(1)
図 5–6 の注:
(1) これはシリコン・ダイの上面図であり、デバイス・パッケージの裏面図に相当します。
Bank 8A HPS Column I/O
HPS
Row
I/O
Bank
5B
Bank
5A
Bank 4ABank 3BBank 3A
HPS Core
Tran
scei
ver B
lock
Bank 8A HPS Column I/O
HPS
Row
I/O
Bank
5B
Bank
5A
Bank 4ABank 3BBank 3A
HPS Core
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 1:デバイスのインタフェースおよび統合
5‒10 第 5章: Cyclone V デバイスの I/O 機能I/O バンク
モジュラー I/O バンクCyclone V デバイスの I/O ピンは、モジュラー I/O バンクと呼ばれるグループで編成さ
れます。
表 5–2 に、Cyclone V E デバイスのモジュラー I/O バンクを示します。
表 5–3 に、Cyclone V GX デバイスのモジュラー I/O バンクを示します。
表5‒2. Cyclone V E デバイスのモジュラー I/O バンク̶暫定仕様
コード名 パッケージFPGA I/O バンク
合計2A 3A 3B 4A 5A 5B 6A 7A 8A
A2
F256 16 16 16 16 16 16 — 16 16 128
U324 32 16 16 32 16 16 — 32 16 176
U484 16 16 32 48 16 16 — 48 32 224
F484 16 16 32 48 16 16 — 48 32 224
A4
F256 16 16 16 16 16 16 — 16 16 128
U324 32 16 16 32 16 16 — 32 16 176
U484 16 16 32 48 16 16 — 48 32 224
F484 16 16 32 48 16 16 — 48 32 224
A5U484 — 16 32 48 16 32 — 48 32 224
F484 — 16 32 48 16 16 — 80 32 240
A7
U484 — 16 32 48 16 48 — 48 32 240
F484 — 16 32 48 16 16 — 80 32 240
F672 — 16 32 80 16 64 16 80 32 336
F896 — 32 48 80 32 48 80 80 80 480
A9
F484 — 16 32 48 16 16 — 64 32 224
F672 — 16 32 80 16 32 48 80 32 336
F896 — 32 48 80 32 48 80 80 80 480
表5‒3. Cyclone V GX デバイスのモジュラー I/O バンク(その1)̶暫定仕様
コード名 パッケージ
FPGA I/O バンク合計
3A 3B 4A 5A 5B 6A 7A 8A
C3
U324 TBD TBD TBD TBD TBD TBD TBD TBD TBD
U484 16 32 48 16 16 — 48 32 208
F484 16 32 48 16 16 — 48 32 208
C4
U484 16 32 48 16 32 — 48 32 224
F484 16 32 48 16 16 — 80 32 240
F672 16 32 80 16 64 16 80 32 336
C5
U484 16 32 48 16 32 — 48 32 224
F484 16 32 48 16 16 — 80 32 240
F672 16 32 80 16 64 16 80 32 336
Cyclone Vデバイス・ハンドブック 2012 年 6月 Altera CorporationVolume 1:デバイスのインタフェースおよび統合
第 5 章: Cyclone V デバイスの I/O 機能 5‒11I/O バンク
表 5–4 に、Cyclone V GT デバイスのモジュラー I/O バンクを示します。
表 5–5 に、Cyclone V SE デバイスのモジュラー I/O バンクを示します。
C7
U484 16 32 48 16 48 — 48 32 240
F484 16 32 48 16 16 — 80 32 240
F672 16 32 80 16 64 16 80 32 336
F896 32 48 80 32 48 80 80 80 480
C9
F484 16 32 48 16 16 — 64 32 224
F672 16 32 80 16 32 48 80 32 336
F896 32 48 80 32 48 80 80 80 480
F1152 TBD TBD TBD TBD TBD TBD TBD TBD TBD
表5‒4. Cyclone V GT デバイスのモジュラー I/O バンク̶暫定仕様
コード名 パッケージ
FPGA I/O バンク合計
3A 3B 4A 5A 5B 6A 7A 8A
D5
U484 16 32 48 16 32 — 48 32 224
F484 16 32 48 16 16 — 80 32 240
F672 16 32 80 16 64 16 80 32 336
D7
U484 16 32 48 16 48 — 48 32 240
F484 16 32 48 16 16 — 80 32 240
F672 16 32 80 16 64 16 80 32 336
F896 32 48 80 32 48 80 80 80 480
D9
F484 16 32 48 16 16 — 64 32 224
F672 16 32 80 16 32 48 80 32 336
F896 32 48 80 32 48 80 80 80 480
F1152 TBD TBD TBD TBD TBD TBD TBD TBD TBD
表5‒5. Cyclone V SE デバイスのモジュラー I/O バンク(その1)̶暫定仕様
コード名 パッケージ
FPGA I/O バンクHPS ロウI/O バンク
HPSカラム I/O バンク
FPGA I/O バンク 合計
3A
3B4A
5A5B 6A 6B 7
A7B7C
7D 8A
A2U484 16 6 22 16 — 52 23 19 21 8 14 6 203
U672 16 32 68 16 — 56 44 19 22 12 14 13 312
A4U484 16 6 22 16 — 52 23 19 21 8 14 6 203
U672 16 32 68 16 — 56 44 19 22 12 14 13 312
表5‒3. Cyclone V GX デバイスのモジュラー I/O バンク(その2)̶暫定仕様
コード名 パッケージ
FPGA I/O バンク合計
3A 3B 4A 5A 5B 6A 7A 8A
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 1:デバイスのインタフェースおよび統合
5‒12 第 5章: Cyclone V デバイスの I/O 機能I/O バンク
表 5–6 に、Cyclone V SX デバイスのモジュラー I/O バンクを示します。
表 5–7 に、Cyclone V ST デバイスのモジュラー I/O バンクを示します。
A5
U484 16 6 22 16 — 52 23 19 21 8 14 6 203
U672 16 32 68 16 — 56 44 19 22 12 14 13 312
F896 32 48 80 32 16 56 44 19 22 12 14 80 455
A6
U484 16 6 22 16 — 52 23 19 21 8 14 6 203
U672 16 32 68 16 — 56 44 19 22 12 14 13 312
F896 32 48 80 32 16 56 44 19 22 12 14 80 455
表5‒6. Cyclone V SX デバイスのモジュラー I/O バンク̶暫定仕様
コード名 パッケージ
FPGA I/O バンクHPS ロウI/O バンク
HPSカラムI/O バンク
FPGA I/O バンク 合計
3A3B4A5A5B 6A 6B 7
A7B7C7D 8A
C2 U672 16 32 68 16 — 56 44 19 22 12 14 13 312
C4 U672 16 32 68 16 — 56 44 19 22 12 14 13 312
C5U672 16 32 68 16 — 56 44 19 22 12 14 13 312
F896 32 48 80 32 16 56 44 19 22 12 14 80 455
C6U672 16 32 68 16 — 56 44 19 22 12 14 13 312
F896 32 48 80 32 16 56 44 19 22 12 14 80 455
表5‒7. Cyclone V ST デバイスのモジュラー I/O バンク̶暫定仕様
コード名 パッケージ
FPGA I/O バンクHPS ロウI/O バンク
HPSカラム I/O バンク
FPGA I/O バンク 合計
3A3B4A5A
5B 6A 6B 7
A7B7C
7D 8A
D5 F896 32 48 80 32 16 56 44 19 22 12 14 80 455
D6 F896 32 48 80 32 16 56 44 19 22 12 14 80 455
表5‒5. Cyclone V SE デバイスのモジュラー I/O バンク(その2)̶暫定仕様
コード名 パッケージ
FPGA I/O バンクHPS ロウI/O バンク
HPSカラム I/O バンク
FPGA I/O バンク 合計
3A
3B4A
5A5B 6A 6B 7
A7B7C
7D 8A
Cyclone Vデバイス・ハンドブック 2012 年 6月 Altera CorporationVolume 1:デバイスのインタフェースおよび統合
第 5 章: Cyclone V デバイスの I/O 機能 5‒13IOE の機能
IOE の機能Cyclone V デバイスの IOE は、1 個の双方向 I/O バッファおよび I/O レジスタで構成さ
れており、完全なエンベデッド双方向シングル・データ・レート(SDR)またはダブ
ル・データ・レート(DDR)転送をサポートします。
IOE は、Cyclone V デバイス周辺の I/O ブロック内に配置されています。
図 5–7 に、Cyclone V の IOE の構造を示します。
図5‒7. Cyclone V の IOE の構造 (1), (2)
図 5–7 の注:
(1) D3_0および D3_1 遅延には、Quartus II ソフトウェアに同じ使用可能な設定があります。
(2) 1 つのダイナミック OCT コントロールは DQ/DQS グループ単位で使用可能です。
4
Open Drain
On-ChipTermination
Bus-HoldCircuit
Programmable Current
Strength and Slew Rate
Control
VCCIO
ProgrammablePull-Up Resistor
Half Data Rate Block
WriteDatafromCore
4
PRND Q
PRND Q
PRND Q
PRND Q
PRND Q
OE Register
OE Register
Output Register
Output Register
clkout
ToCore
ToCore
D5 Delay
Input Register
PRND Q
Input Register
PRND Q
Input Register
clkin
D5 Delay
ReadDatatoCore
From OCTCalibration
Block
D3_0Delay
D3_1Delay
D1Delay
Output Buffer
Input Buffer
D5_OCT
From Core
DQS Logic Block
Dynamic OCT Control (2)
D4 DelayDQSCQn
ReadFIFO
2 OEfromCore
Half Data Rate Block
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 1:デバイスのインタフェースおよび統合
5‒14 第 5章: Cyclone V デバイスの I/O 機能IOE の機能
電流強度プログラマブル電流強度を使用して、長い伝送線路またはレガシー・バックプレー
ンに起因する高い信号減衰の影響を緩和できます。
Cyclone V デバイスの各 I/O ピンの出力バッファは、以下の I/O 規格に適合させるため
のプログラマブル電流強度コントロール機能が内蔵されています。
表 5–8 に、Cyclone V デバイスのプログラマブル電流強度の設定を示します。
1 アルテラは、特定のアプリケーションに対する最も良い電流強度設定を決定する上
で、IBIS または SPICE シミュレーションを実行することを推奨しています。
表5‒8. プログラマブル電流強度の設定̶暫定仕様
I/O 規格 IOH / IOL 電流強度設定(mA)(1)
3.3-V LVTTL (2) 16 (3)、8、43.3-V LVCMOS (2) 2
3.0-V LVTTL (2) 16、12、8、43.0-V LVCMOS (2) 16、12、8、42.5-V LVCMOS (2) 16、12、8、41.8-V LVCMOS (2) 12、10、8、6、4、21.5-V LVCMOS (2) 12、10、8、6、4、21.2-V LVCMOS 8、6、4、2SSTL-2 Class I 12、10、8SSTL-2 Class II 16
SSTL-18 Class I (2) 12、 10、8、6、4SSTL-18 Class II (2) 16
SSTL-15 Class I (2) 12、10、8、6、4SSTL-15 Class II (2) 16
1.8-V HSTL Class I 12、10、8、6、41.8-V HSTL Class II 16
1.5-V HSTL Class I (2) 12、10、8、6、41.5-V HSTL Class II (2) 16
1.2-V HSTL Class I 12、10、8、6、41.2-V HSTL Class II 16
表 5–8 の注:
(1) Quartus II ソフトウェアのデフォルトの電流強度設定は、太字で示す電流強度です。
(2) HPS でサポートされています。
(3) HPS でサポートされていません。
Cyclone Vデバイス・ハンドブック 2012 年 6月 Altera CorporationVolume 1:デバイスのインタフェースおよび統合
第 5 章: Cyclone V デバイスの I/O 機能 5‒15IOE の機能
MultiVolt I/O インタフェースMultiVolt I/O インタフェース機能によって、すべてのパッケージの Cyclone V デバイス
は電源電圧の異なるシステムとインタフェースすることができます。
表 5–9 に、Cyclone V の MultiVolt I/O サポートを示します。
表5‒9. Cyclone V デバイスのMultiVolt I/O サポート(1), (2)
VCCIO
(V)
入力信号(V) 出力信号(V)
1.2 1.25 1.35 1.5 1.8 2.5 3.0 3.3 1.2 1.25
1.35 1.5 1.8 2.5 3.0 3.3
1.2 Y — — — — — — — Y — — — — — — —
1.25 — Y — — — — — — — Y — — — — — —
1.35 — — Y — — — — — — — Y — — — — —
1.5 — — — Y Y — — — — — — Y — — — —
1.8 — — — Y Y — — — — — — — Y — — —
2.5 — — — — — Y Y (3) Y (3) — — — — — Y — —
3.0 — — — — — Y Y (3) Y (3) — — — — — — Y —
3.3 — — — — — Y Y (3) Y (3) — — — — — — — Y
表 5–9 の注:
(1) ピン電流はデフォルト値よりもわずかに高くなることがあります。駆動デバイスの VOL 最大電圧および VOH 最低電圧が、適用される Cyclone V デバイスの VIL 最大電圧仕様および VIH 最小電圧仕様に違反していないことを検証する必要があります。
(2) VCCIO = 1.2、1.25、1.35、1.5、1.8、および 2.5 V では、VCCPD = 2.5 V です。VCCIO = 3.0 V では VCCPD = 3.0 V です。VCCIO = 3.3 V ではVCCPD = 3.3 V です。
(3) アルテラは、入力信号が 3.0 V か 3.3 V のとき、I/O ピンの上にオンチップ・クランプ・ダイオードを使用することを推奨しています。
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 1:デバイスのインタフェースおよび統合
5‒16 第 5章: Cyclone V デバイスの I/O 機能プログラマブル IOE 機能
プログラマブル IOE 機能Cyclone V の I/O は、表 5–10 に示すようにプログラマブル機能をサポートします。
スルー・レート・コントロール各レギュラー・ファンクションおよびデュアル・ファンクションの出力バッファ I/Oピンに内蔵されているプログラマブル出力スルー・レート・コントロール機能よっ
て、以下のコンフィギュレーションが可能になります。
■ 高速スルー・レート — 高性能システムに高速転送を提供します。
■ 低速スルー・レート — システム・ノイズを低減させますが、立ち上がりおよび立
ち下がりエッジに一定の遅延が追加されます。
各 I/O ピンにはスルー・レート・コントロール機能が提供されているため、ユーザー
はピン単位でスルー・レートを指定することができます。
1 アルテラは、特定のアプリケーションに対する最良のスルー・レート設定を決定す
る上で、IBIS または SPICE シミュレーションを実行することを推奨しています。
I/O 遅延次の項では、プログラマブル IOE 遅延およびプログラマブル出力バッファ遅延につ
いて説明します。
プログラマブル IOE 遅延プログラマブルな遅延機能をアクティブにして、ゼロ・ホールド・タイム、最小
セットアップ・タイム、クロックから出力への時間の延長を行うことができます。
表5‒10. サポートされる I/O の機能および設定 (1)
機能 設定 条件スルー・レート・コントロール
0 = 低速、1 = 高速(デフォルト)RS OCT 機能を使用するときにはディセーブルされます。
I/O 遅延 (1) —
オープン・ドレイン出力 オン、オフ(デフォルト) —
バス・ホールド オン、オフ(デフォルト)ウィーク・プルアップ抵抗の機能を使用するときはディセーブルされます。
ウィーク・プルアップ抵抗 オン、オフ(デフォルト)バス・ホールド機能を使用するときはディセーブルされます。
プリエンファシス0 = ディセーブル、
1 = イネーブル(デフォルト)
LVDS I/O 規格のみサポートされます。差動HSTL および SSTL の I/O 規格ではサポートされません。
差動出力電圧0 = Low、1 = Medium(デフォルト)、
2 = High —
オンチップ・クランプ・ダイオード (2) オン、オフ(デフォルト)
3.3 V I/O 規格ではオンにすることが推奨されています。
表 5–10 の注:
(1) プログラマブル IOE 機能について詳しくは、 Cyclone V Device Datasheet を参照してください。
(2) PCI オンチップ・クランプ・ダイオードは、すべての Cyclone V デバイス・バリアントでのすべての汎用 I/O(GPIO)ピン上で使用可能です。
Cyclone Vデバイス・ハンドブック 2012 年 6月 Altera CorporationVolume 1:デバイスのインタフェースおよび統合
第 5 章: Cyclone V デバイスの I/O 機能 5‒17プログラマブル IOE 機能
この機能によってバスにおける信号間の不確実性が小さくなるため、リードおよび
各ピンは、ピンから入力レジスタ までの異なる入力遅延値、または出力レジスタか
ら出力ピンまでの遅延値を持つことができ、バスが同じ遅延でデバイスの入力また
は出力を行うことができます。
f プログラマブル IOE 遅延の仕様について詳しくは、Cyclone V Device Datasheet を参照し
てください。
プログラマブル出力バッファ遅延デバイスは、シングル・エンド出力バッファ内に構築された遅延チェインをサポー
トします。
4 つのレベルの出力バッファ遅延設定があります。デフォルト設定は「No Delay」で
す。
以下の動作によって、出力バッファの立ち上がりエッジおよび立ち下りエッジを独
立して制御することができるようになります。
■ 出力バッファのデューティ・サイクルを調整する
■ チャネル間スキューを補正する
■ 意図的にチャネル間スキューを導入することによって SSO ノイズを低減する
■ 高速メモリ・インタフェースのタイミング・マージンを改善する
f プログラマブル出力バッファ遅延の仕様について詳しくは、 Cyclone V Device Datasheetを参照してください。
オープン・ドレイン出力各 I/O ピンに対してオプションのオープン・ドレイン出力は、オープン・コレクタ出
力と同等です。
オープン・ドレインとしてコンフィギュレーションした場合、出力のロジック値は
High-Z またはロジック Low のいずれかです。
信号をロジック High にするには外部レジスタを使用します。
バス・ホールド各 I/O ピンは、オプションとしてコンフィギュレーション後のみにアクティブなバ
ス・ホールド機能を提供します。デバイスがユーザー・モードに移行すると、バス・
ホールド回路はコンフィギュレーションの終了時にピンに与えられた値をキャプ
チャします。
バス・ホールド回路は、約 7 kΩ の公称抵抗値(RBH)を持つ抵抗を使用して、信号
レベルを最後にドライブされた状態に固定します。 バス・ホールド回路は、次の入力
信号が現れるまでこのピン状態を保持します。このため、バスがトライ・ステート
になったとき、信号レベルを保持するための外部プルアップ抵抗またはプルダウン
抵抗が不要になります。
ノイズによって高周波数スイッチングが予定外に発生しそうな場合、ドライブされ
ていないピンを入力スレッショルド電圧から離しすように各 I/O ピンで個別に指定す
ることができます。信号のオーバードライブを防ぐために、バス・ホールド回路は
VCCIO レベルよりも低い I/O ピンの電圧レベルでドライブします。
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 1:デバイスのインタフェースおよび統合
5‒18 第 5章: Cyclone V デバイスの I/O 機能プログラマブル IOE 機能
プログラマブル・プルアップ・がイネーブルの場合、バス・ホールド機能は使用で
きません。I/O ピンが差動信号用にコンフィギュレーションされているときは、バ
ス・ホールド機能をディセーブルにします。
プルアップ抵抗プルアップ抵抗は、I/O を VCCIO レベルにウィーク状態で保持します。
Cyclone V デバイスでは、プログラマブル・プルアップ抵抗は、ユーザー I/O ピンで
のみサポートされており、専用コンフィギュレーション・ピン、JTAG ピン、または
専用クロック・ピンではサポートされていません。
各 I/O ピンは、ユーザー・モードで使用されるプログラマブル・プルアップ抵抗をオ
プションで提供します。
このオプションをイネーブルする場合、バス・ホールド機能を使用できません。
プリエンファシスプリエンファシスは、出力電流を瞬時に増幅させます。
この余分な電流によるオーバーシュートは、信号の反射で発生するオーバーシュー
トとは異なり、スイッチング中にのみ発生し、リンギングは生じません。
VOD 設定およびドライバの出力インピーダンスは、高速伝送信号の出力電流を制限し
ます。高周波数では、スルー・レートが次のエッジの前にフル VOD に達するほど高
速ではないため、パターンに依存するジッタが発生します。
必要なプリエンファシスの量は、伝送線路内の高周波成分の増幅に依存します。
詳しくは、5–49 ページの「プログラマブル・プリエンファシス」を参照してくださ
い。
差動出力電圧Cyclone V の LVDS のトランスミッタは、プログラマブル VOD をサポートします。
プログラマブル VOD 設定で、トレース長と消費電力を最適化するように出力アイの
高さを調整できます。より小さい VOD 振幅は消費電力を低減しますが、より高い VOD振幅はレシーバ端における電圧マージンを向上させます。
詳しくは、5–48 ページの「プログラム可能な VOD」を参照してください。
f ウィーク・プルアップ抵抗値について詳しくは、 Cyclone V Device Datasheet を参照して
ください。
Cyclone Vデバイス・ハンドブック 2012 年 6月 Altera CorporationVolume 1:デバイスのインタフェースおよび統合
第 5 章: Cyclone V デバイスの I/O 機能 5‒19OCT手法
OCT 手法ダイナミック RS および RT OCT は、I/O インピーダンス・マッチングおよび終端機能
を提供します。OCT は、信号品質の維持、ボード・スペースの節約、外部コンポー
ネント・コストの低減を実現します。
Cyclone V デバイスは、すべての I/O バンクで OCT をサポートしています。
表 5–11 に、Cyclone V デバイスでサポートされている OCT 手法を示します。
表5‒11. Cyclone V デバイスでの OCT手法
入力 / 出力 OCT 手法
出力キャリブレーション付き OCT RS
(1)
キャリブレーションなし OCT RS(1)
入力キャリブレーション付き OCT RT
(1)
OCT RD(LVDS I/O 規格のみ)
双方向 ダイナミック OCT RS および OCT RT
表 5–11 の注:
(1) 選択可能な I/O 規格の OCT サポートについて詳しくは、表 5–12 を参照してください。
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 1:デバイスのインタフェースおよび統合
5‒20 第 5章: Cyclone V デバイスの I/O 機能OCT 手法
OCT キャリブレーション・ブロックデバイスで使用可能な 3 個の OCT キャリブレーション・ブロックのいずれかを使用
して OCT をキャリブレーションできます。各キャリブレーション・ブロックには、1つの RZQピンが含まれています。
図 5–8 に、OCT キャリブレーション・ブロックおよび RZQピンを持っている I/O バン
クの位置を示します。
RS および RT の OCT が同じ VCCIO 電源電圧を使用する場合、それらの I/O 規格に対し
て、同じ I/O バンクで RS および RT OCT を使用することができます。同じ I/O バッ
ファに対して、RS OCT およびプログラマブル・ドライブ強度をコンフィギュレー
ションすることはできません。
特定の値を持つ抵抗を通して RZQピンを GND ピンに接続します。RZQピンはピンが
位置する I/O バンクと同じ VCCIO 電源電圧を共有します。
Cyclone V デバイスは、専用コンフィギュレーション・ピンを除くすべての I/O ピン
上にあるキャリブレーション付き RS およびキャリブレーション付き RT をサポート
します。
図5‒8. OCT キャリブレーション・ブロックおよび RZQピンの位置(1)̶ 暫定仕様
図 5–8 の注:
(1) これはシリコン・ダイの上面図で、デバイス・パッケージの裏面図に相当します。この図は、Cyclone V デバイスで最大集積度のものを示しています。
Calibration block
RZQ pin
RZQ pinR
ZQ p
in
Bank 8ATr
ansc
eive
r Blo
ckBank 7A
Bank
6A
Bank
5B
Bank
5A
Bank 4ABank 3BBank 3A
Cyclone Vデバイス・ハンドブック 2012 年 6月 Altera CorporationVolume 1:デバイスのインタフェースおよび統合
第 5 章: Cyclone V デバイスの I/O 機能 5‒21OCT手法
表 5–12 に、それぞれの I/O 規格でのキャリブレーション付き OCT およびキャリブ
レーションなし OCT 用の入力終端設定および出力終端設定を示します。
表5‒12. キャリブレーション付きおよびキャリブレーションなしの RS および RT OCT の選択可能な I/O 規格(その1)
I/O 規格
出力終端 入力終端
キャリブレーションなしOCT 設定
キャリブレーション付きOCT設定
キャリブレーション付きOCT設定
RS(Ω) RS(Ω)(1) RZQ(Ω) RT(Ω)(1) RZQ(Ω)3.3-V LVTTL/3.3-V LVCMOS — — — — —
3.0-V LVVTL/3.0-V LVCMOS 25/50 25/50 100 — —
2.5-V LVCMOS 25/50 25/50 100 — —
1.8-V LVCMOS 25/50 25/50 100 — —
1.5-V LVCMOS 25/50 25/50 100 — —
1.2-V LVCMOS 25/50 25/50 100 — —
SSTL-2 Class I 50 50 100 50 100
SSTL-2 Class II 25 25 100 50 100
SSTL-18 Class I 50 50 100 50 100
SSTL-18 Class II 25 25 100 50 100
SSTL-15 Class I 50 50 100 50 100
SSTL-15 Class II 25 25 100 50 100
1.8-V HSTL Class I 50 50 100 50 100
1.8-V HSTL Class II 25 25 100 50 100
1.5-V HSTL Class I 50 50 100 50 100
1.5-V HSTL Class II 25 25 100 50 100
1.2-V HSTL Class I 50 50 100 50 100
1.2-V HSTL Class II 25 25 100 50 100
SSTL-15 —25/50 100 20、30、40、
60、120240
34/40 240
SSTL-135 — 34/40 240 20、30、40、60、120
240
SSTL-125 — 34/40 240 20、30、40、60、120
240
HSUL-12 — 34/40/48/60/80 240 — —
差動 SSTL-2 Class I 50 50 100 50 100
差動 SSTL-2 Class II 25 25 100 50 100
差動 SSTL-18 Class I 50 50 100 50 100
差動 SSTL-18 Class II 25 25 100 50 100
差動 SSTL-15 Class I 50 50 100 50 100
差動 SSTL-15 Class II 25 25 100 50 100
差動 1.8-V HSTL Class I 50 50 100 50 100
差動 1.8-V HSTL Class II 25 25 100 50 100
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 1:デバイスのインタフェースおよび統合
5‒22 第 5章: Cyclone V デバイスの I/O 機能OCT 手法
差動 1.5-V HSTL Class I 50 50 100 50 100
差動 1.5-V HSTL Class II 25 25 100 50 100
差動 1.2-V HSTL Class I 50 50 100 50 100
差動 1.2-V HSTL Class II 25 25 100 50 100
差動 SSTL-15 —25/50 100 20、30、40、
60、120240
34/40 240
差動 SSTL-135 — 34/40 240 20、30、40、60、120
240
差動 SSTL-125 — 34/40 240 20、30、40、60、120
240
差動 HSUL-12 — 34/40/48/60/80 240 — —
表 5–12 の注:
(1) キャリブレーション付き RS および RT OCT の最終的な値は、シリコン特性評価待ちです。
表5‒12. キャリブレーション付きおよびキャリブレーションなしの RS および RT OCT の選択可能な I/O 規格(その2)
I/O 規格
出力終端 入力終端
キャリブレーションなしOCT 設定
キャリブレーション付きOCT設定
キャリブレーション付きOCT設定
RS(Ω) RS(Ω)(1) RZQ(Ω) RT(Ω)(1) RZQ(Ω)
Cyclone Vデバイス・ハンドブック 2012 年 6月 Altera CorporationVolume 1:デバイスのインタフェースおよび統合
第 5 章: Cyclone V デバイスの I/O 機能 5‒23OCT手法
複数の I/O バンクでのOCT キャリブレーション・ブロックの共有OCT キャリブレーション・ブロックと、そのブロックを持つ I/O バンクの VCCIO は同
じです。同じ VCCIO を持つすべての I/O バンクは、そのバンクが専用の OCT キャリブ
レーション・ブロックを持っている場合でも、1 つの OCT キャリブレーション・ブ
ロックを共有できます。
キャリブレーション・ブロックを持っていない I/O バンクは、キャリブレーション・
ブロックを持っている I/O バンクのキャリブレーション・ブロックを共有します。
すべての I/O バンクは、使用可能な OCT キャリブレーション・ブロック数を上限と
する異なる VCCIO 電圧規格を持っている OCT キャリブレーションをサポートします。
I/O バンクをコンフィギュレーションして、同じ VCCIO を持つ任意の OCT キャリブ
レーション・ブロックからのキャリブレーション・コードを受信することができま
す。I/O バンク・グループが同じ VCCIO 電圧を持つ場合は、1 つの OCT キャリブレー
ション・ブロックを使用して、周辺部に配置された I/O バンクのグループをキャリブ
レーションできます。
例えば、図 5–9 に同じ VCCIO 電圧を使用している I/O バンクのグループを示します。
この図では、トランシーバ・キャリブレーション・ブロックを示していません。
バンク 5A および 7A にはバンク 3A と同じ VCCIO があるため、バンク 3A に位置する
OCT キャリブレーション・ブロック(CB3)を持っている 3 つすべての I/O バンク
(3A、5A、および 7A)をキャリブレーションすることができます。
このキャリブレーションを達成させるには、RS OCT キャリブレーション・コードを、
バンク 3A の OCT キャリブレーション・ブロックから周辺部に配置されている I/O バ
ンクに、シリアルにシフト・アウトします。
図5‒9. 1 つの共有 OCT キャリブレーション・ブロックによる複数の I/O バンクのキャリブレーションの例(1)̶ 暫定仕様
図 5–9 の注:
(1) これはシリコン・ダイの上面図で、デバイス・パッケージの裏面図に相当します。この図は、Cyclone V デバイスで最大集積度のものを示しています。
I/O bank with the same VCCIO
I/O bank with different VCCIO
CB3
Bank 8A
Tran
scei
ver B
lock
Bank 7A
Bank
6A
Bank
5B
Bank
5A
Bank 4ABank 3BBank 3A
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 1:デバイスのインタフェースおよび統合
5‒24 第 5章: Cyclone V デバイスの I/O 機能OCT 手法
f OCT キャリブレーション・ブロックについて詳しくは、 Dynamic Calibrated On-Chip Termination (ALTOCT) Megafunction User Guide を参照してください。
キャリブレーション付き RS OCTCyclone V デバイスは、すべてのバンクでキャリブレーション付き RS OCT をサポート
しています。
RS OCT キャリブレーション回路は、I/O バッファの合計インピーダンスと RZQピンに
接続された外部リファレンス抵抗を比較し、それらがマッチングするまでトランジ
スタをダイナミックにイネーブルまたはディセーブルします。
キャリブレーションは、デバイス・コンフィギュレーションの最後に実行されます。
キャリブレーション回路は、正しいインピーダンスを見つけるとパワーダウンし、
ドライバ特性の変更を停止します。
図 5–10 に、出力トランジスタの固有インピーダンスとしての RS を示します。
キャリブレーションなし RS OCTCyclone V デバイスは、シングル・エンド I/O 規格用および電圧リファレンス形式の
I/O 規格用の RS OCT をサポートしています。
ドライバ・インピーダンス・マッチングは、I/O ドライバに伝送ラインのインピーダ
ンスと厳密にマッチングする制御された出力インピーダンスを提供します。その結
果、PCB トレース上の反射を大幅に低減できます。
マッチング・インピーダンスが選択されると、電流強度は選択不能になります。
図5‒10. キャリブレーション付き RS OCT
Cyclone V DriverSeries Termination
VCCIO
RS
RS
GND
= 50 Z0
Receiver
Cyclone Vデバイス・ハンドブック 2012 年 6月 Altera CorporationVolume 1:デバイスのインタフェースおよび統合
第 5 章: Cyclone V デバイスの I/O 機能 5‒25OCT手法
図 5–11 に、出力トランジスタの固有インピーダンスとしての RS を示します。
キャリブレーション付き RT OCTCyclone V デバイスは、すべてのバンクでキャリブレーション付き RT OCT をサポート
しています。
RT OCT キャリブレーション回路は、I/O バッファの合計インピーダンスと RZQピンに
接続された外部リファレンス抵抗を比較します。回路は、I/O バッファの合計イン
ピーダンスと外部抵抗がマッチングするまでトランジスタをダイナミックにイネー
ブルまたはディセーブルします。
キャリブレーションは、デバイス・コンフィギュレーションの最後に実行されます。
キャリブレーション回路は、正しいインピーダンスを見つけるとパワーダウンし、
ドライバ特性の変更を停止します。
図 5–12 に、キャリブレーション付き RT OCT を示します。
キャリブレーション付き RT OCT は、入力ピンおよび双方向ピンのコンフィギュレー
ションのみに使用可能です。 出力ピン・コンフィギュレーションは、キャリブレー
ション付き RT OCT をサポートしません。RT OCT を使用する場合、バンクの VCCIO は、
イネーブルした RT OCT のピンの I/O 規格にマッチングさせる必要があります。
図5‒11. キャリブレーションなし RS OCT
Cyclone V DriverSeries Termination
VCCIO
RS
RS
GND
Z0
Receiver
図5‒12. キャリブレーション付き RT OCT
Transmitter
Cyclone V OCT
GND
Z0
VCCIO
100
100
VREF
Receiver
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 1:デバイスのインタフェースおよび統合
5‒26 第 5章: Cyclone V デバイスの I/O 機能OCT 手法
ダイナミックOCTデータの方向に応じてシグナル・インテグリティが最適化されるので、ダイナミッ
ク OCT は高性能双方向パスを終端するのに役立ちます。
ダイナミック RT OCT または RS OCT は、表 5–13 に示すように、双方向 I/O がレシー
バまたはドライバのどちらとして動作するかに応じて、イネーブルまたはディセー
ブルされます。
図 5–13 に、デバイスでサポートされるダイナミック RT OCT を示します。
1 アルテラは、SSTL-15、SSTL-135、および SSTL-125 I/O 規格を使用する場合には、
DDR3 メモリ・インタフェース用のダイナミック OCT を使用することを推奨していま
す。これらの I/O 規格は、使用される外部終端抵抗の数を低減することでボード・ス
ペースを節約します。
表5‒13. 双方向 I/O に応じたダイナミック OCT
ダイナミック OCT 双方向 I/O 状態
ダイナミック RT OCTレシーバとしての動作 イネーブル
ドライバとしての動作 ディセーブル
ダイナミック RS OCTレシーバとしての動作 ディセーブル
ドライバとしての動作 イネーブル
図5‒13. Cyclone V デバイスのダイナミック RT OCT
o
TransmitterReceiver
50 Ω100 Ω
100 Ω50 Ω
GND
Transmitter Receiver
Cyclone V OCT Cyclone V OCT
Z0 = 50 Ω
VCCIO
100 Ω
100 Ω
GND
VCCIO
50 Ω100 Ω
100 Ω50 Ω
GND
Cyclone V OCT Cyclone V OCT
Z0 = 50 Ω
VCCIO
100 Ω
100 Ω
GND
VCCIO
Cyclone Vデバイス・ハンドブック 2012 年 6月 Altera CorporationVolume 1:デバイスのインタフェースおよび統合
第 5 章: Cyclone V デバイスの I/O 機能 5‒27I/O 規格の終端方法
LVDS 入力 RD OCTCyclone V デバイスは、すべての I/O バンクで RD OCT をサポートしています。
VCCIO および VCCPD を 2.5 V に設定している場合、RD OCT を使用することができます。
Cyclone V デバイスは、図 5–14 に示す通り、100 Ω の公称抵抗値を持つ差動 LVDS 入
力バッファに対する OCT をサポートします。
I/O 規格の終端方法以下の項では、Cyclone V デバイスでサポートされる I/O 規格の異なった差動終端方
法について説明します。
表 5–14 に、異なる I/O 規格の外部終端方法を示します。
図5‒14. 差動入力 OCT
100 Ω
ReceiverTransmitter
Z0 = 50 Ω
Z0 = 50 Ω
表5‒14. I/O 規格の外部終端方法(その1)
I/O 規格 外部終端方法3.3-V LVTTL/3.3-V LVCMOS
外部終端は必要ありません。
3.0-V LVVTL/3.0-V LVCMOS
2.5-V LVCMOS
1.8-V LVCMOS
1.5-V LVCMOS
1.2-V LVCMOS
3.0-V PCI
3.0-V PCI-X
SSTL-2 Class I
シングル・エンド SSTL I/O 規格の終端
SSTL-2 Class II
SSTL-18 Class I
SSTL-18 Class II
SSTL-15 Class I
SSTL-15 Class II
1.8-V HSTL Class I
シングル・エンド HSTL I/O 規格の終端
1.8-V HSTL Class II
1.5-V HSTL Class I
1.5-V HSTL Class II
1.2-V HSTL Class I
1.2-V HSTL Class II
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 1:デバイスのインタフェースおよび統合
5‒28 第 5章: Cyclone V デバイスの I/O 機能I/O 規格の終端方法
SSTL-15 (1)
外部終端は必要ありません。SSTL-135 (1)
SSTL-125 (1)
HSUL-12
差動 SSTL-2 Class I
SSTL 差動 I/O 規格の終端
差動 SSTL-2 Class II
差動 SSTL-18 Class I
差動 SSTL-18 Class II
差動 SSTL-15 Class I
差動 SSTL-15 Class II
差動 1.8-V HSTL Class I
HSTL 差動 I/O 規格の終端
差動 1.8-V HSTL Class II
差動 1.5-V HSTL Class I
差動 1.5-V HSTL Class II
差動 1.2-V HSTL Class I
差動 1.2-V HSTL Class II
差動 SSTL-15 (1)
外部終端は必要ありません。差動 SSTL-135 (1)
差動 SSTL-125 (1)
差動 HSUL-12LVDS LVDS I/O 規格の終端
RSDS (2)
RSDS/mini-LVDS I/O 規格の終端Mini-LVDS (3)
LVPECL LVPECL 差動 I/O 規格の終端
SLVS SLVS I/O 規格の終端
表 5–14 の注:
(1) アルテラは、外部終端抵抗の数を低減させることでボード・スペースおよびコストを節約する上で、これらの I/O 規格を持っているダイナミック OCT を使用することを推奨しています。
(2) Cyclone V デバイスは、すべての I/O バンクで LVDS 出力バッファ・タイプを使用して、最大230 Mbps のデータ・レートのトゥルー RSDS 出力規格をサポートします。
(3) Cyclone V デバイスは、すべての I/O バンクでトゥルー LVDS 出力バッファ・タイプを使用して、最大 340 Mbps のデータ・レートの mini-LVDS 出力規格をサポートします。
表5‒14. I/O 規格の外部終端方法(その2)
I/O 規格 外部終端方法
Cyclone Vデバイス・ハンドブック 2012 年 6月 Altera CorporationVolume 1:デバイスのインタフェースおよび統合
第 5 章: Cyclone V デバイスの I/O 機能 5‒29I/O 規格の終端方法
シングル・エンド I/O 規格の終端電圧リファレンス形式の I/O 規格には、入力リファレンス電圧 VREF および終端電圧
(VTT)が必要です。受信デバイスのリファレンス電圧は送信デバイスの終端電圧に追
従します。
SSTL-15、SSTL-135、SSTL-125、および SSTL-12 などのサポートされている I/O 規格
は、通常、外部ボード終端を必要としません。
アルテラは、ボード・スペースおよびコストを節約するために、これらの I/O 規格と
共にダイナミック OCT を使用することを推奨しています。ダイナミック OCT は、使
用される外部終端抵抗の数を低減させます。
図 5–15 に、Cyclone V デバイスでの SSTL I/O 終端の詳細を示します。
図5‒15. SSTL I/O 規格の終端
Transmitter Receiver
50 Ω
VREF
25 Ω
25 Ω
SeriesOCT 50 Ω
SeriesOCT 50 Ω
FPGAParallel OCT
100 Ω
100 Ω
GND
FPGA FPGA FPGA FPGA
50 Ω
VCCIO
100 Ω
100 Ω
GND
VCCIO
SeriesOCT 25 Ω
SeriesOCT 25 Ω
100 Ω
100 Ω
GND
50 Ω
VCCIO
100 Ω
100 Ω
GND
VCCIO
100 Ω
100 Ω
GND
VCCIO
Transmitter Receiver
50 Ω
VREF
Series OCT 50 Ω
Transmitter Receiver
50 Ω
50 Ω
VREF
VTT
25 Ω
FPGAParallel OCT
100 Ω
100 Ω
GND
VCCIO
50 Ω
VTT
Transmitter Receiver
50 Ω
VREF
Series OCT 25 Ω
50 Ω
VTT
50 Ω
VTT
Transmitter Receiver
50 Ω
VREF
50 Ω
VTT
Transmitter Receiver
50 Ω
VREF
50 Ω
VTT
50 Ω25 Ω
VTT
SSTL Class ITermination
ExternalOn-Board
Termination
OCT Transmit
OCT Receive
OCT inBidirectional
Pins
SSTL Class II
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 1:デバイスのインタフェースおよび統合
5‒30 第 5章: Cyclone V デバイスの I/O 機能I/O 規格の終端方法
図 5–16 に、Cyclone V デバイスでの HSTL I/O 終端の詳細を示します。
1 RS および RT OCT を同時に使用することはできません。詳しくは、5–26 ページの「ダ
イナミック OCT」を参照してください。
差動 I/O 規格の終端I/O ピンはペアで編成されており、差動規格をサポートします。各 I/O ピン・ペアは、
差動入力バッファおよび差動出力バッファをサポートできます。
差動 SSTL-12、差動 SSTL-15、差動 SSTL-125、および差動 SSTL-135 などのサポート
されている I/O 規格は、通常、外部ボード終端を必要としません。
アルテラは、使用する外部終端抵抗の数を低減させることによってボード・スペー
スおよびコストを節約するために、ダイナミック OCT 方法によってこれらの I/O 規
格を使用することを推奨しています。
差動 HSTL、SSTL、および HSUL 入力は、LVDS 差動入力バッファを使用します。しか
し、RD は I/O 規格が LVDS である場合のみに使用可能です。
図5‒16. HSTL I/O 規格の終端
Transmitter Receiver
50 Ω
VREF
SeriesOCT 50 Ω
SeriesOCT 50 Ω
FPGAParallel OCT
100 Ω
100 Ω
GND
50 Ω
VCCIO
100 Ω
100 Ω
GND
VCCIO
SeriesOCT 25 Ω
SeriesOCT 25 Ω
100 Ω
100 Ω
GND
50 Ω
VCCIO
100 Ω
100 Ω
GND
VCCIO
100 Ω
100 Ω
GND
VCCIO
Transmitter Receiver
50 Ω
VREF
Series OCT 50 Ω
Transmitter Receiver
50 Ω
50 Ω
VREF
VTT FPGAParallel OCT
100 Ω
100 Ω
GND
VCCIO
50 Ω
VTT
Transmitter Receiver
50 Ω
VREF
Series OCT 25 Ω
50 Ω
VTT
50 Ω
VTT
Transmitter Receiver
50 Ω
VREF
50 Ω
VTT
Transmitter Receiver
50 Ω
VREF
50 Ω
VTT
50 Ω
VTT
FPGA FPGA FPGA FPGA
HSTL Class ITermination
ExternalOn-Board
Termination
OCT Transmit
OCT Receive
OCT inBidirectional
Pins
HSTL Class II
Cyclone Vデバイス・ハンドブック 2012 年 6月 Altera CorporationVolume 1:デバイスのインタフェースおよび統合
第 5 章: Cyclone V デバイスの I/O 機能 5‒31I/O 規格の終端方法
差動 HSTL、SSTL、および HSUL 出力は、トゥルー差動出力ではありません。これら
は 2 つのシングル・エンド出力を 2 番目の出力が反転されるようにプログラムして
使用します。
図 5–17 に、Cyclone V デバイスでの SSTL 差動 I/O の終端の詳細を示します。
図 5–18 に、Cyclone V デバイスでの HSTL 差動 I/O 規格の終端の詳細を示します。
図5‒17. SSTL 差動 I/O 規格の終端
Transmitter Receiver Transmitter Receiver
Series OCT 25 Ω
Transmitter Receiver
Series OCT 50 Ω
Transmitter Receiver
Z0 = 50 Ω
25 Ω50 Ω
50 Ω
VTT
25 Ω50 Ω
50 Ω
VTT
25 Ω50 Ω
50 Ω
VTT
25 Ω50 Ω
50 Ω
VTT
50 Ω
VTT
50 Ω
VTT
50 Ω
VTT
100 Ω
100 Ω
GND
VCCIO
100 Ω
100 Ω
GND
VCCIO
50 Ω
VTT
Z0 = 50 Ω
Z0 = 50 Ω
100 Ω
100 Ω
GND
VCCIO
100 Ω
100 Ω
GND
VCCIO
Z0 = 50 Ω
Differential SSTL Class ITermination
ExternalOn-Board
Termination
OCT
Differential SSTL Class II
図5‒18. HSTL 差動 I/O 規格の終端
Transmitter Receiver Transmitter Receiver
Series OCT 25 Ω
Transmitter Receiver
Series OCT 50 Ω
Transmitter Receiver
Z0 = 50 Ω
50 Ω
50 Ω
VTT
50 Ω
50 Ω
VTT
50 Ω
50 Ω
VTT
50 Ω
50 Ω
VTT
50 Ω
VTT
50 Ω
VTT
50 Ω
VTT
100 Ω
100 Ω
GND
VCCIO
100 Ω
100 Ω
GND
VCCIO
50 Ω
VTT
Z0 = 50 Ω
Z0 = 50 Ω
100 Ω
100 Ω
GND
VCCIO
100 Ω
100 Ω
GND
VCCIO
Z0 = 50 Ω
Differential HSTL Class ITermination
ExternalOn-Board
Termination
OCT
Differential HSTL Class II
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 1:デバイスのインタフェースおよび統合
5‒32 第 5章: Cyclone V デバイスの I/O 機能I/O 規格の終端方法
LVDS、RSDS、およびMini-LVDS I/O 規格の終端すべての I/O バンクは、レジスタ・ネットワークなしでトゥルー LVDS 出力バッファ
を使用して LVDS、RSDS、および mini-LVDS I/O 規格をサポートするトゥルー専用回
路を持っています。
図 5–19 に、LVDS I/O 規格の終端を示します。オンチップ差動レジスタは、すべての
I/O バンクで使用可能です。
図5‒19. LVDS I/O 規格の終端
Differential Outputs Differential Inputs
Differential Outputs Differential Inputs
50 Ω
100 Ω
50 Ω
50 Ω
100 Ω
50 Ω
LVDSTermination
ExternalOn-Board
Termination
OCT Receiver(True LVDS
Output)
Receiver
OCT
Cyclone Vデバイス・ハンドブック 2012 年 6月 Altera CorporationVolume 1:デバイスのインタフェースおよび統合
第 5 章: Cyclone V デバイスの I/O 機能 5‒33I/O 規格の終端方法
LVPECL I/O 規格の終端Cyclone V デバイスは、LVPECL I/O 規格を入力クロック・ピンでのみサポートします。 LVPECL 出力動作はサポートされていません。LVDS の入力バッファは、LVPECL 入力
動作をサポートするために使用されます。
出力バッファの LVPECL コモン・モード電圧が LVPECL 入力コモン・モード電圧に
マッチしない場合、AC 結合を使用します。
図 5–20 に、AC 結合の終端方法を示します。
DC 結合の LVPECL のサポートは、LVPECL 出力コモン・モード電圧が図 5–21 に示す
ように Cyclone V LVPECL 入力バッファ仕様の範囲内である場合に使用可能です。
エミュレートされる LVDS、RSDS、およびMini-LVDS I/O 規格の終端I/O バンクは、エミュレートされる LVDS、RSDS、および mini-LVDS I/O 規格もサポー
トします。
エミュレートされる LVDS、RSDS、および mini-LVDS の出力バッファは、最大
200 Mbps のデータ・レート用の外付けの 1 つの抵抗、または最大 1.1 Gbps のデー
タ・レートの外付けの 3 つの抵抗ネットワークを持っているシングル・エンド出力
バッファを使用して、トライ・ステートにすることができます。
図 5–22 に示すように、出力バッファはすべての I/O バンクで使用可能です。
図5‒20. LVPECL AC 結合終端(1)
図 5–20 の注:
(1) LVPECL の AC/DC 結合終端は、Altera® FPGA トランスミッタを使用している場合のみ適用可能です。
図5‒21. LVPECL DC 結合終端(1)
図 5–21 の注:
(1) LVPECL AC/DC 結合終端は、Altera FPGA トランスミッタを使用しているときのみに適用可能です。
Z0 = 50 Ω VICM
Z0 = 50 Ω 50 Ω
50 Ω
LVPECLOutput Buffer
LVPECLInput Buffer
0.1 μF
0.1 μF
LVPECLOutput Buffer
LVPECLInput Buffer
Z0 = 50 Ω
Z0 = 50 Ω
100 Ω
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 1:デバイスのインタフェースおよび統合
5‒34 第 5章: Cyclone V デバイスの I/O 機能I/O 規格の終端方法
図5‒22. エミュレートされる LVDS、RSDS、またはMini-LVDS I/O 規格の終端 (1)
図 5–22 の注:
(1) R1、RS、および RP の値は、特性評価待ちです。
Receiver
OCT
Transmitter
ReceiverTransmitter
50 Ω
50 Ω
100 Ω
≤ 1 inch
External Resistor
RS
RS
RP
50 Ω
50 Ω
100 Ω
≤ 1 inch
External Resistor
RS
RS
RP
ExternalOn-Board
Termination
OCT
Emulated LVDS, RSDS, and mini-LVDSTermination
Single-Ended Outputs Differential Inputs
Transmitter
50 Ω
50 Ω
100 ΩExternal Resistor R1
OCT Receive(Single-EndedOutput with
Single ResistorLVDS_E_1R)
Receiver
OCT
Single-Ended Outputs Differential Inputs
Transmitter
50 Ω
50 Ω
100 Ω
≤ 1 inch
External Resistor
RS
RS
RP
OCT Receive(Single-EndedOutput with
Three-ResistorNetwork,
LVDS_E_3R)
Receiver
OCT
Cyclone Vデバイス・ハンドブック 2012 年 6月 Altera CorporationVolume 1:デバイスのインタフェースおよび統合
第 5 章: Cyclone V デバイスの I/O 機能 5‒35I/O 規格の終端方法
RSDS または mini-LVDS の仕様に準拠させるには、抵抗ネットワークを出力電圧振幅
を減衰させる必要があります。
3 本の抵抗ネットワークの値を変更して、消費電力を低減したり、ノイズ・マージン
を改善することができます。 選択する抵抗値は、式 5–1 を満たさなければなりませ
ん。
1 アルテラは、IBIS モデルまたは SPICE モデルを使用して追加のシミュレーションを実
行し、カスタム抵抗値が RSDS または mini-LVDS I/O 規格の要求に適合するかどうか
確認することを推奨しています。
f RSDS I/O 規格について詳しくは、National Semiconductor 社のウェブサイト
(www.national.com)で使用可能な RSDS Specification の資料を参照してください。
式5‒1. 抵抗ネットワークの計算式
RS
RP2
-------×
RS
RP
2-------+
-------------------- 50 Ω=
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 1:デバイスのインタフェースおよび統合
5‒36 第 5章: Cyclone V デバイスの I/O 機能高速差動 I/O インタフェース
高速差動 I/O インタフェースこの項では、トランスミッタおよびレシーバのデータ・パスのインタフェース信号
を説明します。
図 5–23 に、LVDS SERDES 回路のトランスミッタおよびレシーバのブロック図を示し
ます。
f LVDS のトランスミッタおよびレシーバのポート・リストおよび ALTLVDSメガファンク
ションを使用する設定について詳しくは、 LVDS SERDES Transmitter/Receiver (ALTLVDS_RX and ALTLVDS_TX) Megafunction User Guide を参照してください。
図5‒23. LVDS SERDES (1), (2)
図 5–23 の注:
(1) この図は、トランスミッタおよびレシーバ間の共有 PLL を示しています。トランスミッタおよびレシーバが同じ PLL を共有しない場合、2 つの小数 PLL が必要です。
(2) シングル・データ・レート(SDR)およびダブル・データ・レート(DDR)では、データ幅はそれぞれ 1 ビット、2 ビットとなります。
(3) tx_inポートおよび rx_out ポートは、最大 10 ビットのデータ幅を持っています。
+-
10
Serializer 2IOE
IOE Supports SDR, DDR, orNon-Registered Datapath
DIN DOUT
LVDS Transmitter
tx_coreclock
tx_out
tx_in (3)
rx_in
rx_out (3)
3 (LVDS_LOAD_EN, diffioclk,tx_coreclock)
FPGAFabric
IOE2
IOE Supports SDR, DDR, or Non-Registered Datapath LVDS Receiver
Deserializer Bit Slip
2
rx_inclock
LVDS Clock Domain
10
DOUT DIN DOUT DIN
(LVDS_LOAD_EN,LVDS_diffioclk,
rx_outclk)
3
(LOAD_EN, diffioclk)diffioclk
rx_outclock
+
Fractional PLL
Cyclone Vデバイス・ハンドブック 2012 年 6月 Altera CorporationVolume 1:デバイスのインタフェースおよび統合
第 5 章: Cyclone V デバイスの I/O 機能 5‒37高速差動 I/O インタフェース
高速差動 I/O の位置高速差動 I/O をサポートする専用 SERDES 回路は、Cyclone V デバイスの上下のバンク
に位置しています。
図 5–24 に、Cyclone V E A2 および A4 デバイスでの高速 I/O の位置を示します。
図 5–25 に、Cyclone V GX C3 デバイスでの高速 I/O の位置を示します。
図5‒24. Cyclone V E A2 および A4 デバイスで高速差動 I/O の位置
図5‒25. Cyclone V GX C3 デバイスでの高速差動 I/O の位置
FPGA Fabric(Logic Elements, DSP,Embedded Memory,
Clock Networks)
General Purpose I/O and High-SpeedLVDS I/O
General Purpose I/O and High-SpeedLVDS I/O with SERDES
Fractional PLL
FPGA Fabric(Logic Elements, DSP,Embedded Memory,
Clock Networks)
General Purpose I/O and High-SpeedLVDS I/O
Fractional PLL
Transceiver Block
General Purpose I/O and High-SpeedLVDS I/O with SERDES
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 1:デバイスのインタフェースおよび統合
5‒38 第 5章: Cyclone V デバイスの I/O 機能高速差動 I/O インタフェース
図 5–26 に、Cyclone V C4、C5、C7、および C9 デバイス、および Cyclone V GT D5、D7、および D9 デバイスでの高速 I/O の位置を示します。
図 5–27 に、Cyclone V SX C2、C4、C5、および C6 デバイス、および Cyclone V ST D5 お
よび D6 デバイスでの高速 I/O の位置を示します。
図5‒26. Cyclone V C4、C5、C7、および C9デバイス、および Cyclone V GT D5、D7、および D9 デバイスでの高速差動 I/O の位置
図 5‒27. Cyclone V SX C2、C4、C5、および C6 デバイス、および Cyclone V ST D5 および D6 デバイスでの高速 I/O の位置
General Purpose I/O and High-SpeedLVDS I/O
Fractional PLL
Transceiver Block
FPGA Fabric(Logic Elements, DSP,Embedded Memory,
Clock Networks)
General Purpose I/O and High-SpeedLVDS I/O with SERDES
FPGA Fabric(Logic Elements, DSP,Embedded Memory,
Clock Networks)
General Purpose I/O and High-SpeedLVDS I/O
General Purpose I/O and High-SpeedLVDS I/O with SERDES
Fractional PLL
HPS I/O
HPS Core
Cyclone Vデバイス・ハンドブック 2012 年 6月 Altera CorporationVolume 1:デバイスのインタフェースおよび統合
第 5 章: Cyclone V デバイスの I/O 機能 5‒39高速差動 I/O インタフェース
図 5–28 に、Cyclone V SE A2、A4、A5、および A6 デバイスでの高速 I/O の位置を示し
ます。
図5‒28. Cyclone V SE A2、A4、A5、および A6デバイスでの高速 I/O の位置
FPGA Fabric(Logic Elements, DSP,Embedded Memory,
Clock Networks)
General Purpose I/O and High-SpeedLVDS I/O
General Purpose I/O and High-SpeedLVDS I/O with SERDES
Fractional PLL
HPS I/O
HPS Core
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 1:デバイスのインタフェースおよび統合
5‒40 第 5章: Cyclone V デバイスの I/O 機能LVDSチャネルおよび専用回路
LVDS チャネルおよび専用回路Cyclone V デバイス・ファミリは、すべての I/O バンクで LVDS をサポートしていま
す。ロウおよびカラムの I/O は、RD OCT およびトゥルー LVDS 出力バッファを備えた
トゥルー LVDS 入力バッファをサポートしています。専用 SERDES は、上下バンクの
みに使用可能です。
あるいは、LVDS、mini-LVDS、および RSDS 規格をサポートするために、使用されて
いないトゥルー LVDS 入力バッファを外部抵抗ネットワークを備えた 2 つのシング
ル・エンド出力バッファを使用するエミュレートされた LVDS 出力バッファ(eTX)としてコンフィギュレーションできます。
Cyclone V デバイスは、LVDS SERDES 用にシングル・エンド I/O リファレンス・クロッ
クのサポートを提供します。
1 エミュレートされる差動出力バッファはトライ・ステート機能をサポートします。
トゥルー LVDS 出力バッファは、トライ・ステートになりません。
Cyclone Vデバイス・ハンドブック 2012 年 6月 Altera CorporationVolume 1:デバイスのインタフェースおよび統合
第 5 章: Cyclone V デバイスの I/O 機能 5‒41LVDS チャネルおよび専用回路
表 5–15 に、Cyclone V デバイスでサポートされるトゥルー LVDS チャネルの数を示し
ます。
表5‒15. Cyclone V デバイスでサポートされる LVDSチャネル(その1)
タイプ コード名 パッケージ サイド TX RX
Cyclone V E
A2A4
256 ピン FineLine BGA484 ピン Ultra FineLine BGA484 ピン FineLine BGA
トップ / ボトム TBD TBD
レフト / ライト TBD TBD
A5
324 ピン FineLine BGA
トップ 8 8
ライト 12 12
ボトム 12 12
484 ピン Ultra FineLine BGA484 ピン FineLine BGA
トップ 20 20
ライト 16 16
ボトム 20 20
672 ピン FineLine BGA
トップ 32 32
ライト 28 28
ボトム 32 32
A7
484 ピン Ultra FineLine BGA
トップ 20 20
ライト 16 16
ボトム 24 24
484 ピン FineLine BGA
トップ 28 28
ライト 8 8
ボトム 24 24
672 ピン FineLine BGA
トップ 28 28
ライト 24 24
ボトム 32 32
896 ピン FineLine BGA
トップ 40 40
ライト 40 40
ボトム 40 40
Cyclone V E A9
672 ピン FineLine BGA
トップ 28 28
ライト 24 24
ボトム 32 32
896 ピン FineLine BGA
トップ 36 36
ライト 40 40
ボトム 36 36
1152 ピン FineLine BGA
トップ 48 48
ライト 48 48
ボトム 48 48
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 1:デバイスのインタフェースおよび統合
5‒42 第 5章: Cyclone V デバイスの I/O 機能LVDSチャネルおよび専用回路
Cyclone V GX
C3
256 ピン FineLine BGA
トップ 4 4
ライト 8 8
ボトム 12 12
324 ピン FineLine BGA
トップ 8 8
ライト 12 12
ボトム 12 12
484 ピン Ultra FineLine BGA484 ピン FineLine BGA
トップ 20 20
ライト 16 16
ボトム 20 20
C4C5
324 ピン FineLine BGA
トップ 8 8
ライト 12 12
ボトム 12 12
484 ピン Ultra FineLine BGA484 ピン FineLine BGA
トップ 20 20
ライト 16 16
ボトム 20 20
672 ピン FineLine BGA
トップ 32 32
ライト 28 28
ボトム 32 32
表5‒15. Cyclone V デバイスでサポートされる LVDSチャネル(その2)
タイプ コード名 パッケージ サイド TX RX
Cyclone Vデバイス・ハンドブック 2012 年 6月 Altera CorporationVolume 1:デバイスのインタフェースおよび統合
第 5 章: Cyclone V デバイスの I/O 機能 5‒43LVDS チャネルおよび専用回路
Cyclone V GX
C7
484 ピン Ultra FineLine BGA
トップ 20 20
ライト 16 16
ボトム 24 24
484 ピン FineLine BGA
トップ 28 28
ライト 8 8
ボトム 24 24
672 ピン FineLine BGA
トップ 28 28
ライト 24 24
ボトム 32 32
896 ピン FineLine BGA
トップ 40 40
ライト 40 40
ボトム 40 40
C9
672 ピン FineLine BGA
トップ 28 28
ライト 24 24
ボトム 32 32
レフト 0 0
896 ピン FineLine BGA
トップ 36 36
ライト 40 40
ボトム 36 36
1152 ピン FineLine BGA
トップ 48 48
ライト 48 48
ボトム 48 48
Cyclone V GT D5
324 ピン FineLine BGA
トップ 8 8
ライト 12 12
ボトム 12 12
484 ピン Ultra FineLine BGA484 ピン FineLine BGA
トップ 20 20
ライト 16 16
ボトム 20 20
672 ピン FineLine BGA
トップ 32 32
ライト 28 28
ボトム 32 32
表5‒15. Cyclone V デバイスでサポートされる LVDSチャネル(その3)
タイプ コード名 パッケージ サイド TX RX
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 1:デバイスのインタフェースおよび統合
5‒44 第 5章: Cyclone V デバイスの I/O 機能LVDSチャネルおよび専用回路
Cyclone V デバイスは、高速差動信号を送受信するための差動トランスミッタおよび
レシーバ用の専用回路を持っています。
表 5–16 に、Cyclone V の差動トランスミッタおよびレシーバの専用回路の機能を示し
ます。
Cyclone V GT
D7
484 ピン Ultra FineLine BGA
トップ 20 20
ライト 16 16
ボトム 24 24
484 ピン FineLine BGA
トップ 28 28
ライト 8 8
ボトム 24 24
672 ピン FineLine BGA
トップ 28 28
ライト 24 24
ボトム 32 32
896 ピン FineLine BGA
トップ 40 40
ライト 40 40
ボトム 40 40
D9
672 ピン FineLine BGA
トップ 28 28
ライト 24 24
ボトム 32 32
896 ピン FineLine BGA
トップ 36 36
ライト 40 40
ボトム 36 36
1152 ピン FineLine BGA
トップ 48 48
ライト 48 48
ボトム 48 48
表5‒15. Cyclone V デバイスでサポートされる LVDSチャネル(その4)
タイプ コード名 パッケージ サイド TX RX
表 5‒16. Cyclone V デバイスの差動トランスミッタおよびレシーバの専用回路(その1)
機能 差動トランスミッタ 差動レシーバ
トゥルー差動バッファLVDS、mini-LVDS、およびRSDS
LVDS、SLVS、mini-LVDS、および RSDS
SERDES 最大 10 ビットのシリアライザ
最大 10 ビットのデシリアライザ
小数 PLL ロードおよびシフト・レジスタをクロックします。
データ・シンクロナイザ用のクロックの異なるフェーズを生成します。
プログラム可能な VOD スタティック(0、1、2) —
プログラマブル・プリエンファシス
出力電流強度をブートします。(0= ディセーブル、1= イネーブル)
—
Cyclone Vデバイス・ハンドブック 2012 年 6月 Altera CorporationVolume 1:デバイスのインタフェースおよび統合
第 5 章: Cyclone V デバイスの I/O 機能 5‒45小数 PLL および Cyclone V クロッキング
小数 PLL および Cyclone V クロッキング小数 PLL は単一の基準クロック・ソースから複数のクロック周波数を合成できるた
め、オシレータ数、および FPGA で使用されるクロック・ピン数を低減することがで
きます。
Cyclone V デバイス・ファミリは、デバイスの各サイドで小数 PLL をサポートします。
5–37 ページの 図 5–25 および 5–38 ページの 図 5–27 に、高速差動 I/O のレシーバ・
チャネルおよびトランスミッタ・チャネル用としてサポートされている小数 PLL の
位置を示します。
センターおよびコーナーの小数 PLL は、LVDS のレシーバ・チャネルおよびドライ
バ・チャネルをドライブできます。クロック・ツリー・ネットワークは、異なる I/O領域を越えることはできません。
例えば、トップ・レフト・コーナーの小数 PLL は、トップ・ライト I/O バンク上の
LVDS レシーバ・チャネルおよびドライバ・チャネルをドライブするために越えるこ
とはできません。
f 小数 PLL およびクロッキングについて詳しくは、 Clock Networks and PLLs in Cyclone V Devices の章を参照してください。
MegaWizard Plug-In Manager ソフトウェアは、外部 PLL モードで LVDS インタフェース
を実装するためのオプションを提供します。このモードがイネーブルされている場
合、異なるデータ・レートをサポートする PLL のダイナミックなリコンフィギュ
レーション、ダイナミック・フェーズ・シフト、およびその他の PLL 設定を制御す
ることができます。さまざまなクロックおよびロード・イネーブル信号を生成する
ように、適切なメガファンクションをインスタンス化する必要があります。
f 外部 PLL モードについて詳しくは、 LVDS SERDES Transmitter/Receiver (ALTLVDS_RX and ALTLVDS_TX) Megafunction User Guide の「Generating Clock Signals for LVDS Interface」の
項を参照してください。
データ・リアライメント・ブロック(ビット・スリップ)
—シリアル・データにビット・レイテンシを挿入します。
スキュー調整 — 手動
On-Chip Termination(OCT) — LVDS 規格および SLVS 規格で 100 Ω です。
表5‒16. Cyclone V デバイスの差動トランスミッタおよびレシーバの専用回路(その2)
機能 差動トランスミッタ 差動レシーバ
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 1:デバイスのインタフェースおよび統合
5‒46 第 5章: Cyclone V デバイスの I/O 機能差動トランスミッタ
差動トランスミッタ図 5–29 に、Cyclone V のトランスミッタのブロック図を示します。
トランスミッタ・クロッキング小数 PLL は、パラレル・クロック(rx_outclockおよび tx_outclock)、ロード・イ
ネーブル(LVDS_LOAD_EN)信号およびロード・レジスタとシフト・レジスタをク
ロックする diffioclk信号(クロックがシリアル・データ・レートで動作している)
を生成します。シリアライゼーション・ファクタは、Quartus II ソフトウェアを使用
して、スタティックに x4、x5、x6、x7、x8、x9、または x10 に設定できます。ロー
ド・イネーブル信号は、シリアライゼーション・ファクタの設定からドライブされ
ます。
Cyclone V トランスミッタ・データ・チャネルは、ソース同期トランスミッタ・ク
ロック出力を生成するようにコンフィギュレーションできます。この柔軟性により、
出力クロックをデータ出力の近くに配置して、ボード・レイアウトを簡略化し、ク
ロックとデータ間のアラインメントを低減することができます。
アプリーションごとに、特定のクロック - データ・アラインメントまたはデータ・
レート - クロック・レート・ファクタが必要になる場合があります。Quartus II のMegaWizard™ Plug-In Manager で以下の設定をスタティックに指定することができま
す。
■ トランスミッタは、デバイスの各スピード・グレードがサポートしている最大の
出力クロック周波数と同じレートでクロック信号を出力できます。
■ 出力クロックは、シリアライゼーション・ファクタによって 1、2、4、6、8、ま
たは 10 で分周することも可能です。
■ データに対するクロックのフェーズは、0° または 180° (エッジまたは中央揃え)
に設定できます。小数 PLL は、さらに 45° の増分でその他のフェーズ・シフトの
追加サポートを提供します。
図5‒29. Cyclone V のトランスミッタ(1), (2)
図 5–29 の注:
(1) SDR モードおよび DDR モードでは、データ幅がそれぞれ 1 ビットおよび 2 ビットです。
(2) tx_inポートは最大 10 ビットのデータ幅です。
tx_coreclock
FPGAFabric
tx_in 10
Serializer 2IOE
LVDS Transmitter
IOE supports SDR, DDR, or Non-Registered Datapath
tx_inclock
(LVDS_LOAD_EN, diffioclk, tx_coreclock)3
LVDS Clock Domain
DIN DOUT+-
tx_out
Fractional PLL
Cyclone Vデバイス・ハンドブック 2012 年 6月 Altera CorporationVolume 1:デバイスのインタフェースおよび統合
第 5 章: Cyclone V デバイスの I/O 機能 5‒47差動トランスミッタ
図 5–30 に、クロック出力モードでの Cyclone V のトランスミッタを示します。ク
ロック出力モードでは、LVDS チャネルをクロック出力チャネルとして使用できま
す。
DDR動作および SDR 動作用のシリアライザ・バイパスCyclone V のシリアライザは、DDR(x2)および SDR(x1)の動作をサポートする際
にはバイパスして、それぞれ 2 および 1 のシリアライザーション・ファクタを実現
できます。I/O エレメント(IOE)には、それぞれが DDR または SDR モードで動作可
能な 2 個のデータ出力レジスタがあります。
図 5–31 に、シリアライザ・バイパス・パスを示します。
図5‒30. クロック出力モードでの Cyclone V のトランスミッタ
Transmitter Circuit
diffioclk
LVDS_LOAD_EN
Txclkout–Txclkout+
Parallel Series
FPGA Fabric
Fractional PLL
図5‒31. Cyclone V のシリアライザ・バイパス(1), (2), (3)
図 5–31 の注:
(1) ディセーブルされたブロックと信号はすべてグレー表示されています。
(2) DDR モードでは、tx_inclockが IOE レジスタにクロックします。SDR モードでは、データは直接IOE を経由します。
(3) SDR モードおよび DDR モードでの IOE へのデータ幅は、それぞれ 1 ビットおよび 2 ビットです。
IOE supports SDR, DDR, or Non-Registered Datapath
+-
tx_coreclock
FPGAFabric
tx_in 2
2IOE
DINDIN
Serializer
DOUTDOUT
LVDS Transmitter
tx_out
33
Fractional PLL
(LVDS_LOADEN, diffioclk, tx_coreclock)
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 1:デバイスのインタフェースおよび統合
5‒48 第 5章: Cyclone V デバイスの I/O 機能差動トランスミッタ
プログラム可能な VOD Assignment Editor で VOD 設定を変更することで差動信号の VOD をスタティックに調整
することができます。
図 5–32 に、差動 LVDS 出力の VOD を示します。
表 5–17 に、Quartus II ソフトウェアの Assignment Editor のプログラム可能な VOD のア
サインメント名およびその可能な値をリストします。
図5‒32. 差動 VOD
表 5‒17. Quartus II ソフトウェアの Assignment Editor̶ プログラム可能な VOD
フィールド アサインメントTo tx_out
アサインメント名 プログラム可能な差動出力電圧(VOD)
許容値 00(Low)、01(Medium— デフォルト)、10(High)
Single-Ended Waveform
Positive Channel (p)
Negative Channel (n)
Ground
Differential Waveform
p - n = 0V
VOD
VOD
VOD
VCM
VOD (diff peak - peak) = 2 x VOD(single-ended)
Cyclone Vデバイス・ハンドブック 2012 年 6月 Altera CorporationVolume 1:デバイスのインタフェースおよび統合
第 5 章: Cyclone V デバイスの I/O 機能 5‒49差動トランスミッタ
プログラマブル・プリエンファシスプリエンファシスは、出力信号の高周波成分の振幅を大きくして、伝送線路におけ
る周波数依存減衰を補正するのに役立ちます。
図 5–33 に、プリエンファシスを使用した LVDS 出力を示します。
表 5–18 に、Quartus II ソフトウェアの Assignment Editor でのアサインメント名および
プログラマブル・プリエンファシスの可能な値をリストします。
図5‒33. プログラマブル・プリエンファシス(1)
図 5–33 の注:
(1) VP— プリエンファシスからの電圧ブーストです。VOD— 差動出力電圧(ピーク・トゥ・ピーク)です。
表5‒18. Quartus II ソフトウェアの Assignment Editor̶ プログラマブル・プリエンファシス
フィールド アサインメントTo tx_out
アサインメント名 プログラマブル・プリエンファシス
許容値 0(イネーブル – デフォルト)および 1(ディセーブル)
OUT
OUT
VOD
VP
VP
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 1:デバイスのインタフェースおよび統合
5‒50 第 5章: Cyclone V デバイスの I/O 機能差動レシーバ
差動レシーバレシーバは、トランスミッタおよびレシーバ間でデータ・アラインメント・ブロッ
クおよびデシリアライザを共有できる差動バッファおよび小数 PLL を持っています。
差動バッファは、LVDS、mini-LVDS、および RSDS の信号レベルを受信できます。
Quartus II ソフトウェアの Assignment Editor でレシーバ・ピンの I/O 規格を LVDS、mini-LVDS、または RSDS にスタティックに設定できます。
デシリアライザはシフト・レジスタとパラレル・ロード・レジスタを内蔵し、最大
10 ビットを内部ロジックに送信します。
図 5–34 に、Cyclone V のレシーバのハードウェア・ブロックを示します。
図5‒34. レシーバ・ブロック図(1), (2)
図 5–34 の注:
(1) SDR モードおよび DDR モードでは、IOE からのデータ幅はそれぞれ 1 ビットおよび 2 ビットです。
(2) rx_outポートは、最大 10 ビットのデータ幅を持っています。
IOE2
IOE Supports SDR, DDR, or Non-Registered Datapath
Deserializer Bit Slip
2
rx_inclock
LVDS Clock Domain
10
DOUT DIN DOUT DIN
(LVDS_LOAD_EN,LVDS_diffioclk,
rx_outclk)
3
(LOAD_EN, diffioclk)diffioclk
rx_out
rx_outclock
rx_in+
FPGAFabric
LVDS Receiver
Fractional PLL
Cyclone Vデバイス・ハンドブック 2012 年 6月 Altera CorporationVolume 1:デバイスのインタフェースおよび統合
第 5 章: Cyclone V デバイスの I/O 機能 5‒51差動レシーバ
レシーバのハードウェア・ブロック差動レシーバは、以下のハードウェア・ブロックで構成されています。
■ 「データ・リアライメント・ブロック(ビット・スリップ)」
■ 5–53 ページの「デシリアライザ」
データ・リアライメント・ブロック(ビット・スリップ)各レシーバ・チャネルは、ビット・レイテンシをシリアル・ストリームに挿入して
データをリアライメントする専用のデータ・リアラインメント回路を備えています。
送信データのスキューとリンクで追加されるスキューによって、受信シリアル・
データ・ストリームにチャネル間スキューが発生します。
データ・リアラインメント・ブロックは、チャネル間スキューを補正して、各チャ
ネル上で正しい受信ワード境界を確立します。
オプションの RX_CHANNEL_DATA_ALIGNポートは、内部ロジックから個別に制御され
る各レシーバのビット挿入を制御します。データは、RX_CHANNEL_DATA_ALIGNの立
ち上がりエッジで 1 ビット・スリップします。RX_CHANNEL_DATA_ALIGN信号の要件
には、次のものが含まれています。
■ 最小パルス幅は、ロジック・アレイのパラレル・クロックの 1 周期であること。
■ パルス間の最小 Low 時間は、パラレル・クロックの 1 周期であること。
■ 信号はエッジ・トリガされた信号であること。
■ 有効なデータは、RX_CHANNEL_DATA_ALIGNの立ち上がりエッジから 2 パラレル・ク
ロック・サイクル後に使用可能であること。
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 1:デバイスのインタフェースおよび統合
5‒52 第 5章: Cyclone V デバイスの I/O 機能差動レシーバ
図 5–35 に、デシリアライゼーション・ファクタを 4 に設定した状態での、1 ビッ
ト・スリップ・パルス後のレシーバ出力(RX_OUT)を示します。
データ・リアラインメント回路は、ロールオーバーが発生する前に最大 11 ビット時
間を挿入することができます。プログラマブル・ビットのロールオーバー・ポイン
トは、デシリアライゼーション・ファクタに関係なく、1 ~ 11 ビット時間にするこ
とができます。プログラマブル・ビットのロールオーバー・ポイントは、デシリア
ライゼーション・ファクタと等しいかそれよりも高くなければなりません。これに
より、ワード・アラインメント回路ではフル・ワードを通してスリップできる十分
な深さが実現できます。MegaWizard Plug-In Manager を使用して、ビット・ロール
オーバー・ポイントの値を設定できます。プリセット・ロールオーバー・ポイント
に達したことを示すために、各チャネルから FPGA ファブリックにオプションのス
テータス・ポート RX_CDA_MAXが提供されます。
図 5–36 に、ロールオーバーが発生する前の 4 ビット時間のプリセット値を示しま
す。ロールオーバーが発生したことを示すために、rx_cda_max信号は rx_outclockの 1 サイクルの間パルスします。
図5‒35. データ・リアラインメント・タイミング
rx_in
rx_outclock
rx_channel_data_align
rx_out
rx_inclock
3
3210 321x xx21 0321
2 1 0 3 2 1 0 3 2 1 0
図5‒36. レシーバ・データ・リアラインメント・ロールオーバー
rx_outclock
rx_channel_data_align
rx_cda_max
rx_inclock
Cyclone Vデバイス・ハンドブック 2012 年 6月 Altera CorporationVolume 1:デバイスのインタフェースおよび統合
第 5 章: Cyclone V デバイスの I/O 機能 5‒53差動レシーバ
デシリアライザデシリアライゼーション・ファクタは、Quartus II ソフトウェアを使用して、スタ
ティックに x4、x5、x6、x7、x8、x9、または x10 に設定できます。
IOE は、DDR モードまたは SDR モードで動作可能な 2 個のデータ入力レジスタを内
蔵しています。図 5–37 に示すように、DDR(×2)または SDR(×1)の動作をサポー
トするために、Quartus II の MegaWizard Plug-In Manager で Cyclone V デシリアライザを
バイパスすることができます。データ・リアラインメント回路は、デシリアライザ
がバイパスされている場合は使用できません。
図5‒37. デシリアライザのバイパス(1), (2), (3)
図 5–37 の注:
(1) ディセーブルされたブロックと信号はすべてグレー表示されています。
(2) DDR モードでは、rx_inclockが IOE レジスタをクロックします。SDR モードでは、データは直接 IOE を経由します。
(3) SDR モードおよび DDR モードでは、IOE からのデータ幅はそれぞれ 1 ビットおよび 2 ビットです。
IOE2
IOE Supports SDR, DDR, or Non-Registered Datapath
Deserializer Bit Slip
2
rx_inclock
LVDS Clock Domain
10
DOUT DIN DOUT DIN
(LVDS_LOAD_EN,LVDS_diffioclk,
rx_outclk)
3
(LOAD_EN, diffioclk)diffioclk
rx_out
rx_outclock
rx_in+
FPGAFabric
LVDS Receiver
Fractional PLL
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 1:デバイスのインタフェースおよび統合
5‒54 第 5章: Cyclone V デバイスの I/O 機能差動レシーバ
レシーバ・データパスCyclone V デバイス・ファミリは、LVDS レシーバ・モードをサポートしています。
図 5–38 に、LVDS データパスのブロック図を示しています。入力シリアル・データ
は、左側および右側の PLL によって生成されるシリアル LVDS_diffioclkクロックの
立ち上がりエッジで登録されます。
Quartus II の MegaWizard Plug-In Manager を使用して、立ち上がりエッジのオプション
を選択できます。
レシーバ・クロッキング小数 PLL は外部クロック入力を受信し、同じクロックの異なるフェーズを生成しま
す。
トランスミッタとレシーバの LVDS チャネルを接続するフィジカル・メディアでは、
シリアル・データおよびソース同期クロック間のスキューが生じる可能性がありま
す。レシーバで見られるデータおよびクロック信号のジッタによって各 LVDS チャネ
ルとクロック間の瞬間的なスキューは異なります。
LVDS モードでは、スキューを補正するのにソース同期クロックおよび受信したシリ
アル・データ間の最適なフェーズをスタティックに選択できます。
図5‒38. LVDS モードでのレシーバ・データパス(1), (2), (3)
図 5–38 の注:
(1) ディセーブルされたブロックと信号はすべてグレー表示されています。
(2) SDR モードおよび DDR モードでは、IOE からのデータ幅はそれぞれ 1 ビットおよび 2 ビットです。
(3) rx_outポートは、最大 10 ビットのデータ幅を持っています。
2
IOE Supports SDR, DDR, or Non-Registered Datapathtt
IOE
Deserializer Bit Slip
2
rx_inclock
LVDS Clock Domain
10
DOUT DIN DOUT DIN
(LVDS_LOAD_EN,LVDS_diffioclk,
rx_outclk)
3
(LOAD_EN, diffioclk)diffioclk
rx_out
rx_outclock
rx_in+
FPGAFabric
LVDS Receiver
Fractional PLL
Cyclone Vデバイス・ハンドブック 2012 年 6月 Altera CorporationVolume 1:デバイスのインタフェースおよび統合
第 5 章: Cyclone V デバイスの I/O 機能 5‒55差動レシーバ
差動 I/O 終端すべての I/O ピンおよび専用クロック入力ピンは、RD OCT をサポートします。
Quartus II ソフトウェアの Assignment Editor で、On-Chip Termination をイネーブルでき
ます。
表 5–19 に、Quartus II ソフトウェアの Assignment Editor での RD OCT のアサインメン
ト名を示します。
詳しくは、5–27 ページの「LVDS 入力 RD OCT」を参照してください。
表5‒19. Quartus II ソフトウェアの Assignment Editor̶RD OCT
フィールド アサインメントTo rx_in
アサインメント名 入力終端
値 差動
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 1:デバイスのインタフェースおよび統合
5‒56 第 5章: Cyclone V デバイスの I/O 機能ソース同期タイミング見積もり
ソース同期タイミング見積もりこの項では、Cyclone V デバイス・ファミリでのソース同期信号方式のタイミング見
積り、波形、および仕様について説明します。
LVDS I/O 規格は、システム全体の性能向上をもたらすデータの高速伝送を可能にしま
す。高速システム性能を活用するには、これらの高速信号のタイミングを解析する
必要があります。差動ブロックのタイミング解析は、従来の同期タイミング解析と
は異なります。
ソース同期タイミング解析は、クロック出力時間およびセットアップ時間ではなく、
データとクロック信号間のスキューに基づいています。高速差動データ伝送には ICベンダが提供するタイミング・パラメータを使用する必要があり、またボード・ス
キュー、ケーブル・スキュー、およびクロック・ジッタに強く影響されます。
差動データ方向外部クロックと受信データの間には一定の関係があります。840 Mbps および 10 のシ
リアライザーション・ファクタの動作では、外部クロックを 10 で逓倍します。
フェーズ・アラインメントを PLL で各データ・ビットのサンプリング・ウィンドウ
と一致するように設定できます。データは、逓倍されたクロックの立ち下がりエッ
ジでサンプリングされます。
図 5–39 に、x10 モードのデータ・ビット方向を示します。
差動 I/O のビット位置高周波数でのデータ伝送を成功させるには、データの同期化が必要です。チャネル
動作のデータ・ビット方向は、以下の条件に基づいています。
■ シリアライゼーション・ファクタはクロック逓倍係数と同等であること。
■ フェーズ・アラインメントはエッジ・アラインメントを使用すること。
■ 動作がハード SERDES に実装されていること。
図5‒39. ビット方向
9 8 7 6 5 4 3 2 1 0
10 LVDS BitsMSB LSB
inclock/outclock
data in
Cyclone Vデバイス・ハンドブック 2012 年 6月 Altera CorporationVolume 1:デバイスのインタフェースおよび統合
第 5 章: Cyclone V デバイスの I/O 機能 5‒57ソース同期タイミング見積もり
図 5–40 に、チャネル動作のデータ・ビット方向を示します。
その他のシリアライゼーション・ファクタは、Quartus II ソフトウェア・ツールを使
用してワード内のビット位置を検索します。
表 5–20 に、デシリアライゼーション後のビット位置を示します。
図5‒40. 1 本の差動チャネルのビット・オーダおよびワード境界(1)
図 5–40 の注:
(1) これらは波形の機能のみを示しており、タイミング情報を示しているわけではありません。
Previous Cycle7 6 5 4 3 2 1 0
MSB LSB
tx_outclock
tx_out X X X X X X X X X X X X X X X XCurrent Cycle Next Cycle
Transmitter ChannelOperation (x8 Mode)
XX X X X X X X X
rx_inclock
rx_in 7 6 5 4 3 2 1 0 X X X X X X X X X X X X X X X
Receiver ChannelOperation (x8 Mode)
rx_outclock
rx_out [7..0] X X X X X X X X X X X X X X X X X X X X 7 6 5 4 3 2 1 0 X X X X
表5‒20. 差動ビットの命名
レシーバ・チャネル・データ番号
内部 8 ビット・パラレル・データ
最上位ビット(MSB)の位置 最下位ビット(LSB)の位置1 7 0
2 15 8
3 23 16
4 31 24
5 39 32
6 47 40
7 55 48
8 63 56
9 71 64
10 79 72
11 87 80
12 95 88
13 103 96
14 111 104
15 119 112
16 127 120
17 135 128
18 143 136
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 1:デバイスのインタフェースおよび統合
5‒58 第 5章: Cyclone V デバイスの I/O 機能ソース同期タイミング見積もり
トランスミッタ・チャネル間スキュートランスミッタ・チャネル間スキュー(TCCS)は、TCO の精度やクロック・スキュー
などを含む最速および最低速出力の遷移間の差です。LVDS トランスミッタに対し
て、TimeQuest タイミング・アナライザは、シリアル出力ポートの TCCS の値を示す
TCCS レポートを提供します。
レシーバ・スキュー・マージン(RSKM)の計算では、ソース同期差動インタフェー
スの Cyclone V トランスミッタに基づく重要なパラメータである TCCS を使用します。
f TimeQuest Timing Analyzer の下の Quartus II のコンパイル・レポートで、TCCS レポート
(report_TCCS)または Cyclone V Device Datasheet から TCCS の値を取得できます。
LVDS モードのレシーバ・スキュー・マージンLVDS モードでは、レシーバのデータ・パスにおける高速ソース同期差動信号に
RSKM、TCCS、およびサンプリング・ウィンドウ(SW)仕様が使用されます。
LVDS レシーバでは、LVDS モードに対する Quartus II ソフトウェアは、SW、TUI、お
よび RSKM 値を示す RSKM レポートを提供します。
TimeQuest Timing Analyzer の report_RSKMコマンドを実行して、RSKM レポートを生成
することができます。RSKM レポートは、TimeQuest Timing Analyzer のセクションの
Quartus II コンパイル・レポートにあります。
1 TimeQuest Timing Analyzer で入力遅延を設定していない場合、レシーバ・チャネル間ス
キュー(RCCS)はゼロのデフォルト状態です。
また、set_input_delayコマンドを使用して、Synopsys Design Constraint ファイル (.sdc)に入力遅延を直接設定できます。
f RSKW の式および計算について詳しくは、 LVDS SERDES Transmitter/Receiver (ALTLVDS_RX and ALTLVDS_TX) Megafunction User Guide の「Receiver Skew Margin for Non-DPA Mode」を参照してください。
f .sdc コマンドについて、および TimeQuest Timing Analyzer からの RKSM 値の取得につい
て詳しくは、Quartus II Development Software Handbook の The Quartus II TimeQuest Timing Analyzer の章を参照してください。
Cyclone Vデバイス・ハンドブック 2012 年 6月 Altera CorporationVolume 1:デバイスのインタフェースおよび統合
第 5 章: Cyclone V デバイスの I/O 機能 5‒59改訂履歴
改訂履歴表 5–21 に、本資料の改訂履歴を示します。
表5‒21. 改訂履歴
日付 バージョン 変更内容
< リリースの日付を指定 >
<x,x> ■「レシーバ・データパス」 の項(以前まで「レシーバ・モード」)の更新、および「LVDS ダイレクト・ループバック・モード」のトピックの削除。
2012 年 6 月 2.0
Quartus II ソフトウェア v12.0 リリースに伴う更新。
■ 章の再構成。
■「デザインの検討事項」、「VCCIO 制約」、「LVDS チャネル」、「モジュラー I/O バンク」、および「OCT キャリブレーション・ブロック」の項の追加。
■ 図 5–3、図 5–4、図 5–5、図 5–6、および図 5–27 の追加。
■ 表 5–1、表 5–8、および表 5–10 の更新。
■ 1本の外部抵抗を持っているエミュレートされるLVDSについて図 5–22の更新。
2012 年 2 月 1.2■ 表 5–1、表 5–2、表 5–8、および表 5–10 の更新。
■ 5–8 ページの「I/O バンク」の更新。
■ テキストのマイナーな編集。
2011 年 11 月 1.1
■ 表 5–2 の更新。
■ 図 5–3 および図 5–4 の更新。
■「複数の I/O バンクでの OCT キャリブレーション・ブロックの共有」、「高速差動I/O インタフェース」、および「小数 PLL および Cyclone V クロッキング」の項の更新。
2011 年 10 月 1.0 初版。
2012 年 6月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 1:デバイスのインタフェースおよび統合
Cyclone V デバイスの可変精度DSPブロック、Cyclone V ......第3章:CycloneVデバイスの可変精度DSPブロック 3‒3 デザインの検討事項 2012年6月 Altera
20.I Cコントローラ...20–4 第20章:I2Cコントローラ I2Cコントローラの機能の説明 Cyclone V デバイス・ハンドブック 2012年11月 Altera Corporation