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© A. Steininger / TU Wien 1 Der Design-Flow eines ASIC Von der Idee zum funktionierenden Produkt

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© A. Steininger / TU Wien1

Der Design-Flow eines ASIC

Von der Idee zum funktionierenden Produkt

© A. Steininger / TU Wien2

Das Y-Diagramm Design-SchritteSynthese und PPR als OptimierungenSpezifische Probleme des RoutingVerifikations-SchritteSimulationStatische Timing-Analyse

Überblick

© A. Steininger / TU Wien3

Verschiedene SichtweisenVerhalten:

Was tut der Chip?Struktur:

Welche Blöcke umfasst er?

Geometrie:Wie ist er aufgebaut?

© A. Steininger / TU Wien4

Das Y-Diagramm von GajskiVerhalten Struktur

GeometrieA

Prinzip der Abstraktion: Anpassung von Überblick vs. Detaillierungsgrad an den jeweiligen Bedarf

© A. Steininger / TU Wien5

Y-Diagramm: SystemebeneVerhalten Struktur

Geometrie

(funktionale)System-Spezifikation

Funktions-schaltbild, Partitioning

Package

A

Funktionen, Randbedingungen

Pins, Gehäusetyp

Custom-HW, Pro-zessor,Speicher, …

System Speicher CPU IO

Control

Inputs : KeyboardOutput: Display Funktion: Umrechnung,…

VDDD0 D1 RW A7 A6 A5

GNDQ1 PLCC84

© A. Steininger / TU Wien6

Subsysteme & Busse

Funktionsblöcke & Routing-Kanäle

Y-Diagramm: Algorithm. EbeneVerhalten Struktur

Geometrie

Algorithmen

AlgorithmenTask-Allokation, Kommunikations-strukturen, Blockschaltbild

Chip-Layout (Placement)

A

sys

Operationen & Abfolgen

while inputRead „Schilling“ Calulate Euro Display „Euro“

µP IO-Ctrl8 PS/2 Interface

Speicher16

RS232Interface

IO-Ctrl

PS/2µPRS232

© A. Steininger / TU Wien7

Makrozellen & globales Routing

Y-Diagramm: RTL EbeneVerhalten Struktur

Geometrie

Register-transfer

Register-Transfers

State Machines Grob-Schaltplan

Layout Funktionsblöcke(Floorplanning)A

sysalg

ALU, Register & Signale

case Awhen `1` then

nextB <= C;nextstate <= idle;

RAM Register

ALU

Counter

REG

ALU

Counter

© A. Steininger / TU Wien8

Standardzellen, lokales Routing

Y-Diagramm: LogikebeneVerhalten Struktur

Geometrie

Gate

Boolesche Gleichungen Netzliste[

EDIF],Detail-Schaltplan

Chip-Layout (Detail)

A

sysalg

Basisgatter, FF, Verbindungen mit Std.-Delay

RTL

Variable, log. Operatoren

D = NOT E

C = (D OR B) AND A

>1 &EB

C

AINV1

OR2

AND2x3

© A. Steininger / TU Wien9

Prozesse, Polygone

Y-Diagramm: SchaltkreisebeneVerhalten Struktur

Geometrie

Circuit

Differential-gleichungen Netzliste

(analog)

Masken

A

sysalg

Transistoren, Leitungsstücke mit R, L, C

RTL

U, I, e-Funktionen,…

gatedUdt

IC

dIdt

d2Idt2R + L+=

© A. Steininger / TU Wien10

„Y-Tabelle“

Speicher CPU IO

ControlSystem

Algorithmisch

case Awhen `1` then

nextB <= C;nextstate <= idle;

Registertransfer (RTL)

RAM Register

ALU

Counter

Logik

Schaltkreis dUdt

IC

dIdt

d2Idt2R + L+=

Verhalten Struktur Geometrie

D = NOT E

C = (D OR B) AND A>1 &E

BC

A

while inputRead „Schilling“ Calulate Euro Display „Euro“

Inputs : KeyboardOutput: Display Funktion: Umrechnung,…

INV1

OR2

AND2x3

µP IO-Ctrl8 PS/2 Interface

Speicher16

RS232Interface

IO-Ctrl

PS/2µPRS232

REG

ALU

Counter

Ebene

VDDD0 D1 RW A7 A6 A5

GNDQ1 PLCC84

© A. Steininger / TU Wien11

Y-Diagramm: KonvergenzVerhalten Struktur

Geometrie

algsys

RTLgate

cir

A

alle drei Sichtweisen beschreiben letztlich das selbe System…

… und konvergieren daher auf der untersten Abstraktionsebene

Design-Flow

© A. Steininger / TU Wien12

Das Y-Diagramm Design-SchritteSynthese und PPR als OptimierungenSpezifische Probleme des RoutingVerifikations-SchritteSimulationStatische Timing-Analyse

Überblick

© A. Steininger / TU Wien13

Design-Flow im Überblick

Design-Entry

Compilation

Technology-Mapping

Partitioning & Placement

Routing

Manufact.

Specification

Download

Chip complete

Post

-layo

utPr

e-la

yout

beha

vior

alst

ruct

ural

phys

ical

verbale Funktionsbeschreibung

formale Funktionsbeschreibung

Umsetzung in Logik-Elemente

Umsetzung in verfügbare Zellen

Aufteilung der Zellen

Verbindung der Zellen

physikalische Realisierung

© A. Steininger / TU Wien14

Verifikationsschritte

Design-Entry

Compilation

Technology-Mapping

Manufact.

Specification

Download

Validation

Behavioral Simulation

Postlayout-Gate-Level-Simulation

Prelayout-Gate-Level-Simulation

TestChip complete

Post

-layo

utPr

e-la

yout

beha

vior

alst

ruct

ural

phys

ical

Partitioning & Placement

Routing

Functional Simulation

© A. Steininger / TU Wien15

Spezifikation

Zweck:Exakte Formulierung der vom Produkt gewünschten Funktion und der entsprechenden Betriebsbedingungen.

Meist nicht in formaler Darstellung sondern verbal bzw. mit Skizzen.

Specification

Idee

Design-Entry

Compilation

Technology-Mapping

Partitioning & Placement

Routing

Manufact. Download

Chip complete

Die Realität ….

© A. Steininger / TU Wien16 [ZID TU Wien]

© A. Steininger / TU Wien17

Beispieldesign: SpezifikationSynchronisierschaltung für BCD-Eingang

Eingangsvektor data_d[3:0] (4 Bit BCD-Wert)Ausgangsvektor digit_L_d[3:0]Synchronisation auf positive Flanke von clkreset_board setzt den Ausgang synchron auf„0000“

Hier fehlen noch Angaben:Temperaturbereich, Versorgungsspannung, zulässige Größe, Preis, Zuverlässigkeit, Geschwindigkeit, ….

© A. Steininger / TU Wien18

Design-EntryZweck:Umsetzung der Spezi-fikation in eine Form, die vom Computer

erfasst werden kann die als Basis für

Simulation und Änderungen dient

die als Dokumenta-tion geeignet ist

Design-Entry

Specification

Compilation

Technology-Mapping

Manufact. Download

Chip complete

Partitioning & Placement

Routing

© A. Steininger / TU Wien19

sys

cir

Abstraktion v. Design EntryVerhalten Struktur

Geometrie

RTLalg

gate

A

Wollen wir, können wir

aber (noch) nicht:System-C

Können wir, wollen wir aber nicht (mehr):(Gatter-)Schaltplan

State of the Art:

VHDL

© A. Steininger / TU Wien20

Design-Entry: Möglichkeiten

Kriterien: Unterstützung der menschlichen Intuition Effizienz der Darstellung Weiterverarbeitbarkeit durch Computer

State-Chart(Zustandsgraph)

VHDL, Verilog, System C

Schematic Entry(Schaltplan)

ABEL, CUPLPALASM

grafisch textuell

low-level

high-level

© A. Steininger / TU Wien21

Design-Hierarchie

A

B

C

D

&

1

>=1

&

AB

C

D

Halbaddierer

A

B

C

D A

B

C

D

>=1A

B

SCI

CO

HA

HA1

HA2

VolladdiererInstanzierungenHA1 und HA2 von HA

© A. Steininger / TU Wien22

„Vectored Instance“

D Q

EN

D Q

EN

D Q

EN

D Q

EN

Q4

Q3

Q2

Q1D1

D2

D3

D4EN

D Q

EN

Q[1:4]D[1:4]EN

4D Q

EN

4

L1

L2

L3

L4

L1:4

© A. Steininger / TU Wien23

Bsp.-design: Schematic Entry

D

CLK

data_d[3:0] digit_L_d[3:0]

clk

DFF[3:0]

<sync. reset>

board_reset

© A. Steininger / TU Wien24

Beispieldesign: Log/iC <*Identification ... >

*DeclarationsX-Var = 5;Y-Var = 4;

*X-Namesreset_board;data_d[0..3];

*Y-Namedigit_L_d[0..3];

*Boolean Equationsdigit_L_d[0..3]:=data_d[0..3] & reset_board;<*PAL ... *Pins ... >

*Special Functionsdigit_L_d[0..3].REG = YES;

*ENDA

© A. Steininger / TU Wien25

Beispieldesign: State-Chart

reset capture

reset_board

reset_board

Zustand Ausgabe digit_L_d[3…0]

reset 0000capture data_d[3…0]

data_d[3…0]0000

© A. Steininger / TU Wien26

Beispieldesign: VHDL-Codearchitecture behaviour of digit isbeginSYNC_DIGIT_P : process (clk)begin if clk'event and clk = '1' thenif reset_board = '0' thendigit_L_d <= "0000";

elsedigit_L_d <= data_d;

end if;end if;

end process SYNC_DIGIT_P;end behaviour;

© A. Steininger / TU Wien27

Design-Entry im Vergleich (1)Verhalten Struktur

Geometrie

Gate

A

sysalg

Basisgatter, FF, Verbindungen mit Std.-Delay

RTL

Variable, log. Operatoren

LogIC u.ä.

Schaltplan

© A. Steininger / TU Wien28

Design-Entry im Vergleich (2)Verhalten Struktur

Geometrie

Register-Transfers

A

sysalg

State-Charts

cirgate

RTL

© A. Steininger / TU Wien29

VHDL-Entry im Y-DiagrammVerhalten Struktur

Geometrie

Register-Transfers

A

sysalg

ALU, Register & Signale

Beschreibung der internen Funktion von Blöcken („design units“)

Beschreibung der Verbindungen zwischen Blöcken

cirgate

RTL

© A. Steininger / TU Wien30

Compilation (Logic Optimization)

Zweck:Umsetzung derverhaltensbasierten

Beschreibung(z.B. HDL Code)in eine strukturelle Darstellung

(z.B. EDIF-Netzliste)

Compilation

Specification

Design-Entry

Technology-Mapping

Manufact. Download

Chip complete

Partitioning & Placement

Routing

© A. Steininger / TU Wien31

Y-Diagr.: FPGA Design FlowVerhalten Struktur

GeometrieA

sysalg

cirgate

RTL

Compilation

Design Entry

© A. Steininger / TU Wien32

Compilation: Schritte

Analyse des Designs/HDL-Codes (vgl. Parsing),syntaktische Prüfung

Elaboration: Umwandlung in eine DatenstrukturTransformation in ein Netzwerk aus gene-

rischen logischen Zellen (AND, INV, ...)Minimierung der Logik (vgl. KV-Diagramm)Timing-Analyse basierend auf „unit-delay“

© A. Steininger / TU Wien33

Ergebnis der Compilation

Flip-Flop

Mux

data_d

digit_L_d

reset _ board clk

A

Beispiel: Synopsys

© A. Steininger / TU Wien34

Vergleich mit VHDL-Codearchitecture behaviour of digit isbeginSYNC_DIGIT_P : process (clk)begin if clk'event and clk = '1' thenif reset_board = '0' thendigit_L_d <= "0000";

elsedigit_L_d <= data_d;

end if;end if;

end process SYNC_DIGIT_P;end behaviour;

Flip-Flops

Mux

A

© A. Steininger / TU Wien35

Compiler: SW vs. HW

SoftwareCompilertechnik ist extrem ausgereiftHochsprache ist für Programmierung konzipiert wordenalle Hochsprachen-konstrukte sind in Assemblercode darstellbar

HardwareCompiler sind wenig ausgereiftVHDL ist konzipiert für DokumentationVerilog für SimulationNur wenige HDL-Konstrukte sind auch implementierbar

© A. Steininger / TU Wien36

Technology Mapping

Zweck:Abbildung der gene-rischen Gatter auf die Logikelemente der Zieltechnologie

Besonderheit:In diesem Schritt wird Zieltechnologie festgelegt

Target-Library

Technology-Mapping

Specification

Design-Entry

Synthesis

Manufact. Download

Chip complete

Partitioning & Placement

Routing

© A. Steininger / TU Wien37

Y-Diagr.: FPGA Design FlowVerhalten Struktur

GeometrieA

sysalg

cirgate

RTL

Implementierung aus targetspezif. GatternLUTs, Macrocells

Compilation

Design Entry

© A. Steininger / TU Wien38

Technology Mapping: ASIC

D-FF

„Mux“

Beispiel: Synopsys für Zieltechnologie Standard-Lib.data_d

digit_L_d

reset _ boardclk

A

© A. Steininger / TU Wien39

Technology Mapping: FPGA

data_d

digit_L_d

reset _ boardclk

Beispiel: Synplify für Zieltechnologie Altera Stratix

Logic Element

A

© A. Steininger / TU Wien40

Synthese

Compilation+ Optimierung

Technology Mapping+ Optimierung

Synthese ist also der Prozeß der Abbildung der beim Design-Entry angegebenen Beschreibung auf Elemente der Target-Library.

Synthesis

© A. Steininger / TU Wien41

Das Y-Diagramm Design-SchritteSynthese und PPR als OptimierungenSpezifische Probleme des RoutingVerifikations-SchritteSimulationStatische Timing-Analyse

Überblick

© A. Steininger / TU Wien42

Prinzip einer OptimierungMittels eines Algorithmus soll

eine Kostenfunktion minimiert odereine Nutzenfunktion maximiert werdenund zwar unter

Einhaltung von RandbedingungenAls Voraussetzung müssen daher

Kosten / Nutzen meßbar undalle Randbedingungen bekannt sein

© A. Steininger / TU Wien43

Synthese als Optimierung

mögliche Kosten- bzw. Nutzenfunktionen(Optimierungskriterium OK) maximum speed minimum area minimum effort

typische Randbedingungen (RB) Timing-Vorgaben für diverse Pfade Power-Consumption Sperren von Optimierungen

© A. Steininger / TU Wien44

Partitioning

Zweck:optimale Aufteilung des Designs auf mehrere ASICs (falls nötig)OK: minimale Anzahl

von VerbindungenRB: Größe, Speed,

Verlustleistung, am Chip verfügbare Technologie,...

Specification

Design-Entry

Synthesis

Technology Mapping

Manufact. Download

Chip complete

Partitioning & Placement

Routing

© A. Steininger / TU Wien45

Partitioning ― StrategienKonstruktiv

Startzelle ― jede weitere dazuprobieren, beste belassen ― weitere dazuprobieren, ... bis ASIC voll ist

Iterativ"Seed"-Konfiguration ― Zellen einzeln zwischen ASICs vertauschen, nur im Fall einer Verbesserung belassen

Simulated Annealingwie „iterativ“, aber manchmal auch ohne Verbesserungbelassen, => Überwinden lokaler Minima

...

∆−=

TEPbelassen exp Verschlechterung

Temperatur

© A. Steininger / TU Wien46

Placement

Zweck:optimale Verteilung der Logikelemente und Routing-Kanäle auf dem ASICOK: Minimaler Inter-

connect-DelayRB: Größe, Pinbelegung,

„Constraints“ des Designers, ...

Specification

Design-Entry

Synthesis

Technology Mapping

Manufact. Download

Chip complete

Partitioning & Placement

Routing

© A. Steininger / TU Wien47

Placement: SchritteFloorplanningAnordnen von Funktionsblöcken des Designs im ASIC(vgl. Räume im Gebäude)Placement(im engeren Sinn)Anordnen der Logik-Elemente innerhalb eines Funktionsblockes(vgl. Einrichtung der Räume)

© A. Steininger / TU Wien48

Placement: Das Grundproblem

Optimierung erfordert Abschätzen des Interconnect-Delay noch VOR dem Routing Vergleich: Wie lange dauert eine Reise vonChina nach Russland? Von wo in China? Nach wohin in Rußland? Welche Straßen gibt es?

Lösung: Heuristik (Erfahrungen &Statistiken aus bestehenden Designs)

© A. Steininger / TU Wien49

Komponenten des Delay

Gate Delay Durchlaufzeit durch ein Logikelement kaum abhängig vom Routing relativ gut vorhersagbar

Interconnect Delay Signallaufzeit auf den Leitungen stark abhängig vom Routing schlecht vorhersagbar

© A. Steininger / TU Wien50

Trends beim Delay

Mit Verkleinerung der Feature-Size sinkt der Gate Delay rascher als der Interconnect Delay

Bei den heute üblichen Technologien überwiegt der Interconnect Delay klar. Eine realistische Vorher-sage des Timings ist daher erst nach dem Routing möglich, Optimierungen vor dem Routing werden immer schwieriger.

λ [µm]1.0 0.5 0.25

1.0delay [ns]

interconnectgate

0.1

© A. Steininger / TU Wien51

Das Y-Diagramm Design-SchritteSynthese und PPR als OptimierungenSpezifische Probleme des RoutingVerifikations-SchritteSimulationStatische Timing-Analyse

Überblick

© A. Steininger / TU Wien52

RoutingZweck:Herstellen aller nötigen Verbindungen auf dem ASICOK: Minimale Inter-

connect-Länge, minimaler krit. Pfad, Minimum an Vias

RB: Verfügbarkeit von Leitungen/Kanälen, Constraints, ...

Specification

Design-Entry

Synthesis

Technology Mapping

Manufact. Download

Chip complete

Partitioning & Placement

Routing

© A. Steininger / TU Wien53

Y-Diagr.: FPGA Design FlowVerhalten Struktur

GeometrieA

sysalg

cirgate

RTL

Implementierung aus targetspezif. GatternLUTs, Macrocells

Compilation

Design Entry

© A. Steininger / TU Wien54

Umfang des Interconnect

Stand 2007 [ITRS‘06] Der Interconnect in einem Chip umfasst

typisch etwa 1,5km Leitungen pro cm2. Prognose: Anstieg von 15% pro Jahr Es gibt 11 Metallisierungsebenen „half pitch“

= Abstand der Leiterbahnen = Breite der Leiterbahnen = 65nm

© A. Steininger / TU Wien55

Routing des Clock

Mimimaler Delay Starke Treiber (größere Fläche) Treiber parallel (geringere Last) Kurze Verbindungen

Minimaler Skew Symmetrische Netze („Tree“, „Spine“) „gematchte“ gleich belastete Treiber

Vorgegebene Clock-Netze im FPGA

© A. Steininger / TU Wien56

Was ist Skew ?1

1

∆t = tskew

Skew ist der Unterschied im Signal-Delay

▪ entlang unterschiedl. Ästeeiner verzweigten Leitung

▪ entlang eines Busses▪ durch gleichartige Gatter

tdly1tdly2

tskew = |tdly1 – tdly2|

© A. Steininger / TU Wien57

Routing der Versorgung

Stromdichte

Zu hohe Stromdichte führt zu inakzeptabler Defektrate im Betrieb durch Abwandern des Materials („Elektromigration“)Typ. Wert: J ≈ 1mA/(µm)2

„Fat metal Rules“zu dicke Metallflächen (Leitungen) neigen zum Ablösen während des Packaging

Stromdichte J = Strom/Querschnitt [A/cm2]

© A. Steininger / TU Wien58

Stromdichte – ein VergleichGegeben: Standard-Installationsdraht mit

Querschnitt 2,5mm2.Gesucht: Welcher Strom muss durch diesen Draht

fließen damit sich die gleiche Stromdichte ergibt wie in der Versorgungsleitung eines ASIC ? (1mA /(µm)2 )

Lösung: Querschnitt = 2,5mm2 = 2,5*106 (µm)2

Strom = Querschnitt * StromdichteEs fließt ein Strom von 2,5*106 mA = 2,5kADas entspricht mehr als 0,5MW bei 230V

© A. Steininger / TU Wien59

Ergebnisse nach dem RoutingPosition aller benötigten Logikelementesteht fest (Placement)Layout aller Logikelemente ist bekannt(Library)Alle Verbindungen sind gelegt (Routing)

Alle Masken können erstellt werden („Tape-out“). Alle realen Delays können genau (≈5%)

ermittelt und dem Simulator mitgeteiltwerden („Back-Annotation“)

© A. Steininger / TU Wien60

Y-Diagr.: FPGA Design FlowVerhalten Struktur

GeometrieA

sysalg

cirgate

RTL

Implementierung aus targetspezif. GatternLUTs, Macrocells

Compilation

Design Entry

Implementierung im FPGAFFT-Filter in HW

© A. Steininger / TU Wien61

Das Y-Diagramm Design-SchritteSynthese und PPR als OptimierungenSpezifische Probleme des RoutingVerifikations-SchritteSimulationStatische Timing-Analyse

Überblick

© A. Steininger / TU Wien62

Validation

Zweck:überprüfen der Spezifikation Beschreibt sie die

angestrebte Funk-tionalität adäquat ?

Ist sie umsetzbar ? Enthält sie

Widersprüche ?

Design-Entry

Specification

Validation

passfail

© A. Steininger / TU Wien63

Simulation ― Wozu?

Debugging eines physikal. Prototypen wärezu kompliziert/unmöglich (Zugänglichkeit im Chip?)zu teuer (Fertigungskosten für Prototyp)zu spät (time-to-market!)

Das ist bei Software(leider) oft anders…

(siehe Clip „If SW-Programmers had to build planes“)

© A. Steininger / TU Wien64

Wert eines PrototypenErfolgserlebnisgute Basis für ausführliche Tests inEchtzeit ( = schneller als Simulation)Indiz für das Funktionieren des Designsausreichend für den „Eigenbedarf“NICHT AUSREICHEND für ein

industrielles Produkt (worst case bezügl. Temperaturbereich, Prozessvariationen?)

© A. Steininger / TU Wien65

Ablauf einer SimulationAnlegen von Stimuli an das Design Meist wird dazu ein eigenes (virtuelles)

Design - eine „Testbench“ – erstellt. Eine Testbench für alle Simulationsebenen.Überprüfen der Reaktion Entspricht das Verhalten der Spezifikation ? Trace-File von voriger Simulation als ReferenzWar die Simulation vollständig ? Ein positives Ergebnis bezieht sich nur auf

die simulierten Funktionen !

© A. Steininger / TU Wien66

Simulation & Testbench

DesignStimuli Trace File

Testbench

Design wird als Modul in größeres Design (Testbench) eingebettet und erhält so Stimuli für die Eingänge bei der Simulation

© A. Steininger / TU Wien67

Behavioral SimulationZweck: Wurde Spezifikation

richtig umgesetzt ? Funktioniert die

Testbench ?

Besonderheit: berücksichtigt

keinerlei Timing berücksichtigt nicht

HW-Realisierbarkeit

Design-Entry

Synthesis

Specification

Behavioral Simulation

passfail

© A. Steininger / TU Wien68

Functional Simulation

Zweck: Wurde der Code

richtig interpretiert?

Besonderheit: Design besteht aus

generischen Gattern mit „unit-Delay“

Synthesis

Technology-Mapping

Design-Entry

passfail

FunctionalSimulation

Partitioning & Placement

© A. Steininger / TU Wien69

Prelayout-Gate-Level Simul.

Zweck: Gab es Fehler beim

Technology-Mapping?

Besonderheit: Design besteht aus

Gattern der Zieltechnologie

Gatterdelay real, Routing-Delay grob geschätzt

Synthesis

Technology-Mapping

Design-Entry

passfail

Prelayout-Gate-Level-Simulation

Partitioning & Placement

© A. Steininger / TU Wien70

Postlayout-Gate-Level Simul.

Zweck: Stimmt das Timing?

Besonderheit: Die genauen Timing-

Werte von der Back-Annotation stehen zur Verfügung

Routing

Manufacturing/Download

Design-Entry

passfail

Postlayout-Gate-Level-Simulation

© A. Steininger / TU Wien71

Simulation auf allen Ebenen?

Je feinstufiger die Simulationsebenen, desto klarer sind Fehler zuordenbar weniger Zeit (für Synthese, P&R etc.) wird bis

zur Erkennung des Fehlers aufgewendet geringer ist die Gefahr einer gegenseitigen

Maskierung zweier Fehler

© A. Steininger / TU Wien72

Y-Diagr.: Verification FlowVerhalten Struktur

GeometrieA

sysalg

cirgate

RTL

Implementierung aus targetspezif. GatternLUTs, Macrocells

Compilation

Prelayoutgate-levelSimulation

Design Entry

Implementierung im FPGAFFT-Filter in HW

Test

© A. Steininger / TU Wien73

Das Y-Diagramm Design-SchritteSynthese und PPR als OptimierungenSpezifische Probleme des RoutingVerifikations-SchritteSimulationStatische Timing-Analyse

Überblick

© A. Steininger / TU Wien74

Terminologie zur Simulation

Mixed-level SimulationFunktionsblöcke werden auf unterschiedlichenAbstraktionsebenen simuliertMixed mode SimulatorSimulation erfolgt gemischt analog/digital

Sign-off Simulationtypisch postlayout Gate-Level-Simulation bei

Übergabe zur Fertigung, als Vorlage für Funktionstest des Chips nach der Fertigung

© A. Steininger / TU Wien75

Logikpegel bei der SimulationWas passiert, wenn auf einer Leitung gleichzeitig zwei widersprüchliche Pegel auftreten:

zwei Treiber gleichzeitig aktiv (Fehler)ein Treiber zieht Leitung trotz Pull-up auf ´0´Treiber "overruled" den Bus-Keeper...die beiden logischen Pegel ´1´und´0´ allein bieten dem Simulator zu wenig Möglichkeiten, solche Situationen aufzulösen

© A. Steininger / TU Wien76

9-wertige Logik (IEEE Std 1164-1993)

0 strong low Treiberausgang, definiert1 strong high "L weak low Pull-downH weak high Pull-upX strong unknown Treiberausgang, undef´d.W weak unknown bus-keeper, uninitialisiertZ high impedance Treiberausgang, tri-state- don't care Pegel bedeutungslosU uninitialized FF-Ausgang, uninitialisiert

© A. Steininger / TU Wien77

Signal Resolution Table

U X 0 1 Z W L H -U U U 0 U U U 0 U UX U X 0 X X X 0 X X0 0 0 0 0 0 0 0 0 01 U X 0 1 X X 0 1 XZ U X 0 X X X 0 X XW U X 0 X X X 0 X XL 0 0 0 0 0 0 0 0 0H U X 0 1 X X 0 1 X- U X 0 X X X 0 X X

AND

© A. Steininger / TU Wien78

Ereignisgesteuerte SimulationEreignis (event): Pegeländerung an einem KnotenEreignisliste enthält alle (aktuell bekannten) zukünftigen Ereignisse mit Zeitpunkt, Knoten und neuem Pegelaktuelle Zeit schreitet fort, bis sie mit Zeit-punkt des nächsten Ereignisses übereinstimmtes folgt Auswertung der Konsequenzen des Events: Aktualisierung der Eingänge, Eintragen weiterer Events (z.B. Aktualisieren der Ausgänge nach einem Delay)Iterationen für die Auswertung in "delta-time" danach Fortschreiten der aktuellen Zeit

© A. Steininger / TU Wien79

t event A B N Y

01

Beispiel für eine Simulation

&1AB

Y

2ns 3ns

t [ns]

t [ns]

0 42

60 42

A

B

Y

N

0-00+∆

22+∆

3

456

initA ↓B ↑A ↑N ↑B ↓

N ↓Y ↑Y ↓

0 0 010 0 001 0 001 0 011 1 010 1 01

0 00 0 110 0 01

A

3+∆ Y ↓ 0

© A. Steininger / TU Wien80

Das Y-Diagramm Design-SchritteSynthese und PPR als OptimierungenSpezifische Probleme des RoutingVerifikations-SchritteSimulationStatische Timing-Analyse

Überblick

© A. Steininger / TU Wien81

Statische Timinganalyse

combin. logic

tPD,CLK

1/fCLK,max = max (tdly,DATA,ij) + tSU – min (tdlyD,CLK,i)

Delays im Daten-und Clock-Pfad werden für jedes Flip-Flop syste-matisch analysiert

Überprüfung vorgegebener Constraints Ermittlung der maximal zulässigen Taktfrequenz

CLK

D

CLK

D

CLK

D

CLK

D

tdly,DATA,1m

tdly,DATA,2m

tdly,DATA,km

FF1

FF2

FFk FFm

A

© A. Steininger / TU Wien82

Stat. Analyse vs. Simulation

Statische Analyse… findet sicher den

kritischen Pfad

… liefert keineInformation über die zugehörigen Eingangsvektoren

… findet möglicherweise einen ungültigen Pfad

Simulation… findet den kritischen

Pfad nicht sicher(Eingangsvektoren?)

… liefert automatischInformation über die zugehörigen Eingangsvektoren

… findet sicher einen gültigen Pfad

© A. Steininger / TU Wien83

Library-Databook /1

… charakterisiert die verfügbaren Basiszellen; z.B.:

Eingangskapazität [pF] (Beispiel: Inverter)

Beiträge zur Kapazität: - Gate des p-Kanal-FET- Gate des n-Kanal-FET- internes Routing

Typ (Treiberstärke) inv1 inv2 inv4 inv8 inv12flächenoptimiert 0.034 0.067 0.133 0.265 0.397

Performance-optimiert

0.145 0.292 0.584 1.169 1.753

© A. Steininger / TU Wien84

Library-Databook /2Beispiel: 2-to-1 MUX

from input

to output

intrinsic [ns]

extrinsic [ns/pF]

D0↓ Z↓ 1.42 2.10D0↑ Z↑ 1.23 3.66D1↓ Z↓ 1.42 2.10D1↑ Z↑ 1.23 3.66

SD↓/ ↑ Z↓ 1.42 2.10SD ↓/ ↑ Z↑ 1.09 3.66

extloaddelay tCtt ⋅+= int

vorige Folie

© A. Steininger / TU Wien85

Derating Factors

4.50 V 4.75 V 5.00 V 5.25 V 5.50 V-40° 0.77 0.73 0.68 0.64 0.61

0° 1.00 0.93 0.87 0.82 0.7825° 1.14 1.07 1.00 0.94 0.9085° 1.50 1.40 1.33 1.26 1.20

100° 1.60 1.49 1.41 1.34 1.28125° 1.76 1.65 1.56 1.47 1.41

Die Angaben im Datenblatt sind der worst case innerhalb eines spezifizierten Bereiches. Grundsätzlich gilt: Hohe Temperatur und niedrige Versorgung verlangsamen den Chip.

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Formale Verifikation: Prinzipbei komplexen Designs wird Coverage von Test bzw. Simulation zum ProblemLösung: formale, vollständige Überprüfungüberprüft werden meist Model Checking: Überprüfen von bekannten

Bedingungen/Eigenschaften (Deadlocks etc.) Equivalence checking: Überprüfen der Über-

einstimmung zweier Modelle (z.B. des Designs auf verschiedenen Abstraktionsebenen)

erfordert Darstellung des Designs als Modell

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Formale Verifikation: Tools

Model checking vollautomatisch kommerzielle Tools benötigt spezif.

Parametrierung liefert pass/fail

Entscheidung (evtl. „Gegenbeispiel“)

gut für nach-trägliche Prüfung

formale Beweise manuell mathemat. Methoden Parameter als Variable

zulässig liefert Bedingungen in

Form v. Ungleichungen

gut als Grundlage für Design-Entscheidungen

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Benötigte Design-ToolsDesign-EntryLogic Compiler (technologieunabhängig)Simulation (div. Levels)PPR (incl. Technology-Mapping)...sind grundsätzlich unabhängige Funktionen, Tools verschiedener Hersteller kombinierbar, aber

Unterschiedliche Zielrichtungen & Stärken Kompatibilität ? Back-Annotation ?

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Zusammenfassung (1)Der Design-Flow eines ASIC bzw. FPGA umfasst die folgenden Schritte:

SpezifikationDesign-Entry CompliationTechnology-Mapping (Partitioning) Floorplanning, Placement & Routing (PPR) Fertigung bzw. Download

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Zusammenfassung (2)Der Design-Prozess ist höchst komplex und daher fehleranfällig. An vielen Stellen ist daher eine Verifikation nötig, und im Fehlerfall müssen die einzelne Design-Schritte wiederholt werden. Das Design ist also ein iterativer Prozess.Die Verifikation umfasst folgende Schritte: Validation (Prüfen der Spezifikation), Simulation (Prüfen der virtuellen

Implementierung) und Test (Prüfen des physikalischen Designs)

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Zusammenfassung (3)Das Y-Diagramm erlaubt eine Veranschaulichung des Design-Prozesses. Es umfasst die 3 Achsen Verhalten, Struktur und Geometrie. Durch konzentrische Kreise werden die Abstraktions-ebenen dargestellt.

Der Design-Prozess beginnt auf einer hohen Abstraktionsebene (typ. RTL) auf der Verhaltens-(und/oder Struktur-) achse. Mittels Tool-Support gelangt man über Struktur und die Geometrie-achse zu niedrigeren Abstraktionsebenen und schließlich ins Zentrum des Diagramms.

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Zusammenfassung (4)In HDLs lässt sich vieles einfach beschreiben, eine Abbildung auf HW erweist sich jedoch bei der Synthese oft als zu aufwendig oder unmöglich. Durch einen Optimierungsprozeß wird eine Kosten-funktion minimiert bzw. eine Nutzenfunktion maximiert, jeweils unter Einhaltung gegebener Randbedingungen.Partitioning, Placement und Routing sind solche Optimierungsprozesse. Vielfach werden hier aufgrund der Komplexität heuristische Methoden den geschlossenen Lösungen vorgezogen.

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Zusammenfassung (5)Für Partitioning und insbesondere Placement und Routing ist eine Abschätzung der Signallaufzeitenessenziell. Diese erweist sich jedoch aufgrund der Dominanz des Interconnect-Delay für neuere Technologien als zunehmend schwieriger.Simulation sollte auf möglichst vielen Ebenendurchgeführt werden, um Fehler rasch und eindeutig identifizieren zu können.Die Signal-Resolution Table gibt Aufschluss darüber, welcher Ausgangspegel aus dem Zusammenwirken mehrerer Eingangspegel an einem bestimmten Logikelement entsteht.

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Zusammenfassung (6)Bei der ereignisgesteuerten Simulation werden die Ereignisse nach einer Liste chronologisch abgearbeitet, neue Folge-Ereignisse werden in der Liste ergänzt. Gleichzeitigkeit wird durch die „Delta-Time“ berücksichtigt.Die statische Timinganalyse sucht systematisch das Design nach den langsamsten Datenpfaden ab.Das Timing ist in Libraries definiert. Variationen in der Temperatur oder der Versorgungsspannung werden durch Derating-Factors berücksichtigt.

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Zusammenfassung (7)Die formale Verifikation erlaubt eine lückenlose Überprüfung des Designs nach bestimmten Kriterien. Voraussetzung ist aber das Vorliegen eines entsprechenden Modells.Als Werkzeuge werden einerseits Modelcheckerund andererseits formale Beweise verwendet.