저 시-비 리- 경 지 2.0 한민

는 아래 조건 르는 경 에 한하여 게

l 저 물 복제, 포, 전송, 전시, 공연 송할 수 습니다.

다 과 같 조건 라야 합니다:

l 하는, 저 물 나 포 경 , 저 물에 적 된 허락조건 명확하게 나타내어야 합니다.

l 저 터 허가를 면 러한 조건들 적 되지 않습니다.

저 에 른 리는 내 에 하여 향 지 않습니다.

것 허락규약(Legal Code) 해하 쉽게 약한 것 니다.

Disclaimer

저 시. 하는 원저 를 시하여야 합니다.

비 리. 하는 저 물 리 목적 할 수 없습니다.

경 지. 하는 저 물 개 , 형 또는 가공할 수 없습니다.

공학석사 학위논문

Surface Roughness를 고려한

MOS Oxide 신뢰성과

Electron 이동도의 통합 모델

A surface roughness model covering both

MOS oxide reliability and Electron mobility

2016 년 7 월

서울대학교 대학원

전기정보 공학부

김강욱

Surface Roughness를 고려한

MOS Oxide 신뢰성과

Electron 이동도의 통합 모델

A surface roughness model covering both

MOS oxide reliability and Electron mobility

지도 교수 박 영 준

이 논문을 공학석사 학위논문으로 제출함

2016 년 7 월

서울대학교 대학원

전기정보 공학부

김 강 욱

김강욱의 공학석사 학위논문을 인준함

2016 년 7 월

위 원 장 박 병 국 (인)

부위원장 박 영 준 (인)

위 원 이 종 호 (인)

i

초 록

본 연구에서는 얇은 게이트 옥사이드(Oxide, SiO2)를 가지는

MOS구조에서 전극(Anode and Cathode)과 게이트 옥사이드 경계면의

표면 거칠기(Surface Roughness, SR)가 신뢰성의 중요 지표인

TDDB(Time Dependent Dielectric Breakdown)에 미치는 영향을,

percolation 모델과 cell based analytical TDDB 모델을 바탕으로,

옥사이드내 트랩(trap) 생성에 대한 thermochemical 모델을 적용 하여

해석 하였다.

TDDB를 이해하는데 널리 알려진 모델인 percolation 모델은 두

전극 사이에 stress 상태에 놓인 옥사이드내에 생성된 트랩이 두 전극

사이에 conductive path를 생성 하는 원리로 TDDB 발생 원인을 설명

하고 있다. Thermochemical 모델은 이러한 트랩의 생성원인을

전계(Electric field, E-field)와 온도 변화에 의한 stress로 설명 하고

있다. 본 연구에서는 이 두 모델에 착안 하여 표면 거칠기가 있을 때

옥사이드내의 불균일한 전계 분포에 따른 트랩 생성 확률을 구하여,

기존의 cell based analytical TDDB 모델을 바탕으로 불균일한 트랩

생성 확률을 고려한 모델로 수정하여 표면 거칠기가 있을 때 절연체내에

percolation path가 생성되어 발생되는 TDDB의 변화에 대해

분석하였다.

실제 표면 거칠기를 반영 하기 위해 높이 방향과 평면 방향의 표면

거칠기를 각각 Gaussian 분포와 Exponential 분포로 모델링 하여 실제

표면 거칠기를 반영한 가상의 거친 표면을 3D 형태로 생성하여, 실제

표면 거칠기의 국부적인 변화를 반영 할 수 있도록 하였다. 또한 표면

거칠기에 따른 옥사이드내의 정확한 전계 분포를 반영하기 위해 표면

거칠기에 따른 mobility 모델에서 적용한 방식을 옥사이드내의 전계를

찾아내는 방법을 제안하고자 한다. 이 부분은 연구가 추가로 필요한

부분이 남아 있으며 자세한 내용은 후에 설명 하기로 한다.

본 연구에서 제안하는 방법을 이용 하여 표면 거칠기가 TDDB에

미치는 결과를 요약하면 다음과 같다. 첫째, 표면 거칠기에 의한

옥사이드내의 전계가 가장 큰 영역과 가장 작은 영역의 차이는 같은

평면 위치에서 두께 방향으로 10% 수준 차이를 보이나, 이로 인해 발생

되는 트랩 생성 확율은 10배 이상 차이를 보이게 된다. 둘째, 이러한

트랩 생성 확율의 변화는 TDDB 발생 확률의 변화를 가져오게 되며,

ii

device life time에 큰 영향을 미치게 된다.

표면 거칠기에 따른 TDDB의 영향에 대한 analytical한 연구는

거의 보고가 되지 않았으나, 본 연구를 통해 표면 거칠기에 따른

TDDB의 발생 확률에 대한 이해를 가져 올 것으로 기대하며, 더불어

표면 거칠기가 있을 경우에 Device Life time(tBD)을 효율적이고

정확하게 예측 할 수 있을 것으로 기대한다.

주요어 : 표면 거칠기, Surface Roughness, Reliability, 신뢰성, TDDB

학 번 : 2014-22544

iii

목 차 초록 ......................................................................................... ⅰ

목차 ......................................................................................... ⅲ

표 목차 .................................................................................... ⅳ

그림 목차 ................................................................................. ⅴ

제 1 장 서 론 ...................................................................... 1

제 1 절 연구의 배경과 목적 ....................................................... 1

제 2 절 연구의 내용과 논문의 구성 ............................................ 2

제 2 장 이론적 배경 ................................................................. 3

제 1 절 Dielectric Breakdown 모델 ........................................... 3

제 2 절 Thermochemical Trap Generation 모델 ...................... 7

제 3 절 Cell Based Analytical TDDB 모델 ............................ 10

제 3 장 표면 거칠기를 반영한 TDDB simulation .................... 12

제 1 절 Simulation 개요 ........................................................... 12

제 2 절 가상의 거친 표면의의 생성 .......................................... 14

제 3 절 전계에 미치는 표면 거칠기의 영향 .............................. 16

제 4 절 표면 거칠기를 고려한 Cell Based TDDB 모델 ............ 19

제 4 장 결과 및 분석 .............................................................. 23

제 1 절 국부적인 두께 변화를 고려한 단순 전계 모델 ............. 23

제 2 절 실리콘 및 절연체를 포함하는 전계 모델 ...................... 24

제 3 절 표면 거칠기에 따른 Trap generation rate의 변화 ...... 29

제 4 절 표면 거칠기가 Weibull 분포의 미치는 영향 ................ 32

제 5 장 결론과 앞으로의 연구 제안 ........................................ 36

참고문헌 .................................................................................. 37

Abstract ................................................................................. 40

iv

표 목차

[표 2-1] Comparison of polar and non-polar dielectrics. ............ 7

v

그림 목차

[그림 2-1] 게이트 전압에 따른 누설 전류의 변화 ......................... 4

[그림 2-2] Percolation model for dielectric breakdown............... 5

[그림 2-3] Hydrogen Release(HR) 모델 .................................... 5

[그림 2-4] Anode Hot-Hole Injection 모델................................ 6

[그림 2-5] Eloc에 의한 bonds distortion ..................................... 7

[그림 2-6] Eox와 시간에 변화에 따른 트랩 농도의 변화 ................ 9

[그림 2-7] Cell based Analytical TDDB 모델 ........................... 10

[그림 3-1] 표면 거칠기를 고려한 TDDB simulation 순서 ........... 13

[그림 3-2] Convolution 방법을 이용한 무작위의 거친 표면의 생성15

[그림 3-3] Gaussian height 분포와 Exponential correlation 분포의

convolution을 통해 생성한 3D 표면 거칠기 map .......................... 15

[그림 3-4] 표면 거칠기에 따른 옥사이드내의 전계 분포 .............. 17

[그림 3-5] 표면 거칠기를 구형태로 단순화한 mean curvature의 정의

............................................................................................... 19

[그림 3-6] 수정된 Cell based TDDB 모델 개념도 ..................... 20

[그림 3-7] 전계와 시간에 따른 unit cell fail 확률의 변화 ........... 22

[그림 4-1] 두께 변화을 고려한 Simple 모델에서 옥사이드내의 전계

분포 ......................................................................................... 23

[그림 4-2] 표면 거칠기를 가진 SOI capacitor 구조도 ................ 24

[그림 4-3] z와 z′에 대한 Green’s function ........................... 26

[그림 4-4] Strong inversion 조건에서 channel내의 electron density

분포 ......................................................................................... 29

vi

[그림 4-5] 위치에 따른 coefficient (z)V(z)V σ

q

n

q , 의 변화 ............. 29

[그림 4-6] 표면 거칠기가 있을때 옥사이드내의 trap generation rate

변화 ......................................................................................... 31

[그림 4-7] ∆rms에 따른 Weibull 분포 변화 ................................ 33

[그림 4-8] Correlation Length(ξ)에 따른 Weibull 분포 변화 .... 34

[그림 4-9] 표면 거칠기에 따른 Device 수명 변화 ...................... 35

1

제 1 장 서 론

제 1 절 연구의 배경과 목적

MOSFET device에서 표면 거칠기와 더불어 외부 요인적

defect(particles, dislocations, etc.)은 device의 동작 조건과 신뢰성에

큰 영향을 미친다[1]. 최신 공정 능력의 향상에 따라 외부적 요인에

따른 defect등의 영향에 따른 신뢰성은 크게 개선이 되었지만, 소자의

미세화에 따른 표면 거칠기의 영향은 더욱 커질 수 밖에 없다. 또한

최근에 차세대 Flash Memory로 주목을 받고 있는 3D-Vertical

NAND(이하 VNAND) Flash Memory[2]의 경우 channel 물질로

deposition 방식의 Thin Poly-Silicon을 적용 하고 있으며, 이러한

deposition 방식의 Thin Poly-Silicon의 경우 표면 거칠기에 의한

device의 신뢰성에 영향이 있을 것으로 예상된다.

기존의 연구 결과를 간략히 살펴보면, Semiconductor/Oxide의

interface의 표면 거칠기는 channel inversion 영역의 Image

potential에 영향을 미치며[3][4], 이는 결국 channel 영역에서

electron mobility에도 영향을 미치게 된다[5]. 신뢰성 관점에서 표면

거칠기가 TDDB에 미치는 영향에 대해서는 메탈(Metal)과

절연체(insulator)사이의 거칠기에 따른 절연체의 breakdown현상에

대한 실험적으로 연구결과가 보고 되었다[6]. 또한, 표면 거칠기에 의한

insulating film에서의 평균 정전용량 변화와 누설전류의 변화에 대한

연구도 진행이 되었다[7].

이러한 표면 거칠기가 device의 특성에 미치는 영향은 주로 이러한

channel mobility, 누설 전류 그리고 정전 용량에 대한 연구가 주로

이루어졌으며, 표면 거칠기 변화의 통계적 평균 값을 주로 고려 하였다.

표면 거칠기가 신뢰성의 주요 지표인 TDDB에 미치는 영향의 경우

실험적인 결과가 보고 되었을 뿐[7], 표면 거칠기가 TDDB발생에

미치는 analytical한 연구는 거의 보고가 되지 않았다.

본 연구의 목적은 표면 거칠기가 얇은 게이트 옥사이드의 TDDB

발생에 미치는 영향을 TDDB를 설명하는 기존의 모델을 이용하여, 표면

거칠기의 영향을 analytical한 방법과 더불어 Monte Carlo방법을

이용하여 밝히고자 한다.

2

제 2 절 연구의 내용과 논문의 구성

MOSFET 신뢰성의 주요 지표중의 하나인 Time Dependent

Dielectric Breakdown(TDDB)를 설명하는 메커니즘 중에 널리 받아

들여 지는 모델인 percolation 모델은 두 전극 사이에 있는 옥사이드가

stress에 의해 옥사이드내에 무작위로 트랩이 생성 되고, 이러한 트랩이

전극 사이에 conductive path를 형성하여 옥사이드 breakdown이

일어나는 현상을 설명 하고 있다[8][9].

이러한 TDDB에 현상에 대한 통계적인 이해를 위해 3D Monte

Carlo방법을 비롯 하여 Cell based 방식의 Analytical한 방법이 제시

되었다[9][10][11]. 3D Monte Carlo(3D MC)방법을 이용할 경우

TDDB 분포의 확률적 변화를 비교적 정확하게 알아 낼 수 있는 반면,

많은 시간과 노력이 소요되는 단점이 있다. 반면 Cell Based Analytical

TDDB 방식의 경우 절연체내의 트랩 생성 확률을 알 수 있다면 3D MC

방법 대비 효율 적인 예측이 가능하다.

기존의 Cell Based Analytical TDDB 모델 방법의 경우 절연체

내의 균일한 트랩 생성 확률을 가정 하여 device의 불량 확률을 예측

하였다[10]. 하지만 최신 CMOS공정에 적용 되고 있는 High-

k/IL(Inter Layer)와 같이 다층 구조로 되어 있는 구조에서는 각

절연체의 트랩 생성 확률이 다르게 나타나며, 이로 인해 두 개의

기울기를 갖는 Weibull 분포를 보이게 되는 연구 결과가 보고되기도

하였다[12][13]. 이러한 Weibull 분포를 설명 하기 위해 불균일한 트랩

생성 확률을 가정 하여 게이트 절연체뿐 아니라 Inter-connect에서

사용되는 두꺼운 옥사이드 구조의 절연체내의 불균일한 트랩 생성

확률을 고려하여 2차원 형태의 트랩 생성 확률로 확장 하여 발전 시킨

방법이 제안 되기도 하였다[14].

본 연구에서는 표면 거칠기에 따른 옥사이드내의 불균일한 트랩

생성 확률의 분포를 고려하여 Cell Based Analytical TDDB 모델

방식을 옥사이드 두께의 수직 방향과 더불어 수평 방향의 트랩 생성

확률의 변화까지 고려하여 3차원으로 수정한 방법을 적용 하고자 한다.

널리 알려진 트랩 생성 메커니즘으로는 Semiconductor/Insulator

경계에서 발생하는 Hydrogen Release(HR) 모델[15], Tunneling된

electron에 의해 생성되는 Anode Hole Injection(AHI) 모델[16],

그리고 가해준 stress(전계)에 의해 낮아진 Activation Energy에 의해

Si-Si 결합이 깨지는 결과로 트랩이 생성되는 메커니즘으로 설명하는

3

Thermochemical 모델[17]등이 있다. 그 중 Thermochemical 모델의

경우 전기적 stress(전계)와 시간에 따른 트랩 생성 변화를 쉽게

모델링 가능 하며, 표면 거칠기에 의해 변화되는 옥사이드내의 전계

변화를 반영한 옥사이드내의 불균일한 트랩 생성 확률을 이용하여 Cell

Based Analytical TDDB 모델에 응용이 용이하기에, 본 연구에서는

옥사이드내의 트랩 생성 모델로 사용 하였다.

결국, 본 연구에서 key parameter는 표면 거칠기에 따른

옥사이드내의 전계 분포를 정확 하게 찾아내는 것이라 할 수 있다.

표면 거칠기에 영향을 받는 옥사이드 내에 국부적인 전계의 차이를

찾아내기 위해 본 연구에서는 실제 표면 거칠기의 수직 분포와 수평

방향의 분포를 각각 Gaussian 분포와 Exponential 분포로

모델링[18]하여 가상의 거친 표면을 생성 하였다. 이를 이용하여

옥사이드 두께의 국부적인 변화와 더불어 표면 거칠기의 3D 형태를

수치적으로 표현 할 수 있는 mean curvature 정보를 찾아 낼 수

있으며, 이러한 정보를 바탕으로 옥사이드내의 국부적인 전계의 변화를

반영 하였다.

먼저 2장에서 TDDB발생의 정확한 메커니즘의 이해를 위해

대표적인 TDDB 모델을 간략히 소개하고, 3장에서는 Cell Based

Analytical TDDB 모델방식의 수정을 통하여 3D 형태의 트랩 생성

확률 반영 시키는지에 대해 설명 할 예정이다. 마지막 4장에에서는

결과와 추가 연구가 필요한 부분에 대해 논의 할 예정이다.

4

제 2 장 이론적 배경

제 1 절 Dielectric Breakdown

그 동안 반도체 device의 수명(life time)을 예측하기 위해

dielectric breakdown에 대한 많은 연구가 이루어져 왔다. 그 중

대표적인 모델을 소개하고 그 후에 본 연구에서 사용된

Thermochemical 모델에 대해 설명 하고자 한다.

절연체에 일정한 stress(constant voltage or constant current) 를

오랜 시간 동안 인가하게 되면 여러 메커니즘에 의해 절연체 내에 누설

전류가 증가하게 되며 어느 순간 누설 전류가 크게 증가하며 절연체의

breakdown 현상이 나타나게 된다[그림2-1][19]. Time Dependent

Dielectric Breakdown(TDDB)이란 이러한 breakdown이 일어나기까지

시간을 의미하며, 현대 MOSFET device의 수명(Life Time)을 예측

하는 가장 중요한 요소 이다. 일반적으로 device 동작 조건에서의

TDDB의 측정 실험의 경우 많은 시간이 소요되기에 샘플링을 통한

device의 선택과 전압 또는 온도를 가속하여 실험을 진행 하여 device

전체의 불량률을 예상하는 통계적 방법을 이용하여 TDDB 수명을

예측하게 된다.

널리 알려진 TDDB 모델인 percolation 모델은, stress에 의해

옥사이드내에 생성된 트랩에 의한 percolation path 형성으로 절연체의

breakdown 현상을 설명 하고 있다[8][9]. 초기 조건에서 게이트

옥사이드내의 트랩은 무작위로 배열되어 있으나[그림2-2(a)], 더 많은

트랩이 게이트 옥사이드내에 생성이 되면서 트랩들이 서로 중첩이 되어,

결국 conduction path를 형성하게 된다[그림2-2(b)].

[그림2-1] 게이트 전압에 따른 누설 전류의 변화

Stress Time

Ga

te l

eak

ag

e (

A) V

1 V

2 V

3 > >

5

[그림2-2] Percolation model for dielectric breakdown [18]

이러한 conduction path 에 의한 thermal damage는 더 많은 트랩을

생성 시키며[그림 2-2(c)], 결국 절연체의 breakdown이 발생 하게

된다[그림2-2(d)].

이러한 TDDB의 발생 원인인 절연체내에 트랩이 생성되는 원인을

설명 하는 모델 중 하나는 power-law 모델로 알려진 Hydrogen

Release(HR) 모델이다[그림2-3]. 이는 Si/SiO2의 interface에 있는

Si-H 결합이 끊어지고, bulk 옥사이드 내로 이동 하게 되면서,

수소들이 bulk 옥사이드내의 weak bond와 반응을 하여, defective

bond(또는 트랩)를 생성시켜, 결국 percolation path가 형성되는

메커니즘으로 TDDB를 설명하고 있다[15].

[그림2-3] Hydrogen Release(HR) 모델 [15]

SiO2 SiO

2

SiO2 SiO

2

Gate

Substrate

Gate

Substrate

Gate

Substrate

Gate

Substrate

Traps Conduction Path

Silicon Filament

Increased Traps due

to Thermal Damage

(a) (b)

(c) (d)

6

얇은 SiO2(<40Å )에서 power-law 모델은 TDDB를 다음과 같이

표현이 가능하다.

N

0(T)[V]BTF

이때 N은 실험에 따라 40-48 정도의 범위로 나타난다.

다음으로 널리 쓰이는 모델은 1/E모델로 알려진 current-based의

Anode Hole Injection(AHI) 모델이다[그림2-4]. 임의의 절연체

물질에 current를 흘려주면 device가 불량에 이르는 critical

breakdown current(Jcrit)에 도달 하게 된다. AHI 모델은 FN

tunneling에 의해 anode로 tunneling된 전자가 잃어 버린 에너지에

의해 anode의 valence band에서 있는 Hole이 생성이 되고, 이러한

Hole이 다시 Cathode로 이동을 하면서 게이트 옥사이드에 트랩이 생성

된다고 설명 하고 있다[16]. Cathode에서 FN-tunneling된 electron에

의해 anode에서 생성된 hole의 injection이 발생하기 때문에, 결과

적으로 time-to-failure는 전계의 역수의 exponential 형태로 나타나게

된다.

ox

0E

G(T)(T)expτTF

이때 G=B+H로 표현되며, B(~240MV/cm)는 전자의 tunneling,

H(55~115MV/cm)는 홀의 tunneling에 연관이 되는 계수이며, τ0는

온도에 의존하는 pre-factor이다.

[그림2-4] Anode Hot-Hole Injection 모델 [15]

7

제 2 절 Thermochemical Trap Generation 모델

이번 절에서는 본 연구에 사용된 thermochemical 모델에 대해

자세히 설명 하고자 한다[17].

일반적으로 비극성 공유결합(covalent-bonded)의 유전체는

TDDB현상이 관찰 되지 않으며 극성을 가진 유전체의 분자 결합은

TDDB현상이 발생 하는 것으로 알려져 있다[표2-1][17]. 이러한

극성을 가진 절연체에 외부에서 전계가 인가 되었을 때, 절연체로

사용되는 물질의 극성으로 인해, 외부에서 전계를 가했을 때, 절연체

내부의 dipole moment에 의한 stress를 동시에 받게 된다[그림2-5].

이때 전계(Eloc)는 외부에서 가해준 전계(Eox)와 induces dipole

moment의 합으로 표현 되며, 일반적으로 아래와 같은 Lorentz

relation으로 표현이 된다.

oxloc E3

k2E

이때 k는 dielectric constant이다.

예를 들어 옥사이드의 경우 dielectric constant(kox=3.9)를

고려하면, 분자 내부에 가해지는 전계(Eloc)는 가해준 전계(Eox) 대비 약

두 배정도가 된다. 이러한 전기적 stress에 의해 약한 결합으로

존재하던 Si-O결합이 끊어지게 되고 결국 트랩이 생성되게 된다.

Material Dielectric constant, k Bonding TDDB behavior

Germanium 6 Covalent No

Silicon 12 Covalent No

C (diamond) 6 Covalent No

Silicon Dioxide 3.9 Polar Yes

Silicon Nitride 7.5 Polar Yes

[표2-1] Comparison of polar and non-polar dielectrics[17].

[그림2-5] Eloc에 의한 bonds distortion [17]

oxloc E3

k2E

Oxygen Silicon

8

Thermochemical 이론에 의하면, 절연체내의 strained

bond/coordination breakage rate(k)은 주위의 격자와 상호 작용에

의한 Boltzmann 확률로 표현이 가능하며, 주위 격자와의 상호자용에

의해 bond/coordination breakage에 충분한 energy를 받게 된다.

이러한 트랩 생성 비율은 아래와 같은 식으로 표현 될 수 있다.

Tk

ΔHexpνk

b

0

이때 ν0는 Lattice vibration frequency(~1013/s), ∆H는 activation

energy, kb는 Boltzmann constant 그리고 T는 온도를 나타낸다.

절연체에 외부 전계가 인가되면 bond결합에 왜곡과 약해짐이 발생

하기 때문에 bond의 activation energy는 외부에서 가해준 전계에 의해

낮아지게 된다. 외부에서 가해준 전계를 Eox라고 하면 아래와 같은

식으로 표현 할 수 있다.

oxeff0 Ep-ΔHΔH

∆H0는 field free activation energy 이며, peff는 effective dipole

moment를 나타낸다. Peff는 분자내의 polar bonding에 의해 결정이

되며 선행 연구된 TDDB 실험결과에 의하면 `7~14Å 수준으로 나타난다.

일반적으로 옥사이드 신뢰성 평가 결과 알려진 결과는 ∆H0~1.0eV에서

peff~7eÅ , ∆H0~2.0eV에서 peff~13eÅ 수준의 결과를 보이고 있으며,

전자는 low-filed 영역에서 후자는 high-field영역에서 주로 관찰되고

있다[16]. 본 연구에서는 후자의 stress조건을 가정 하여 simulation을

진행 하였다.

Thermochemical 모델을 기반으로 stress(Eox, t(시간),

T(온도))에 따른 트랩농도의 변화의 식을 아래와 같은 1차 미분

방적으로 표현 할 수 있다.

)Nk(Ndt

dNOT0

OT

exp(kt))(1NT)t,,(EN 0oxOT

이때 N0는 초기의 week bond의 수 이다[20].

아래 [그림2-6]에서 보이듯이 Thermochemical 모델을 이용하여

전계와 시간에 따른 트랩 농도의 변화는 0.5MV/cm 수준의 field

차이에 의해 10배 수준의 차이를 보이고 있다. 이는 옥사이드내의

미세한 전계의 차이가 있을 경우 절연체 내의 트랩 생성 확률이 큰

차이를 보일 수 있다는 것을 반증한다고 볼 수 있다. 일반적으로 표면

9

거칠기가 있는 경우 옥사이드내의 전계가 불균일하게 형성되는 것으로

알려져 있다[21][22]. 결국 이러한 불균일한 전계 분포는 percolation

path형성의 확률에도 영향을 미칠 것으로 예상 할 수 있으며, 이에 대한

자세한 논의는 다음절에서 하기로 한다.

101

102

103

104

105

106

107

1013

1014

1015

1016

1017

1018

1019

1020

1021

7.0 [MV/cm]

7.5 [MV/cm]

8.0 [MV/cm]

8.5 [MV/cm]

[그림2-6] Eox와 시간에 변화에 따른 트랩 농도의 변화

ν Lattice vibration frequency 1013[/s]

Ea Field free Activation Energy 2.0[eV]

γ Field acceleration parameter 13[eÅ ]

N0 Initial week bonds number 1.4x1021[/cm3]

Time(s)

Tra

p d

ensi

ty [

/cm

3]

10

제 3 절 Cell Based Analytical TDDB 모델

TDDB현상의 통계적 분포를 알아내는 것은 수억 개의 트랜지스터로

구성된 현대의 UVLSI chip의 수명을 예측하는데 중요 요소 중

하나이다. 가장 널리 알려진 방법으로는 다수의 가상의 device에서

옥사이드내에 무작위의 트랩을 생성시켜 시간에 따른 device의 fail

확률을 얻는 3D Monte Carlo방법 알려져 있으나 많은 컴퓨팅 파워와

많은 시간을 필요로 하는 단점이 있다[14]. Sune, J. 등은 좀더

간단하고 효율 적인 방법으로 절연체의 불량 확률을 예측 할 수 있는

Cell Based Analytical 모델을 발표 하였다[10].

Cell Based Analytical TDDB[9]모델을 간략히 요약하면 다음과

같다. 절연체를 lattice constant a0의 cubic 구조로 가정하면, bulk

절연체를 면적이 a02이고, 두께가 tox인 column들로 나누어 생각 할 수

있다. 그리고 각 column을 n=tox/a0의 cubic cell로 나누어 부피 a03인

unit cell 로 생각 할 수 있다[그림2-7]. Stress 동안 절연체 내에

트랩이 무작위로 발생된다고 가정 하고, unit cell에 한 개의 defect이

생성될 확률을 이용하여(unit cell내에 트랩이 하나 생성 되면, 해당

cell은 defective cell이 된다.), 한 개의 column안의 모든 cell에 트랩이

생성될 확률, 즉 두 전극 사이에 트랩이 생성되어 percolation path가

형성될 확률을 analytical하게 계산 할 수 있다.

만약, 한 column의 path만을 고려 하고, unit cell의 defective

확률(즉, unit cell에 트랩이 있을 확률)을 λFcell (probability of

defective cell) 이라 하면, 한 column의 모든 cell이 fail될 확률은

다음과 같이 표현 된다.

n

perc λF , probability of one column percolation path

[그림2-7] Cell based Analytical TDDB 모델

Breakdown

trap n=tox/a0

a0

11

옥사이드의 면적이 Aox일때, column의 개수는 2

0ox/aAN 가 된다.

옥사이드 breakdown은 weakest-link특성을 가지기 때문에, device의

failure cumulative 분포와 weibit은 다음과 같이 주어진다.

n

perc λ1F1 , probability of no percolation path

Nn

BD )λ(1F1 , no percolation path for N columns

Weibit,

)nLn(Ln(N))]FLn(1Ln[W BDBD

)]λNLn(1Ln[ n

1λ 일 경우 nn λ)λLn(1 으로 표현 할 수 있으며, 결국 Weibit은

아래와 같이 표현 할 수 있다.

)nLn(Ln(N))]FLn(1Ln[W BDBD

결국, Weibull 분포는 )Ln( 의 함수로 표현이 된다. 이때 Weibull

분포의 기울기는 tox/a0으로 표현이 되고, 면적 영향은 Ln(N) 의 항으로

표현이 된다.

이러한 Cell Based Analytical TDDB[9]모델을 Anand T.Kirishnan

등은 multi path 및 pre-existing defect까지 고려한 모델로 발전

시켰다[11]. 또한 해당 모델은 다양한 트랩 분포를 가정하여 High-

k/IL의 다층 구조에서의 TDDB 발생에 대한 analytical한 예측이 가능

함을 보였으며[12][13], Back-end 공정에서의 불균일한 트랩 분포를

가정한 절연체의 breakdown 확률을 효율적으로 예측하는 방법으로

수정되어 사용 되고 있다[14].

본 연구에서도 이러한 Cell Based Analytical 모델을, 표면

거칠기가 있는 경우를 반영 할 수 있도록 수정 하여 적용 하고자 한다.

자세한 방법은 다음절에서 논의 하고자 한다.

12

제 3 장 표면 거칠기를 반영한 TDDB Simulation

제 1 절 Simulation 개요

표면 거칠기에 의한 TDDB 거동의 변화를 찾기 위해서는 먼저 표면

거칠기의 국부적인 변화와 더불어, 표면 거칠기에 따른 절연체 내의

stress 변화에 대한 정확한 이해가 필요하다. 이를 위해 본 연구에서는

적용한 방법을 요약하면 다음과 같다.

첫째, 실제 표면 거칠기와 가까운 가상의 거친 표면을 생성하여

거칠기의 국부적인 변화를 찾아내어 적용 하였다. 이를 위해 표면

거칠기의 수직 방향과 평면 방향의 분포 함수를 각각 Gaussian 분포와

Exponential 분포로 가정 하였다.

둘째, 표면 거칠기에 의해 변하는 절연체 내의 전계 변화를 표면

거칠기의 변화에 따라 찾아 내었다. 표면 거칠기에 의한 절연체 내의

전계 분포를 찾아내기 위해 numerical한 방법과 더불어 simple 모델을

함께 고려 하였다.

셋째, 표면 거칠기가 있을 경우 옥사이드내의 트랩 생성 확률이

불균일할 것으로 가정하여, 이러한 불균일한 트랩 생성 확률을 모델링

하기 위해 thermochemical 모델을 이용 하였다.

넷째, Cell based analytical TDDB 모델을 고려 할 경우, 상기의

불균일한 트랩 생성 비률, 즉 불균일한 unit cell fail확률을 고려하여,

수정된 cell based모델을 이용하여 Weibull distribution을 구하였다.

이때, thermochemical 모델로 찾아낸 trap generation rate을 이용하여,

각 unit cell에 트랩이 있을 확률이 Poisson 분포를 따른다고 가정 하고

unit cell의 fail 확률을 찾아 내었다.

이를 순서도로 표현하면 [그림3-1]과 같다. 더불어, 무작위로

생성되는 표면 거칠기에 따른 TDDB 분포의 통계적 분포를 반영 하기

위해, 10,000개의 무작위의 표면 거칠기를 가진 device를 생성하여

Weibull 확률의 중심 값을 이용하여 plot하였다.

결국, 본 연구에서 중요 요소는 표면 거칠기에 따른 절연체내의

전계 분포를 찾아내는 것이라 할 수 있으며, 이를 위해 옥사이드의 두께

변화만을 고려한 simple 모델과 더불어 표면 거칠기에 의한

mobility모델에서의 접근방식을 이용한 전계 모델을 제안 하였다.

13

[그림3-1] 표면 거칠기를 고려한 TDDB Simulation 순서

Generate Random Rough Surface (3D)

Find the E-field in the Gate Oxide.

Calculate the Trap generation Rate

Convert to trap density

Find probability of defective cell

Calculate Weibull distribution

※ Matlab 2016a

14

제 2 절 가상의 거친 표면의 생성

실제 표면 거칠기는 무작위 형태로 나타나게 되며 이의 분포를

AFM등의 방법을 이용하여 측정 결과를 바탕으로 실제 표면 거칠기를

알아내게 된다. 본 연구에서는 표면 거칠기의 수직방향 과 수평방향의

변화를 각각 Gaussian 분포와 Exponential 분포로 모델링 하는 방법을

적용 하고자 한다[18].

표면 거칠기의 각 parameter을 요약 하면 다음과 같다. Gaussian

height distribution은 다음과 같이 표현되며,

)2Δ

hexp(

Δ2π

1P(h)

2

rms

2

rms

이때 ∆rms(분산, root-mean-square)는 무작위인 높이의 분포 정도를

나타낸다. 평면 방향의 무작위 변동 분포를 나타내는 방법중 널리

알려진 방법인 Exponential auto-correlation function은 다음과 같이

표현이 되며,

)exp()R(

이때 correlation length(ξ)는 서로 상관 관계가 있는 평면 방향의

길이 이며, 일반적으로 /e1)R( 인 거리로 정의 된다[18]. 이는 표면

거칠기의 peak to peak(or valley to valley)의 평균 거리로 이해 하면

쉽게 이해 할 수 있다.

본 연구에서는 표면 거칠기를 갖는 절연체 내의 전계의 국부적인

변화를 알아내기 위해 표면 거칠기를 표현 하는 두 가지 요소인 수직

변화와 수평 방향의 변동 분포를 각각 Gaussian 분포와 Exponential

분포로 가정 하여 무작위의 거친 표면을 생성 시켰다. 이를 통해 실제

거친 표면과 근접한 가상의 3D 형태의 무작위의 거친 표면을

MATLAB S/W를 이용하여 만들어 낼 수 있었다[23]. 이를 이용하여

옥사이드내의 전계의 분포의 차이를 찾아 내어 앞 절에서 설명한

thermochemical trap generation 모델과 cell based analytical TDDB

모델이용 하여 Weibull 분포를 예측 하였다.

이때 사용된 방법은 아래 [그림3-2] 같으며, 무작위의 표면

거칠기를 생성 시킨 결과가 거칠기의 두 변동분포(∆r,ξ)에 따른 거동을

잘 반영 하고 있음을 직관적으로 알 수 있다[그림3-3].

15

[그림3-2] Convolution 방법을 이용한 무작위의 거친 표면의 생성

[그림3-3] Gaussian 분포와 Exponential correlation 분포의

convolution을 통해 생성한 3D 표면 거칠기 map

∆rms

=0.15nm, ξ=5nm

∆rms

=0.10nm, ξ=5nm

∆rms

=0.15nm, ξ=15nm

∆rms

=0.10nm, ξ=15nm

16

제 3 절 전계에 미치는 표면 거칠기의 영향

먼저 표면 거칠기에 의한 옥사이드내의 전계의 분포를 알기 위한

정확한 방법은 표면 거칠기의 정보를 이용하여 수치해석적 방법으로

옥사이드내의 전계 분포를 구하는 방법이다.

가상의 표면 거칠기는 앞서 설명한 방법으로 MATLAB 2016a

S/W를 이용하여 Gaussian 분포와 Exponential 분포의 convolution

방법을 이용하여 생성 하였다. 이를 TACD를 이용하여 표면 거칠기 가

있을 때 옥사이드에서의 전계 분포를 살펴 보았다.

표면 거칠기를 생성하기 위해 사용된 거칠기 파라미터는 ∆rms

0.15nm, correlation Length(ξ) 10nm이며, 2D 형태로 100nm 길이의,

두께 5nm의 옥사이드를 가지는 가상의 캐패시터를 고려 하였다. 또한

옥사이드내의 전계는 게이트 전압 4V 조건에서 simulation을 진행

하였으며 양쪽 전극은 메탈로 가정하여 potential drop은 없다고 가정

하였다.

앞서 예상했던 바와 같이 표면 거칠기가 있을 경우 옥사이드에서의

전계 분포는 불균일하게 형성이 된다[그림3-4(a)]. 평면도에서 보이는

바와 같이 -0.01um위치에서의 거칠기가 가장 심하며 이에 따른 전계

역시 가장 큰 변화를 보이고 있다[그림3-4(b)].

수치해석적 simulation의 결과를 보면 표면 거칠기에 의한 절연체

내의 전계 변화는 단순히 두께의 변화뿐 아니라 거칠기의 형태에도

영향을 받는 것을 알 수 있다. 이는 일반적으로 표면 거칠기가 있을

경우 그 형태에 따라 charge가 ‘tip’에 집중되어 나타나는 전계 집중

효과로 설명이 가능하다[22]. 이는 결국 표면 거칠기가 있는 경우

옥사이드내의 전계를 고려해야 할 경우 표면 거칠기에 따른 국부적인

두께의 변화와 더불어 표면 거칠기의 형태를 고려해야만 한다는 것을

의미 한다.

17

[그림3-4(a)] 표면 거칠기에 따른 옥사이드내의 전계 분포,

(Sentaurus TCAD, tox=5nm, Vg=4V, ∆rms=0.1nm, ξ=10nm)

t ox [

um

]

To

p e

lect

rode

Bo

tto

m e

lect

rod

e

E-F

ield

in

th

e o

xid

e l

ay

er (

Av

g.

t ox=

5n

m)

Av

g.

t ox=

5nm

18

[그림3-4(b)] 표면 거칠기에 따른 옥사이드내의 전계 분포

(Sentaurus TCAD, tox=5nm, Vg=4V, ∆rms=0.1nm, ξ=10nm)

Posi

tion [

nm

]

t ox [

nm

]

-10

0

10

20

y

y’

Bott

om

ele

ctro

de

Top e

lect

rod

e

E-field[MV/cm]

19

전극의 형태에 따른 전계 집중 효과를 반영하기 위해 평균

curvature(k)를 이용한 전계 집중 효과를 연구한 방법을 간략히

소개하면 다음과 같다. Curvature(k)에 집중되는 전계는 다음과 같이

표현이 된다.

)k(k2

1k,

1-n)2kexp(

V2kE yx

0Δn

0

n)V/)/(yV/(z/dyd](dz/dy)[1

z/dydk 2222

3/22

22

y

이때 E0 는 curvature에 의한 집중된 전계 이며, k는 구로 단순화

시킨 형태의 mean curvature이며[그림3-5], ∆n은 전극에서 미소하게

떨어진 거리이며, ∆V는 ∆n 에서의 전위의 변화이다. 자세한 수식의

전개는 [22]에서 찾을 수 있다. ∆n이 충분히 작을 경우(∆n<1/k)해당

식은 충분한 정확 도를 가질 수 있으나, ∆n이 커질수록 정확도는

떨어지게 된다.

[그림3-5] 표면거칠기을 구형태로 단순화한 mean curvature의

정의

수치해석적 simulation을 이용하여 절연체 내의 전계 분포를 찾아

낼 경우 정확한 field 분포와 얻을 수 있는 장점이 있지만, 수천~수

만개의 device를 고려하여 각각의 device에서 전계를 구하기에는 많은

시간과 컴퓨팅 파워가 필요 하다. 만약 3D 형태를 고려 한다면 이러한

수치해석적인 simulation 방법을 이용하여 표면 거칠기에 따른

옥사이드에서의 전계를 찾는 방법은 본 연구에 적합 하지 않을 것으로

판단되어, 좀더 간략한 모델을 적용 하였다.

20

제 4 절 표면 거칠기를 고려한 Cell Based TDDB 모델

기존의 cell based Analytical TDDB 모델의 경우 bulk 옥사이드의

무작위로 생성 되는, 균일한 트랩 발생 확률을 가정 하였다. 하지만

실제 device에서는 다양한 요인으로 인하여 게이트 절연체내의 트랩

생성 확률이 위치에 따라 다를 것으로 예상 할 수 있다. 실제로 High-

k/IL 구조로 이루어진 MOSFET 구조에서는 각 절연체에서의 트랩 생성

확률이 큰 차이를 보이게 되며, 이로 인한 Weibull 분포는 non-

Weibull 분포를 보이는 것으로 보고가 되었다[12]. 이러한 non-

Weibull 분포를 설명 하기 위해 불균일한 트랩 생성 확율를 고려한 cell

based 모델이 제안 되었고 불균일한 트랩 생성 분포에서도 해당 모델이

효과적으로 적용될 수 있음을 보였다[13]. 이러한 연구에서의 대부분은

절연체 두께의 수직방향의 트랩 생성 확률의 변화를 고려 하였으며,

device의 수평방향의 트랩 생성 확률은 균일한 것으로 가정하였다.

앞서 언급 했듯이 절연체내의 트랩 생성 확률은 절연체에 가해지는

stress와 밀접하게 관련이 있다. 중요 stress 요소인 전계는 표면

거칠기의 무작위 형태를 따라 수직 방향뿐 아니라, device의 수평

방향으로도 영향을 받아 불균일하게 형성 될 것을 예상 할 수 있다.

실제 표면 거칠기를 고려한 수치해석적 simulation 결과 역시 이를

뒷받침 하고 있다. [그림3-4]. 결국, 표면 거칠기가 있을 경우 cell

based 모델을 적용 할 경우 모든 unit cell의 fail 확률을 다르게

적용해야 한다[그림3-6].

[그림3-6] 수정된 Cell based TDDB 모델 개념도

n=tox/a0

2

0ox/aAN

Rough surface

electrode

electrode

Each cell has different

trap generation rate (or

trap density)

21

본 연구에서는 표면 거칠기에 의한 불균일한 트랩 생성 확률을 고려

하여 cell based 모델을 다음과 같이 수정 하였다. 먼저 각 셀의 fail

확률을 k

icell λF 이라 하면, 한 column이 fail될 확률은 다음과 같이

표현 할 수 있다.

n

1k

k

iperc λP , probability of one column percolation path

기존의 cell based 모델과 동일한 방법을 적용 하면, device의 failure

cumulative 분포와 weibit은 다음과 같이 표현 할 수 있다.

N

1i

n

1k

k

iBD )λ(11P , probability of no percolation path

Weibit

)])λ(1Ln(Ln[)]PLn(1Ln[WN

1i

n

1k

k

iBDBD

이때 절연체내의 각 셀의 fail 확률 k

icell λF 은 앞서 설명한

thermochemical 모델을 이용 하여 구할 수 있다. 먼저

thermochemical 모델을 이용 하여 절연체내의 stress(전계, t, T)에

따른 트랩 밀도를 얻을 수 있고, 이를 이용하여 각 cell의 평균 트랩

갯수를 찾을 수 있다. 각 unit cell의 트랩이 있을 확률이 Poisson

분포를 따른다고 하면, 표면 거칠기에 의한 불균일 stress(전계)의

영향에 따른 트랩 발생 확률의 차이를 반영한 unit cell의 fail 확률을

얻을 수 있다. [그림3-7]에서 thermochemical trap generation 모델을

이용하여 전계와 시간에 따른 unit cell의 fail 확률을 plot하였다.

그림에서 확인 할 수 있듯이, 표면 거칠기에 따른 절연체내의 불균일한

전계의 분포를 찾아낼 수 있다면, 기존의 cell based 모델을 이용하여

불균일한 cell fail 확률을 찾아내어 Weibull 분포를 찾아 낼 수 있다.

22

[그림3-7] 전계와 시간에 따른 unit cell fail 확률의 변화

ν Lattice vibration frequency 1013[/s]

Ea Field free Activation Energy 2.0[eV]

γ Field acceleration parameter 13[eÅ ]

N0 Initial week bonds number 1.4x1021[/cm3]

23

제 4 장 결과 및 분석

제 1 절 국부적인 두께 변화를 고려한 단순 전계 모델

표면 거칠기가 있는 옥사이드내의 전계를 고려 할 수 있는 단순한

방법은 국부적인 두께 변화를 고려하여 절연체내의 전계를 구하는

방법을 생각 할 수 있다. 이때 전계는 가해진 게이트 전압을 옥사이드의

두께로 나누어 구할 수 있다. Vg는 게이트 전압이며, hi 는 i번째

위치에서의 옥사이드 두께를 나타내며, h0-∆h로 구해진다[그림4-1].

i

g

oxh

VE

비록 가장 단순한 방법이지만 수평방향으로의 전계의 변화를 반영

할 수 있으며, 이에 따른 트랩 생성의 변화에 따른 TDDB 발생 확률을

찾아 낼 수 있다. 다만 옥사이드의 두께 방향으로의 전계 변화를 반영

할 수 없으며, 전극의 모양에 따른 이른바 curvature effect[21]를

제대로 반영 하지 못하는 한계가 있다. 하지만 표면 거칠기에 따른

TDDB 변화를 어느 정도 반영 할 수 있을 것으로 기대한다. 4절에서

결과를 논의 할 계획이다.

4.6x10-7

4.8x10-7

5.0x10-7

5.2x10-7

5.4x10-7

1000 1010 1020 1030 1040 1050

7.6x106

7.8x106

8.0x106

8.2x106

8.4x106

heig

ht [c

m]

col_length 10nm / rms 0.2nm

E-fie

ld[eV

/cm]

Position

[그림4-1] 두께변화를 고려한 Simple 모델에 따른 옥사이드내의 전계

분포(∆rms=0.2nm, ξ=10nm, tox=5nm)

24

제 2 절 실리콘 및 절연체를 포함하는 전계 모델

Silicon substrate와 게이트 절연체 사이의 interface 거칠기에 의한

scattering은 bulk MOSFETs의 중요 scattering 메커니즘으로, 특히

electron mobility의 특성에 큰 영향을 미치는 것으로 알려져 있다[4].

[5]에서는 UTBSOI MOSFETs의 표면 거칠기(∆r) scattering

potential를 얇은 silicon body 두께에 대한 함수로 유도 하여

inversion 조건에서의 얇은 silicon body내 electron의 wave

function의 변화와 potential energy의 변화를 고려한 mobility 모델을

제시 하였다. 본 연구에서는 얇은 게이트 옥사이드내의 potential 변화를

구하기 위해 [5]에서 이용한 표면 거칠기에 의한 얇은 silicon

body내에서의 potential energy 변화를 구한 방법과 동일한 방법을

이용 하여 얇은 게이트 옥사이드내의 potential 변화를 구하고자 한다.

[5]에서 얇은 silicon body내에서의 potential energy 변화를 구한

방법을 간략히 요약하면 다음과 같다. 먼저, Si/SiO2 interface의 표면

거칠기를 고려 하면, Si/SiO2 interface 경계면은 z=0에서 ∆r로 변하게

되고[그림4-2], 이때 interface ∆r의 표면 거칠기를 Fourier

component를 이용하여(r은 2D position vector를 나타낸다.) 다음과

같이 표현 할 수 있다.

[그림4-2] 표면 거칠기를 가진 SOI capacitor 구조도(표면 거칠기에

의해, Si/SiO2 interface 경계면은 z=0에서 ∆r로 변하게 된다)

Cathode

Anode (Si)

oxide

ts

O r

R’=(r’,z’) Unit charge ∆r

R(r,z)

Φ(-tox

) = 0

tox

Z

+∞

-tox

25

q

riq

qr eΔΔ

∆r 의 mean값은 zero이며, exponential autocorrelation function을

적용 하였을 경우 power spectrum은 다음과 같이 표현이 된다.

3/222222

q /2)ξq(1ξπΔΔ

표면 거칠기는 얇은 silicon body의 Coulomb interaction에 의해

effective potential energy의 first-order변화를 일으키게 되며(이는

결국 얇은 게이트 옥사이드의 potential 분포에도 영향을 미치게 된다),

얇은 silicon body에서의 r-dependent한 potential energy변화

(z)V1

q 를 O(∆q)까지 고려하며 Vr(z)는 다음과 같이 쓸 수 있다.

q

riq

q

1

qr e(z)ΔVV(z)(z)V

이러한 표면 거칠기에의한 얇은 silicon body의 charge 변화에

의한 potential energy 변화는 electron charge, interface polarization

charge의 변화와 image potential charge의 변화의 세가지 항으로 표현

되며, 결국 q-dependent scattering potential q

1

q (z)ΔV 는 다음과 같은

식으로 표현 할 수 있다.

q

im

q

σ

q

n

qq

1

q (z)]ΔV(z)V(z)[V (z)ΔV

이때 n

qV 은 z축 방향으로 electron redistribution 항이며, qV 는

interface polarization charge의 변화, 그리고 im

qV 은 image

potential의 변화를 나타낸다. 이때 우변의 첫째, 둘째 항은 얇은 silicon

body에서의 Green’s function을 이용하여 각각 z축 방향으로 electron

redistribution과 interface polarization charge의 변화를 고려 하여

구하였으며 셋째 항은 얇은 silicon body내 potential 변화의 first-

order term까지를 고려하여 계산 하였다. 자세한 수식의 전개는

[5]에서 찾을 수 있다.

본 연구에서는 [5]와 동일한 방법을 적용하여 얇은 게이트

옥사이드내의 potential 변화를 찾아내고, 이를 이용하여 옥사이드내의

전계 변화를 찾아내고자 한다. 먼저 얇은 게이트 옥사이드내의 Green’s

function을 찾아내기 위해 [그림4-2]와 같은 구조를 고려하였다.

[5]에서 적용한 구조는 게이트 옥사이드와 buried 옥사이드가 semi-

infinite일 경우를 고려 하였으나, 본 연구에서는 유한한(finite) 게이트

26

옥사이드 두께를 고려 하였다. 이때 표면 거칠기는 얇은 silicon body와

게이트 옥사이드의 interface에 ∆r의 거칠기를 가정 하였다. 이때 두께

ts인 얇은 silicon body내에 R′=(r′,z′)에 위치한 unit charge에 의한

R(r,z)지점에서의 electrostatic potential의 Green’s function Fourier

형태를 다음과 같이 쓸 수 있다. ([5]의 Appendix III의 식을 바탕으로

유한한 옥사이드 두께를 가정하여 수정하였다.)

rox

k

k

kz

kk Δzt,eCeB)z'(z,

'~ zzΔ),e(e2k

1)eε(eA r

kzkz'kzkz'2ktkz

ks

stzz'),eε(eAkz2ktkz

ks ~

s

kz

k tz,)eε(1A ~

이때 계수는(Ak, Bk, Ck) metal 게이트에서의 potential이

zero( oxk tz0,)z'(z, )인 경계 조건과 silicon/oxide

interface에서의 electrostatic potential과 electric flux의 normal

component의 연속 조건을 이용하여 찾을 수 있다.

oxk tz0,)z'(z,

rr ΔzkΔzk )z'(z,)z'(z,

rr ΔzksiΔzkox )z'(z,nε)z'(z,nε ˆˆ

riq

qr eΔΔ

로 표현 할 수 있으며, O(∆q)까지 전개 하면 계수 Bk의

zeroth-order term은 다음과 같이 표현이 되며,

)eα(1)e(1ε

ε

eα(eee

2k

1B

oxox 2kt2kt

si

ox

)kz'kz'kz'kz'o

k

oxsi

oxsi

2kt

2kt

εε

εεε,

eε1

eε1α

s

s

~~

~

-tox≤z<∆r, 즉 얇은 게이트 옥사이드내의 Green’s function, Gq는

다음과 같이 표현이 된다.

)e(1ε

ε)e2q(1

)eeα)(e(1)eα)(e(1)z'(z,G

oxox

ox

2qt

si

ox2qt

2qt)z'q(z)z'q(z)z'q(z)z'q(z

q

27

[그림4-3] z와 z′에 대한 Green’s function

(ts=10nm, tox=5nm, εox=3.9ε0, εsi=3.9ε0, q=106/cm)

[그림4-3]는 ts=10nm, tox=5nm, εox=3.9ε0, εsi=3.9ε0,

q=106/cm일때, z와 z′에 대한 Green’s function 그래프이다.

Perturbation source에서 멀어질수록 perturbation에 대한 영향이 작아

지는 것을 수 있다(tox가 5nm일 때 zero).

표면 거칠기에의해 얇은 silicon body에서 electron density의

변화는 옥사이드내의 potential 변화에 영향을 주게 된다. 표면

거칠기(∆r)에 의한 얇은 silicon 두께 방향(z)으로의 electron density의

변화는 다음과 같이 쓸 수 있다[5].

rs

rsr

ssrs

s0

rΔt

)Δ(ztz , Δ

t

n(z)

z

n(z)1

t

zn(z))zn(

Δt

t(z)δn

~~

이때 n(z)은 얇은 silicon body내의 electron density의 변화이며,

수치해석적 simulation을 이용하여 얻을 수 있다. 본 연구에서는

Sentaurus TCAD simulation을 이용하여 DG(Density Gradient)모델을

적용하여 strong inversion 조건에서 얇은 silicon body에서 n(z)

z[nm](ox.) z′[nm](Si)

-Gq(z

,z′)

Ox/Si

interfac

e

Ox /Si interface

28

분포를 찾아내어 적용 하였다[그림4-4]. 결국, 표면 거칠기에 의한

electron density 변화에 따른 potential의 변화는 다음과 같이 표현이

가능하다.

ss

q

ox

n

qt

)n(z'

z'

)n(z'1

t

z')z'(z,Gdz'

ε

1(z)V

Si-SiO2 경계에서는, 두 dielectric constant의 mismatch에 의해

polarization charge가 형성이 된다. Si-SiO2 경계에서 표면 거칠기에

의해 polarization charge는 ∆r 만큼 변하게 되며, 이는 electro static

potential의 변화를 가져온다. 이는 아래와 같은 식으로 주어지며,

rsox

si

sioxz ΔFε

ε

εε(r)p

이때, z)/φ(0Fs 는 표면 전계 이다. 결국 표면 거칠기에 의한

polarization charge의 변화는 다음과 같이 표현 된다.

0z'

q

sox

si

siox

ox

σ

qz'

)z'(z,GFε

ε

εε

ε

1V

)e(1ε

ε)eα(1

)eeα(eF

ε

εε

oxox

ox

2qt

si

ox2qt

qz2qtqz

s

si

siox

Image potential에 의한 영향은 [5]의 결과를 고려했을 때

potential energy변화에 미치는 영향이 적을 것으로 예상되며, 본

연구에서는 image potential에 의한 영향은 고려 하지 않았다.

그림[16]의 얇은 게이트 옥사이드에서 위치에 따른 coefficient

(z)]V(z)[V (z)V σ

q

n

q

1

q 의 모습이다. 결국, r-dependent (z)V1

q 의

O(∆q)까지 고려하면, 표면 거칠기에 의한 얇은 게이트 옥사이드의

potential 변화(Vr(z))는 얇은 silicon body와 동일한 방법으로 다음과

같이 표현 할 수 있다.

q

riq

q

1

qr e(z)ΔVV(z)(z)V

앞서 random rough surface의 microscopic한 roughness의

q성분을 모두 찾아 내면 앞서 구한 (z)V1

q 를 이용하여 microscopic한

Vr(z)를 구하여, microscopic한 영역에서의 얇은 게이트 옥사이드

에서의 전계 분포를 찾을 수 있을 것으로 생각된다. 이 부분에 대한

추가 연구가 필요 하며, 미래 연구의 주재로 남기기로 한다.

29

0 2 4 6 8 10

0

1x1020

2x1020

3x1020

4x1020

5x1020

6x1020

Ele

ctr

on d

ensity[c

m-3]

Pisition [nm]

n(z)_DG

n(z)_classic

[그림4-4] Strong inversion 조건에서 channel내의 electron density

분포 (Vb=-4V, p-sub / Na=1e14[/cm3])

0 -1 -2 -3 -4 -50.0

5.0x105

1.0x106

1.5x106

2.0x106

2.5x106

Position[nm]

[그림4-5] 위치에 따른 coefficient (z)V(z),V σ

q

n

q 의 변화

(ts=10nm, tox=5nm, εox=3.9ε0, εsi=3.9ε0, q=106/cm)

a a’

(z)Vn

q

σ

qV

(z)]V(z)[V (z)V σ

q

n

q

1

q

[V/c

m]

30

제 3 절 표면 거칠기에 따른 Trap generation rate 변화

먼저 표면 거칠기에 의한 옥사이드 내의 trap generation rate의

차이를 보기 위해 수치해석적 simulation 결과를 이용 하여 옥사이드

내의 trap generation rate을 구해 보았다.

표면 거칠기를 생성하기 위해 사용된 거칠기 parameter는 ᇫrms

0.15nm, correlation Length(ξ) 10nm이며, 2D 형태로 100nm

Length와 5nm의 두께를 가지는 가상의 옥사이드를 가지는 캐패시터를

고려 하였다. 또한 옥사이드내의 전계는 게이트 전압 4V 조건에서

simulation을 진행 하였으며 양쪽 전극은 메탈로 가정하였다.

[그림4-6]은 수칙해석적 simulation을 진행한 전계 data를

이용하여 앞서 설명한 thermochemical 모델을 적용 했을 때의 trap

generation rate의 분포이다. 이때 사용한 parameter는 다음과 같다.

ν Lattice vibration frequency 1013[/s]

Ea Field free Activation Energy 2.0[eV]

γ Field acceleration parameter 13[eÅ ]

N0 Initial week bonds number 1.4x1021[/cm3]

흥미로운 사실은 표면 거칠기가 있을 경우 옥사이드내의 전계의

차이는 10%내외의 차이를 보이는 반면 트랩 생성 비율의 차이는 10배

이상의 차이를 보였다.

이는 표면 거칠기가 있을 경우 옥사이드 내의 트랩 생성을 단순히

무작위한 생성으로 가정 하는 것은 정확한 TDDB 발생 확률을 예측

하기 어렵다는 것을 의미한다. 앞서 언급했듯이 절연체 breakdown의

경우 절연체내에서 취약한 영역에서 발생 할 것으로 알려져 있으며,

이러한 취약 포인트는 표면 거칠기에 의해 전계가 집중 되어 트랩 생성

확률이 높게 형성되는 국부적인 영역에서 먼저 발생 할 것으로 예상 할

수 있다.

31

[그림4-6] 표면 거칠기가 있을 때 옥사이드내의 trap generation

rate 변화 (tox=5nm, Vg=4V, ∆rms=0.1nm, ξ=10nm)

T.G

.R[/

s]

Posi

tion

[um

]

t ox [

nm

]

32

제 4 절 표면 거칠기가 Weibull 분포에 미치는 영향

다음으로 앞 절에서 언급한 표면 거칠기에 의한 옥사이드의 simple

모델을 적용 하여 거칠기에 의한 옥사이드의 TDDB 발생 확율의 통계적

변화를 알아 보았다. 앞서 언급했듯이 옥사이드의 전계 분포를 수평

방향뿐 아니라 수직 방향의 변화를 함께 고려 해야만 정확한 트랩

밀도의 변화와 Weibull 분포를 찾아낼 수 있다. 해당 방법은 future

work으로서 표면 거칠기가 있는 경우 channel에서의 mobility 모델의

통합 모델을 만들기 위해 추가 연구가 필요하다.

앞서 3장 2절에서 제시한 simple 모델의 경우 수직 방향의 전계

변화를 반영하기 어렵지만 수평 반향의 전계 변화를 반영 할 수 있기에

우선 해당 모델을 사용 하였다. 본 결과는 후에 surface mobility

모델과의 comprehensive 모델이 완성 되면 다시 논의 할 수 있기를

기대한다.

Simulation은 correlation Length(ξ) 5nm에서 device의 평균

옥사이드 두께 5nm를 기준으로, Length 와 Width를 각각 50nm로

고려하여 3D 형태의 가상의 표면 거칠기를 생성 시켜 높이의 변화만을

고려 하였다. 이때 게이트 전압 4V 조건을 가정 하였으며 각 그래프는

10,000개의 가상의 device의 평균 값의 결과이다.

[그림4-7]의 결과를 보면 표면 거칠기가 커질수록 device의

TDDB 발생 확률이 높아 지는 것을 확인 할 수 있다. 그래프를 자세히

보면 거칠기가 심해질수록 TDDB 발생 시간도 점점 빨라 지는 것을

확인 할 수 있다. 일반적으로 균일한 트랩 생성 확률에 의한 Weibull

분포의 변화는 두 가지 측면으로 해석이 가능하다. Weibull 분포의

기울기는 절연체의 두께와 lattice constant parameter에 영향을 받게

된다[9]. 기울기가 낮아 지는 것은 동일한 lattice constant를 가정 할

경우 절연체의 두께가 감소 할 경우 나타나며, 그래프가 기울기의 변화

없이 평행 이동 하는 것을 device 면적에 영향을 받는 경우이다. 본

simulation의 결과는 기울기의 변화가 주로 보이며 이는 표면 거칠기에

의해 국부적인 전계의 변화가 더 높은 트랩 생성 확률로 나타나게 되며

이는 결국 거칠기가 있을 경우 옥사이드의 두께가 감소한 것과 동일한

영향이 있는 것으로 해석이 가능 하다. 결국 표면 거칠기가 있을 경우

실제 옥사이드의 두께보다 낮은 두께가 형성 되는 효과와 동일한 TDDB

변화를 보인다고 해석이 가능하다.

33

104

105

106

107

108

109

-5

-4

-3

-2

-1

0

1

2 rms 0.05[nm]

rms 0.10 [nm]

rms 0.15 [nm]

rms 0.20 [nm]

Wei

bit

Time [s]

[그림4-7] ∆rms에 따른 Weibull 분포 변화 (tox=5nm, a0=1nm,

Aox=2500nm2, ξ=5nm)

다음으로 고정된 ∆rms값에 대한 correlation Length(ξ)변화에 대한

결과이다. Simulation은 ∆rms 0.15nm에서 device의 평균 옥사이드 두께

5nm를 기준으로, Length 와 Width를 각각 50nm로 고려하여 3D

형태의 가상의 표면 거칠기를 생성 시켜 두께 방향의 변화만을 고려

하였다. 이때 게이트 전압 4V 조건을 가정 하였으며 각 그래프는

10,000개의 가상의 device의 평균 값의 결과이다.

[그림4-8]의 결과를 보면 correlation Length(ξ)의 변화에 의한

Weibull 분포의 변화는 10nm 이상에서 포화되는 모습을 보이고 있다.

이는 correlation Length가 길어 질수록 device내에 roughness에 의해

두께가 감소 하는 위치가 상대적으로 줄어들며, 결국 전계가 국부적으로

커져서 트랩 생성 확률이 높아지는 포인트 수가 급격히 감소하여

Weibull 분포에 미치는 영향이 줄어드는 것으로 해석 할 수 있다. 이는

실제 device의 공정과정에서 관심을 가지고 control해야 하는

roughness의 parameter에 대한 통찰력을 제공 할 수 있을 것으로

기대한다.

마지막으로 위에서 언급한 ∆rms와 correlation Length(ξ)에 따른

34

device 수명(tBD)관점 예측을 진행 하였다. Device의 63.3%가 fail

되었을 때를 수명 한계치로 설정 하였으며 결과는 [그림4-9]와 같다.

결과를 보면 동일한 correlation Length(ξ)를 기준으로 ∆rms변와에

따른 device의 수명의 변화는 최대 100배 이상까지 차이를 보이며

같은 RMS 기준으로는 최대 10배까지 차이를 보이고 있다. 주의 해서

참고 할 만한 사항은 correlation Length(ξ)에 의한 영향의 경우 5nm

부근 아래로 급격히 나빠지는 것으로 나타나는 점이다.

104

105

106

107

108

109

-5

-4

-3

-2

-1

0

1

2 ξ : 3.0[nm]

ξ : 4.0 [nm]

ξ : 5.0 [nm]

ξ : 7.0 [nm]

ξ : 10.0 [nm]

ξ : 15.0 [nm]

Wei

bit

Time [s]

[그림4-8] Correlation Length(ξ)에 따른 Weibull 분포

변화(tox=5nm, a0=1nm, ∆rms=0.15nm, Aox=2500nm2)

35

[그림4-9] 표면 거칠기에 따른 Device 수명 변화

2 4 6 8 10 12 1410

4

105

106

107

108

Tim

e [

s]

Correlation Length(ξ) [nm]

rms 0.05[nm]

rms 0.10 [nm]

rms 0.15 [nm]

rms 0.20 [nm]

rms 0.25 [nm]

36

제 5 장 결론과 앞으로 연구 제안

본 연구에서는 표면 거칠기를 가지는 얇은 게이트 옥사이드 MOS

구조에서 TDDB의 분포를, TDDB에 대한 널리 알려진 모델중 하나인

Percolation 모델과 Cell Based Analytical TDDB 모델을 이용하여

해석 하였다.

표면 거칠기로 인해 옥사이드내에 불균일하게 형성되는 전계는

옥사이드내의 불균일한 트랩 발생을 가져오게 된다. 본 연구에서는

이러한 불균일한 트랩 분포를 thermochemical 모델을 이용하여 local한

차이를 찾아 낼 수 있었으며, 이를 바탕으로 게이트 옥사이드의

수직방향의 트랩 농도 변화뿐 아니라 수평방향의 트랩 농도 변화도 함께

고려하여, 기존의 Cell Based Analytical TDDB 모델에 효율 적으로

적용 할 수 있었다.

표면 거칠기에 영향을 받는 옥사이드 내에 local한 Electric filed를

찾아내기 위해 본 연구에서는 height 분포와 lateral 방향의 분포를

각각 Gaussian 분포와 Exponential 분포로 모델링 하여 반영 하였고

이를 바탕으로 국부적인 전계의 변화를 찾아 낼 수 있었다. 이러한

전계의 변화는 트랩 생성 비율의 차이를 가져오며 결국 TDDB 발생

분포의 변화를 가져오게 되는 현상을 효과적으로 보일 수 있었다.

본 연구의 핵심 사항은 표면 거칠기가 있을 때 옥사이드내의 전계

분포를 가능한 정확하고 빠르게 찾아내는 것이라 할 수 있다. 이를 위해

제안한 첫째 simple모델의 경우 옥사이드 두께 방향의 전계 변화를

반영하지 못하는 한계가 있다. 이를 보완하기 위해 표면 거칠기에 의한

mobility의 영향을 연구한 방법과 동일한 방법으로 옥사이드내의 전계를

찾는 방법을 제안하였지만, 아직 추가로 연구를 진행해야 할 부분이

남아있다. 이 부분에 대한 연구는 미래 연구의 주제로 남겨 둔다.

본 연구를 통해 표면 거칠기에 따른 따른 TDDB의 발생 분포

변화에 대한 이해를 도울 수 있을 것으로 기대하며, 또한 표면 거칠기가

있을 경우 device 수명 예측을 효율적이고 정확하게 예측 할 수 있을

것으로 기대 한다

37

참고 문헌

[1] S. M. Sze, Semiconductor Devices: Physics and Technology

(Wiley, New York, 1985).

[2] Jang, Jaehoon, et al. "Vertical cell array using TCAT (Terabit

Cell Array Transistor) technology for ultra high density NAND flash

memory." 2009 Symposium on VLSI Technology. 2009.

[3] Ando, Tsuneya, Alan B. Fowler, and Frank Stern. "Electronic

properties of two-dimensional systems." Reviews of Modern

Physics 54.2 (1982): 437.

[4] Rahman, Talat S., and Alexei A. Maradudin. "Effect of surface

roughness on the image potential." Physical Review B 21.2 (1980):

504.

[5] Jin, Seonghoon, Massimo V. Fischetti, and Ting-Wei Tang.

"Modeling of surface-roughness scattering in ultrathin-body SOI

MOSFETs." Electron Devices, IEEE Transactions on 54.9 (2007):

2191-2203.

[6] Oh, Jeong-Hoon, et al. "Impact of surface properties on the

dielectric breakdown for polycrystalline and multilayered BaTiO3

thin films." Journal of applied physics 82 (1997): 6203-6208.

[7] Zhao, Y-P., et al. "Surface-roughness effect on capacitance

and leakage current of an insulating film." Physical review B 60.12

(1999): 9157.

[8] Olivo, Piero, Thao N. Nguyen, and Bruno Ricco. "High-field-

induced degradation in ultra-thin SiO 2 films." Electron Devices,

IEEE Transactions on 35.12 (1988): 2259-2267.

[9] J. H. Stathis “Percolation models for gate oxide breakdown,”

Journal of Applied Physics, Vol. 86, pp.5757-57661, 1999.

[10] Sune, J., et al. "On the breakdown statistics of very thin SiO2

films." Thin Solid Films 185.2 (1990): 347-362

[11] Krishnan, Anand T., and Paul E. Nicollian. "Analytic extension

of the cell-based oxide breakdown model to full percolation and its

implications." 2007 IEEE International Reliability Physics

Symposium Proceedings. 45th Annual. 2007.

38

[12] Nigam, T., A. Kerber, and P. Peumans. "Accurate model for

time-dependent dielectric breakdown of high-k metal gate stacks."

Reliability Physics Symposium, 2009 IEEE International. IEEE,

2009.

[13] J. Suňé, S. Tous, and E. Y. Wu, "Analytical cell-based model

for the breakdown statistics of multilayer insulator stacks," IEEE

Electron Device Letters, Vol. 30, pp. 1359-1361, 2009

[14] Choi, Seongwook, and Young June Park. "Numerical simulation

of percolation model for time dependent dielectric breakdown

(TDDB) under non-uniform trap distribution." Simulation of

Semiconductor Processes and Devices (SISPAD), 2015

International Conference on. IEEE, 2015.

[15] McPherson, J. W. "Time dependent dielectric breakdown

physics–Models revisited." Microelectronics Reliability 52.9 (2012):

1753-1760.

[16] Chen, I. C., Steffen Holland, and C. Hut. "A quantitative

physical model for time-dependent breakdown in SiO2." Reliability

Physics Symposium, 1985. 23rd Annual. IEEE, 1985.

[17] McPherson, J. W., and H. C. Mogul. "Underlying physics of the

thermochemical E model in describing low-field time-dependent

dielectric breakdown in SiO2 thin films." Journal of Applied Physics

84 (1998): 1513-1523.

[18] Zhao, Yiping, Gwo-Ching Wang, and Toh-Ming Lu.

Characterization of Amorphous and Crystalline Rough Surface

Principles and Applications. Vol. 37. Academic press, 2000.

[19] Azizi, Navid, and Peter Yiannacouras. "Gate Oxide Breakdown."

Lecture Notes, Reliability of Intergrated Circuits (2003).

[20] Qian, D., and D. J. Dumin. "The field, time and fluence

dependencies of trap generation in silicon oxides between 5 and

13.5 nm thick." Semiconductor science and technology 15.8 (2000):

854.

[21] Gaillard, Nicolas, et al. "In situ electric field simulation in

metal/insulator/metal capacitors." Applied physics letters 89.13

(2006): 133506.

[22] Enze, Luo. "The distribution function of surface charge density

39

with respect to surface curvature." Journal of Physics D: Applied

Physics 19.1 (1986): 1.

[23] http://www.mathwork.com/

40

Abstract

A surface roughness model

covering both MOS oxide

reliability and Electron mobility

Kanguk Kim

Electrical and Computer Engineering

The Graduate School

Seoul National University

To understand the TDDB characteristic of thin gate oxide with

surface roughness, we carried out a simulation study with cell

based analytical TDDB(Time Dependent Dielectric Breakdown)

model. In the study, the non-uniform electric field in the dielectric

caused by the surface roughness of the Si/insulator interface has

been considered as the major determining factor of the non-

uniform trap generation rate in the gate oxide. We assumed that the

trap generation rate of thin gate oxide is determined by

thermochemical trap generation model.

To reflect the actual surface roughness, we considered the

Gaussian height distribution function and the Exponential lateral

distribution function. An imaginary 3D random rough surface map is

generated using the convolution method with Gaussian height

distribution function and exponential correlation function.

Through this study, we found out that the changes in the

Weibull distribution by the rough surface shows the same effects

41

with reduced thickness of the gate oxide. This can be interpreted

that the locally enhanced electric field point increases as the

roughness increases. Also, the surface roughness reduces the

device life time.

In this study, we presented an analysis of TDDB statistics of

the thin gate oxide dielectric with rough surface. We expect that

this study give an insight to develop an efficient and accurate TDDB

model for the thin gate oxide dielectric with rough surface.

Keywords : Roughness, Reliability, TDDB, tBD

Student Number : 2014-22544