diseño de ultra bajo consumo ii. metodología de diseño de...

F. Silveira Univ. de la República, Montevideo, Uruguay EAMTA 2012, Córdoba, Argentina 1

Fernando Silveira

Universidad de la República

Uruguay

Diseño de Ultra Bajo Consumo

II. Metodología de diseño de circuitos integrados

analógicos MOS y operación bloques básicos.


Organización de las Presentaciones

� I. Modelado del transistor MOS para diseño de bajo

consumo.

� II. Metodología de diseño de circuitos integrados

analógicos MOS y operación bloques básicos.

� III. Límites teóricos y nivel sistema

� IV. Laboratorio


Agenda

� I. Metodología de diseño gm/ID

� II. Bloques básicos

– Apareo (Matching)

– Espejo de Corriente

– Par Diferencial

– Etapa Gate Común / Etapa Cascode

– Seguidor de Fuente

– Llave Analógica


I. Amplificador MOS intrínseco

A0=gm/gdA (dB)

f(Hz)

fT=gm/(2.π.CL)

V

vi

vo

CL

ID

DDV

vi

vo

CL

ID

DD

vi

vo

CL

ID

DD

A

D

m

d

mom0 V.

I

g

g

gr.gA ===

T

0

0

L

mT

f2

s.A1

AA ,

C2

gf

π+

=π

=

� Consumo: ID� Compromiso velocidad consumo: gm/ID

� Resultados similares en amplificadores más complejos

OTA: Operational Transconductance

Amplifier


I. Metodología de diseño:

gm/ID variable clave [Silveira, Flandre, Jespers, IEEE JSSC 1996]

gm.vi gdVi

VO

CL

ID

VDD

CL

Vi VO

Ag

IV

g

C C

g

IIm

D

A

m

L L

m

D

D0

1

2

1

2= = = fT π π

0

10

20

30

40

1.E-12 1.E-10 1.E-08 1.E-06 1.E-04

ID(A)

gm/ID (1/V)

10-12

10-10

10-8

10-6

weak inv.

mod. inv.

strong inv.

1/nUT 2/GVO

Desempeño de los circ.Modo de operación del trans.

Dimensionado del transistor

gm / ID

ID=µCox(W/L).f(VG, VS, VD)

( )g

If I

I

W L

II

C W L

m

Dnorm norm

D

normD

ox

= =

=

I

( / )

( / )µ


I. Metodología gm/ID:

Herramienta gm/ID vs. Inorm (ID/(W/L), ID/β o if )

� Curva válida para todos los transistores de una misma tecnología

� Obtenible de medidas o de un modelo.

ID / (W/L) (A)

0

5

10

15

20

25

30

35

40

1e-111e-101e-091e-081e-071e-061e-051e-04

gm/ID (1/V)

Weak Inversion

StrongInversion

Moderate Inversion

1/n.UTSOI

Bulk



Implementación básica

(A0) gm/ID

gm/IDInorm

fT, CL gm ID

(W/L)=ID/Inorm

�gm/ID y L elegidos en función del rango de frecuencia y

ganancia A0 deseada.

�Se puede implementar en programas como Matlab,

realizando fácilmente una exploración del espacio de

diseño.

�Las capacidades parásitas dependen de W, L, por lo que se

puede iterar para tenerlas en cuenta.


Problema 1

Se desea tener en un amplificador intrínseco un fT de 1MHz

con una capacidad de carga de 4pF. La corriente

necesaria es al menos del orden de:

1. 10 µA (Señalar Izquierda)

2. 1 µA (Señalar Derecha)

3. 100 nA (Señalar Arriba)

4. Tan baja como se desee dada el tamaño suficiente del transistor (Señalar Adelante)


Problema 2

Se desea tener implementar con un amplificador intrínseco

una etapa de ganancia de loop cerrado 10 que cuando

está realimentada tiene un ancho de banda de 1MHz con

una capacidad de carga de 4pF. La corriente necesaria es

al menos del orden de:

1. 100 µA (Señalar Adelante)

2. 10 µA (Señalar Izquierda)

3. 1 µA (Señalar Derecha)

4. 100 nA (Señalar Arriba)


Problema 3

Se tiene un diseño realizado muy en inversión fuerte y se

desea intentar reducir el consumo de corriente a la mitad

(se pasa ID a ID / 2). El (W/L) del transistor se debe

multiplicar por un factor k que cumple:

1. k << 2 (Señalar Izquierda)

2. k = 2 (Señalar Derecha)

3. k >> 2 (Señalar Arriba)

4. k = 1 (Señalar Adelante)



Ejemplo básico (1)

�Requerimientos: fT = 10MHz, CL = 3pF, Tecnología: 0.8µm

� (1) => gm = 2.π.fT.CL=0.19mS

� (2) Elijo L = 2µm, gm/ID= 15 => A0 = VA(L). gm/ID= 51.5dB.

� (3) De gm y gm/ID => ID= gm / (gm/ID) = 12.6 µA

11

21

++=

fTD

m

inUI

g

W

X

� (4) De o curvas => if = 4.3

� (5) De if e ID => (W/L) = ID/(if / ((1/2).n.µ.Cox.(UT)2)) = 55.4

� (6) L = 2µm => W = 111µm

=>Cjd = Cj.(W*X)+Cjsw*(W+2.X) = 0.13pF

=> CL = 3pF+0.13pF => Iterar desde punto (1).



Ejemplo básico (2)

�CASO 1: Con L = 2µm, gm/ID= 15 => A0 = 51.5 dB, ID = 12.6µA,

W = 111µm, Cjd = 0.13 pF

�CASO 2: Si elegimos L = 2µm, gm/ID= 24 => A0 = 55.6dB.

�pero luego de iterar:

ID = 30.4 µA, W/L = 3715, W= 7430 µm, Cjd = 8.62 pF, Cltot =11.62 pF => ID aumentó en lugar de disminuir pues W/L y entonces

Cjd aumentaron mucho.

�CASO 3: Si elegimos L = 2µm, gm/ID= 21 => A0 = 54.4dB.

� luego de iterar:

ID = 10.6 µA, W/L = 230, W= 460 µm, Cjd = 0.54 pF, Cltot = 3.54pF



Optimo de Consumo

10-10

10-8

10-6

10-4

10-2

0

5

10

15

20

25

30

gm

/ID

(1/V

)

ID/(W/L) (A)

Weak inversion: ID∝eVG/(n.UT)

Moderate

inversion

Strong inversion (ID∝(VG-VT)2)

gm/ID ID

Existe un óptimo,

usualmente en inversión

moderada

• Trabajando

hacia WI

W/L C gm



Exploración del Espacio de Diseño (1)

0 5 10 15 20 2510

-5

10-4

gm/ID (1/V)

ID (

A)

0 5 10 15 20 2510

0

101

102

103

104

gm/ID (1/V)

W1 (

um

)

0 5 10 15 20 252

4

6

8

10

12

gm/ID (1/V)

CLto

t (p

F)




1.00E-08

1.00E-07

1.00E-06

1.00E-05

1.00E-04

1.00E-03

1.00E-02

1.00E-01

1.00E+00

0 5 10 15 20 25 30

gm/ID(1/V)

ID(A

)

100kHz

1MHz

10MHz

100MHz

1GHz

M.I.

optimum

W.I.

optimum

S.I.

optimum

Amplificador Intrinseco 0.8um, CL 3pF, L = 1um




1

10

100

1000

10000

100000

0 5 10 15 20 25 30

gm/ID(1/V)

W(u

m)

100kHz

1MHz

10MHz

100MHz

1GHz

Amplificador Intrinseco 0.8um, CL 3pF, L = 1um



Exploración del Espacio de Diseño: otras tecnos

1.00E-08

1.00E-07

1.00E-06

1.00E-05

1.00E-04

1.00E-03

1.00E-02

1.00E-01

1.00E+00

0 5 10 15 20 25 30

gm/ID(1/V)

ID(A

)

100kHz

1MHz

10MHz

100MHz

1GHz

0.8um,

CL=3pF

0.35um,

CL=1pF

65nm,

CL=0.5pF

fT=13.5GHz

ID=3.7mA

[V. Capaldi]



Comentarios

�Hasta ahora:

�Amplificador intrínseco

con fuente de corriente ideal

�fT y A0 únicos aspectos considerados.

�En general:

�Otros aspectos a considerar: Excursión, ruido, slew rate, ....

�Fuente de corriente real => Capacidad en nodo de salida por

transistor de la fuente de corriente.

�Amplificadores operacionales completos (=> otros aspectos

a incluir: offset, CMRR, PSRR, ICMR, ....)

V

vi

vo

CL

ID

DDV

vi

vo

CL

ID

DD

vi

vo

CL

ID

DD



Amplificador rail-to-rail con salida clase AB

Aguirre, Silveira,

SBCCI2003


I. Amplificador Miller

Optimización basada en Geometric Programming

fT,CL, IDD

Techno 0.35µm

Input diff. pair

bias Aguirre, Silveira,

SBCCI2008

Girardi, Bampi SBCCI2006, ISCAS 2006: Usando Simulated Annealing



Metodología General

Specifications. OTA Symbolic

Analysisgm/ID Inorm

Degrees of

freedomTechnological

data

ID, W/L, gm, gd, VG ,

VDSAT

OTA Performances (gain, bandwidth, noise,

input/output range, slew rate, ...).

design

equations

“symbolic” or

SPICE simulation


I. gm/ID en la era nanométrica

Curva gm/ID dependiente de L, VDS debido a efectos de canal

corto

⇒Es el método aún usable ??


10-11

10-10

10-9

10-8

10-7

10-6

10-5

10-4

10-3

0

5

10

15

20

25

30

35

ID/(W/L) (A)

gm/ID (1/V)

L

=

0.10,

0.11,

0.12,

0.13,

0.14

L=0.5L=1.0

L=4.0

W=10um,

L(um)

VDS=0.6V

Derived based on data from P. Jespers, The

gm/ID Methodology a sizing tool for low-

voltage analog CMOS circuits, Springer,

2010, extras.springer.com

I. gm/ID vs. ID/(W/L) vs. L,

proceso 90nm


0 0.5 1 1.50

5

10

15

20

25

30

VGS(V)

gm/ID(1/V)

VDS=0.6V

VDS=0.8V

VDS=1.0V

VDS=1.2VW=100um

L=100nm

I. gm/ID vs. VDS, proceso 90nm

10-10

10-8

10-6

10-4

0

5

10

15

20

25

30

ID/(W/L) (A)

gm/ID (1/V)

W=100um

L=100nm

VDS=0.6V,

0.8V,

1.0V,

1.2V

Derived based on data from P. Jespers, The

gm/ID Methodology a sizing tool for low-

voltage analog CMOS circuits, Springer,

2010, extras.springer.com


SIAún más para manejar la complejidad de modelado

en CMOS nanométrico


Curva gm/ID dependiente de L, VDS debido a efectos de canal

corto

⇒Es el método aún usable ??



Extraer de Simulación, Medida o Modelo Analítico:

• 1) Curva gm/ID vs. ID/(W/L) de (ID vs. VG),

considerando unos pocos rangos de L y W.

• 2) Curva gd/ID vs. gm/ID de (ID vs. VD),


• 3) Capacidades intrinsecas (Cxx/(W*L)) vs. gm/ID,


• 4) Dependiendo de la tecnología y el circuito puede ser

necesario considerar la dependencia con el punto de

polarización de VD en 1) y 3).



Ventajas

� Top-down: De specs y ecuaciones de diseño a las verdaderas

incógnitas.

� Global y Rápida: El espacio de diseño completo y desempeño

rápidamente explorados.

� Sistemática: se puede extender a cualquier OTA.

� Pocos parámetros tecnológicos : n, µ, Cox, Cj, VA,VT, Kf o a partir

de datos experimentales o de simulación:

» Fácil comparación de tecnologías y análisis de sensibilidad a

parámetros.

� Pocas ecuaciones del modelo MOS o tablas experimentales.

� Eficiente: Genera diseños optimizados y válidos “de entrada”.

Adecuada para automatización de diseño


Agenda

� I. Metodología de diseño gm/ID

� II. Bloques básicos

– Apareo (Matching)

– Espejo de Corriente

– Par Diferencial

– Etapa Gate Común / Etapa Cascode

– Seguidor de Fuente

– Llave Analógica


II. Apareo (Matching) (1)

El desapareo de transistores teóricamente iguales T1, T2 está caracterizado por:

δVT = VT01 - VT02 con σT = σ(δVT ) = 1 .. 20 mV

δβ/β = (β1−β2)/β con σβ = σ(δβ/β) = 0.2 to 20 %

σT y σβ dependen de: � proceso

� layout

� dimensiones del gate(σT y σβ disminuyen al aumentar el área de

gate (W*L))


II. Apareo (Matching) (2)

σT y σβ disminuyen al aumentar el área de gate (W*L)

Transistores más grandes se aparean mejor.

Modelo de Pelgrom

De curso Prof. Eric Vittoz, EPFL, Laussane


En principio mejor en inversión fuerte (SI) (gm/ID mínimo), pero

en SI el área de gate disminuye (para una corriente constante) =>

σβ y σT aumentan => el óptimo está en inversión moderada

(dependiendo del proceso).

� Ro = 1/gd2= VA2/ID2 (medio)

� Ri= 1/gm1

II. Espejo de Corriente (1)

� io/ii= (W/L)2/(W/L)1

apareo

22

+=

⇒−=

TD

m

D

D

VI

g

I

I

I

g

I

I

TD

m

D

D

σσδ

σ β

δβ

δβδ (σβ y σT no correlacionados)


II. Espejo de corriente (2)

� Minimo voltaje de salida:

VDSSAT = 4UT en W.I. (0.1V)

4 .. 6 UT en M.I. (0.1V .. 0.15V)

(VG-VT0)/n en S.I. (typ. 0.25V - 0.35V)

1 0- 2 0

1 0- 1 5

1 0- 1 0

1 0- 5

1 00

0

0 . 1

0 . 2

0 . 3

0 . 4

0 . 5

0 . 6

0 . 7

0 . 8

0 . 9

ID (A )

VDSSAT(V)

I n v e r s ió n d é b il

I n v e rs ió nfu e r t e

Inve rs ió nm o d e ra d a

Inversión Fuerte

(S.I.)

VDSSAT∝(VG-VT) ∝raíz(ID)

Inversión Débil

(W.I.)

VDSSAT≅ 4.UT


II. Espejo de corriente (3):

Respuesta en frecuencia

( )( )

444 3444 2144 344 21

dbC

LCXLC

gC

Lifb

I

LI

gbf

C

gw

jwjf

LW

DI

g

D

m

p

mpole

D

m

.2...)()1(

.

technology,,,

2 +++=

=

≅=

f(gm/ID) = f(inv. level)

f(process) (L=Lmin for maximum frequency)

( )( )

444 3444 2144 344 21

dbC

LCXLC

gC

Lifb

I

LI

gbf

C

gw

jwjf

LW

DI

g

D

m

p

mpole

D

m

.2...)()1(

.

technology,,,

2 +++=

=

≅=

f(gm/ID) = f(inv. level)

f(process) (L=Lmin for maximum frequency)

T1 T2

ii io

Cp=Cg+Cdb

1 b

� No considera otras Cs parásitas en nodo de entrada


II. Espejo de corriente (4)

Respuesta en Frecuencia

CMOS 0.8µm, modelo ACM para capacidades y gm

Mejor caso: no considera saturación de velocidad y elementos parásitos

adicionales de otros circuitos que están conectados a la entrada.

10-2

10-1

100

101

102

105

1010

if

fpole current mirror (Hz)

0 5 10 15 20 2510

5

1010

gm/ID(1/V)fpole current mirror (Hz)


II. Amplificador Diferencial: Pequeña Señal (1)

f(L2, L4)

Roeq= ro2 // ro4

gmeq= gm1,2 = gm

Ad0= gmeq.Roeq = 42

42

2,1

.

EE

EE

D

m

VV

VV

I

g

+

f(inversion

level)

Input Common Mode Range:

VDSAT Isource +VGS1,2 < Vicm< VDD-(VGS3-VGS1,2)-VDSAT1,2

Ex: 1.2V < Vicm < VDD - 0.3V

Output Swing:

Vicm- VGS1,2 + VDSAT1,2 < Vo < VDD - VDSAT4

f(modo común del voltaje de la señal de entrada) !!

CL

IB

+ -

vid

gm.vid/2

gm.vid/2

-gm.vid/2

gm.vid

VDD

vo



Respuesta en frecuencia: f-3dB= 1/2.π.Roeq.CL, fT=gm/ 2.π.CL

Efecto de la respuesta del espejo de corriente: “doublet” polo - cero

IB

+ -

vid

gm.vid/2

gm.vid/2

-gm.vid/2

VDD

vocp

at high freq.

CLT3

A0

A0/2

p

m

c

g

π2

3

p

m

c

g

π23.2

f

f

without CL

fT

A0

with CL

id

o

v

v

“pequeño” cambio en la respuesta en frecuencia, pero en el dominio del tiempo ...



Vstep

Vstep

Vo

t

Tf

fT πτ

2

1=

pzpz

fπτ

2

1=

∆

+−=

−−

pzTf

t

T

pz

t

stepo ef

feVV

ττ1

Ref: Kamath, Meyer, Gray, 1974

“pequeño” cambio en la respuesta en frecuencia, pero en el dominio del tiempo ...


II. Amplificador Diferencial: Offset

( )2

2

+=

⇒−=

β

β

δβδδ

σσδσm

DTG

g

IVV

g

IV

m

DTG (σβ y σT no correlacionados )

Mejor en inversión débil


-2 0 2

-1.0

-0.5

0.0

0.5

1.010% error

slope gm

0.83

(i1-i

2) / I

B

x = Vi / (VGS - VT0)

II. Par Diferencial: Gran Señal:

(Función de Transferencia)

41.

2xx −

-4 -2 0 2 4

-1.0

-0.5

0.0

0.5

1.0

tanh(x/2)10% error

slope gm

1.11

(i1-i

2) / I

B

x = Vi / n.UT

Weak inv.

Strong inv.

Vi

i1 i2

IB

+ -


II. Par Diferencial: Gran Señal

(Slew Rate)

CL

IB

imax=IB

VDD

voslope: IB/CL

Vstep

Vo

t"slewing" part = f(SR)

linear settling= f(fT, PM)

Vstep

Lmax

o

C

I

dt

dVSR B== :rate Slew

�Max. voltaje sinusoidal de salida sin

distorsión debido al SR= SR/(2πf)

� SR y fT están ligados en un par diferencial:

121

1

L

B1

2

2

C

ISR ,2

=

⇒===

D

mT

L

D

L

mT

I

g

SR

f

C

I

C

gf

π

π


II. Algunas características vs.

gm/ID y el Nivel del InversiónWeak Inv. Moderate Inv. Strong Inv.

gm//ID 1/(n.UT)

( typ 25)

…. 2/(VG-VT0)

((8)..6…2)

Inversion coef. (if) < 0.1 ≈1 > 10

Power efficiency (BW / ID ) Best Worst

Gain Best Worst

Bandwidth Worst Best

Area (W/L for given ID) Worst Best

(VG – VT0), (VGS – VT) < 0 (≈ ≤ -0.1V) ≈ 0 ≈ > 0.2V

VDSSAT ≈ 3...4.UT(0.75 ..0.1V)

4..6 UT

(0.1 .. 0.15V)

(VG-VT0)/n

(0.25 .. 0.35V)

Diff. Pair Matching Best Worst

Mirror Matching (ID given) Best

Mirror Matching (W/L given) ≈ Worst ≈ Best


II. Gate Común

VDD

ZL

vi

vo

Vbias

Zi

Forward Input Impedance

Zi≅(1/gd+ZL)/AG

Forward Gain

AV= ZL/Zi

ZL < 1/gd Zi≅ 1/gms AV≅gms.ZL

ZL >1/gd Zi≅ ZL/AG AV≅AG

AG=gms/gd

vi

vo

Vbias

Zo

Zs

Reverse Output Impedance

Zo≅(1/gms+Zs)/AG

Reverse Gain

AV= Zs/Zo

ZL < 1/gms Zo≅ 1/gd AV≅gd.Zs

ZL >1/gms Zo≅ Zs.AG AV≅1/AG


II. Etapa Cascode (1)

Cascode: common source + common gate

Equivalente Norton

Vbias

T1T2

T3

3

3

2

1

d

ms

do

g

g

gZ =

22

1

do

gZ =

ii

io

cp

p

ms

cg

io s

ii

+

=

13

3

2

1

d

ms

do

g

g

gZ =


II. Etapa Cascode (2)

∞=oZ

0 ≠ovfor

0≈sv

0≈oi

Ag

g

gZ

d

ms

do .

1

2

2

1

=

-+

Vbias

A

T1

T2

T1

T2

Regulated cascode (Hosticka 79), gain-boosting technique (Bult, Geelen 90)

Adecuado para alta frecuencia y alta ganancia


� Pero si tenemos el nodo del sustrato

conectado a GND (o VDD para pMOS)

=> (debido al efecto “body”)

�.

II. Seguidor de Fuente

�

� Rout=1/gms => low.

� También usado como traslador de nivel (“level shifter”)

VDD

vi

vo

ID

VDD

vi

vo

ID)8.0..7.0(

1≅==

ng

g

v

v

ms

m

i

o

11

≅+

=

d

m

d

m

gg

gg

i

o

v

v


II. Llave analógica: Resistencia On (1)

� Aplicaciones: Sistemas con Datos muestreados (sample and hold,

capacitores conmutados, corrientes conmutadas), MUX Analógico

CL

VoVi

Vcont� Vcont alto (Vcont= VDD) => llave on =>

)..( 0

0

1iTDD

VDS

DSRon VnVV

V

Ig

DS

on

−−=∂

∂==

≅

β

Inversión Fuerte, zona lineal

Vi < (VDD-VT0)/n

Vi ≥ (VDD-VT0)/n => inversión moderada y débil => gon Ron


0.00

0.05

0.10

0.15

0.20

0.25

0 0.2 0.4 0.6 0.8 1

Switch Conductance (mS)

n=1.5, VTon = VTop = 0.7V

gn gp

gap

VDD=5V

VDD=1.5V

Vi / VDD

VDDVi Vo

Vcont: VDD=on, = off

{n

V

nnnn

VnVnVV T

TTforpnpn

nTppTnDDminDD

pn−

≅−+

+=<⇔∃

≅ 2

.2

.

.. gap 0

00

Alternativas: � evitar el gap

� multiplicador de tensión para aumentar Vgate

� Switched OTA (Crols, Steyaert 94)

II. Llave analógica: Resistencia On (2)


II. Llave Analógica: inyección de carga (I)

Qch=-Cox.W.L.(VDD-VT0-n.Vi), ∆ Qgd,ov=-Cgd,ov.VDD

Qinj=a.Qch+ ∆Qgd,ov

Ex.: W=L=3µm, ∆Lov=0.3µm, tox=30nm=> Cox=1.15fF/µm2, VDD=5V,

(VDD-VT0-n.Vi)=2V, a=0.5 => Qinj=13fC=> ∆Vo=13mV.

CL

Vo=ViVi

ON

Vcont

Qch

Cgs,ov Cgd,ov

CL

Vo=Vi+Qinj/CLVi

OFF

Vcont

a.Qch

Cgs,ovCgd,ov

(1-a).Qch

VcontVDD

0delta(Qgd,ov)


II. Llave analógica: Inyección de carga (2)

� ∆Vo es dependiente de la señal (=f(Vi))

� La repartición de carga (factor a) depende del tiempo de caída de Vcont, tiende a 0.5 cuando el tiempo de caída de Vcont tiende a 0 (Wegman, Vittoz, Rahali 87),

� Varias alternativas para reducción de la inyección de carga:

– Dummy switch

– Complementary switches (nMOS // pMOS)

parte dependiente de la señal cancelada

parte independiente de la señal aumentada

– Estructura totalmente diferencialparte dependiente de la señal aumentada

parte independiente de la señal cancelada

CL

Vg1 Vg2

M1M2=1/2 M1

Vg2

Vg1

t

CL

CL

Vo

Vg

Vg

+

-

Vi

+

-


0 0.5 1 1.5 2

II. Llaves analógicas: compromiso velocidad-

precisión

Ancho de banda en modo sample:

µτ

µµ

τ

2.

).2.(.

.

.11

2

22

LV

VLCL

Q

CRL

ch

Lon

=∆⇒

∆≈==

τ∆V

Channel Length (µm)

8.5(mV)(ns)


A modo de conclusión...


Conclusiones (1)

�En diseño analógico el consumo interactúa con múltiples

aspectos como:

– ganancia / precisión,

– velocidad,

– offset,

– slew rate,

– rango lineal,

– ruido (ver próxima presentación),

– rango de modo común de entrada,

– rango de salida.


El Diseño Analógico es como el Diseño

de Violines ...

lo que absolutamente requiere es atención meticulosa a

los detalles.

(Milton Wilcox in “Analog Circuit Design, Art, Science and

Personalities”, Ed. by Jim Williams, BH Newnes, 1991).


Referencias.F. Silveira, D. Flandre, P.G.A Jespers, "A gm/ID Based Methodology for the Design of CMOS Analog Circuits and its Application to the

Synthesis of a Silicon-on-Insulator Micropower OTA", IEEE Journal of Solid State Circuits, Vol. 31, No. 9, Sept. 1996, pp. 1314 - 1319.

P. Jespers, The gm/ID Methodology a sizing tool for low-voltage analog CMOS circuits, Springer, 2010

P. Aguirre, F. Silveira, “CMOS op-amp power optimization in all regions of inversion using geometric programming” Proceedings of the

21st annual symposium on Integrated circuits and system design, Gramado, Brasil, 2008, pp. 152-157, ACM Press.

Girardi, A. and Cortes, F.P. and Bampi, S., “A tool for automatic design of analog circuits based on gm/ID methodology”, ISCAS 2006.

P. Aguirre, F. Silveira, "Design of a Reusable Rail-to-Rail Operational Amplfier", Proceedings XVI Symposium on Integrated Circuits

and Systems Design, São Pablo, Brazil, September 2003. IEEE Computer Press.

Pelgrom, M.J.M. and Duinmaijer, A.C.J. and Welbers, A.P.G., “Matching properties of MOS transistors”, IEEE Journal of Solid-State Circuits, Nro 5, 1989, pp. 1433-1439

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1384.

J. Crols, M. Steyaert, “Switched-Opamp: An Approach to Realize Full CMOS Switched-Capacitor Circuits at Very Low Power Supply

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G. Wegman, E. Vittoz, F. Rahali, “Charge injection in Analog MOS Switches”, IEEE JSSC, vol 22, No. 6, Dec. 87, pp. 1091..1097.

diseño de ultra bajo consumo ii. metodología de diseño de...

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