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“VI Simposio Internacional de Electrónica: Diseño, Aplicaciones, Técnicas Avanzadas y Retos Actuales”

DISEÑO EN FPGA DE SISTEMA DE SINCRONISMO PARA SEÑALES DE ESPECTRO ESPARCIDO

FPGA SYSTEM DESING TO SHYNCRONIZE SPREAD SPECTRUM WAVEFORMS

Alejandro Arteaga Pérez1, Miguel Ángel Bring Fernández2, Sanjony Yasmany O´Reilly Lebrijio3 , Jorge Torres Gómez4

1 CIDP-Grito de Baire, CUBA, [email protected], Santa Ana #711 e/ 47 y Reforma, Nuevo Vedado, Plaza, La Ha-bana.

2 CIDP-Grito de Baire, Cuba, [email protected]

3 CIDP-Grito de Baire, Cuba, [email protected]

4 CUJAE-Facultad de Telecomunicaciones y Electrónica, Cuba, [email protected]

RESUMEN: Los sistemas de espectro esparcido son implementados en la actualidad para brindar una mayor robustez y seguridad en las comunicaciones, tanto en aplicaciones de índole comercial y en interés de la defensa. El presente trabajo aborda la modulación de salto de frecuencia (FHSS) como técnica de espectro esparcido. Se describe la etapa de sincronismo a implementar en el esquema del receptor, teniendo en cuenta las característi-cas principales de aleatoriedad y condiciones del canal de comunicaciones. Se presenta el diseño en FPGA para XILINX en relación a las etapas de adquisición y seguimiento. Adicionalmente se muestran los resultados de las simulaciones de dichas etapas para el correcto desempeño del sistema.

Palabras Clave: Espectro Esparcido, FHSS, FPGA.

ABSTRACT: Spread Spectrum systems are currently implemented to bring increased robustness and commu-

nication security. This is commonly used on commercial as well as military applications. Current work addresses FHSS modulating signal to be used on spectrum sensing waveform transmission. Synchronization block to be implemented on the receiver is described based on main characteristics of the transmitted signal regarding ran-domness and channel state. FPGA design is also described on XILINX platforms regarding acquisition and track-ing stages. Furthermore, simulation results shown proper performance of the proposed system.

KeyWords: Spread Spectrum, FHSS, FPGA.

1. INTRODUCCIÓN

Las comunicaciones inalámbricas demandan un creci-miento en la rapidez de transmisión de información junto a la robustez frente a efectos adversos del canal de comunicaciones. En este sentido los sistemas de es-pectro esparcido por salto de frecuencia ofrecen una solución flexible al empleo de bandas de comunicación

más apropiada [1].

Recientemente los sistemas por salto de frecuencia (frequency hopping) se reportan hacia nuevos diseños del lazo [2], nuevos esquemas de seguridad para la pa-labra pseudo-aleatoria [3] así como nuevos receptores [4]. En relación a las aplicaciones de los sistemas por

Arteaga, A.; Bring, M., O´Reilly, S.; Torres, J. | “DISEÑO EN FPGA DE SISTEMA DE SINCRONISMO PARA SEÑALES DE ESPECTRO

ESPARCIDO”

“VI Simposio Internacional de Electrónica: diseño, aplicaciones, técnicas avanzadas y retos actuales”

salto de frecuencia, en la actualidad se reportan en sis-temas de radar [5], comunicaciones satelitales [6] y co-municaciones cooperativas [7].

Los sistemas de espectro esparcido se conforman por las siguientes características [8]:

1. La señal esparcida ocupa un ancho de banda

muy superior al mínimo ancho de banda reque-

rido para transmitir la información.

2. El esparcimiento se obtiene por la aplicación de

una señal, comúnmente llamada señal de có-

digo, la cual es independiente del dato transmi-

tido.

3. En el receptor se recupera la señal de informa-

ción por la correlación de la señal recibida con

una réplica sincronizada de la señal de código.

La transmisión de información con espectro esparcido se beneficia por su característica anti-interferente y la seguridad de la información. Estos beneficios se logran a partir de aumentar la dimensionalidad de la señal dado por 2𝑊𝑇, donde 𝑊 representa el ancho de banda de la señal y 𝑇 la duración, con la aplicación de una señal adicional. Esta señal adicional se representa por una secuencia pseudo-aleatoria aplicada en el transmi-sor. Esta secuencia en la etapa del receptor debe re-producirse en sincronía con la generada en el transmi-sor.

El presente artículo describe de forma general un sis-tema para la recuperación de sincronía de la secuencia pseudo-aleatoria en receptores de salto de frecuencia. Este diseño se conforma en FPGAs para Xilinx aprove-chando la ventaja de estos sistemas de alto rendi-miento y capacidad de integración.

El artículo se organiza como sigue: La Sección 2 des-cribe el principio de funcionamiento del sistema de sin-cronía. La Sección 3 describe el diseño en FPGA. La Sección 4 muestra los resultados obtenidos en la recu-peración de sincronía. Por último las Conclusiones es-tablecen consideraciones y proyecciones futuras del presente trabajo.

2. DESCRIPCIÓN DEL SISTEMA DE SINCRO-NISMO

En las señales FHSS el salto de frecuencia se imple-mentan mediante una palabra de salto. Esta palabra se almacena de forma idéntica en el transmisor y en el re-ceptor. Por su parte, el sistema de sincronismo a imple-mentar en el receptor debe sincronizar la palabra repro-ducida en el receptor con la palabra conformada en el transmisor. Lo cual conlleva a la implementación de sis-temas de sincronismo en el receptor.

Las técnicas de sincronismo se describen en dos eta-pas. La primera es la etapa de adquisición en la cual se alinean las palabras de la señal recibida y la generada en el receptor de forma no tan precisa. Esta etapa im-plementa la alineación por ajustes de gran valor.

La segunda etapa implementa el seguimiento una vez obtenida la adquisición. Esta etapa ajusta la sintonía entre las palabras de código recibido y la generada por el receptor con pequeños ajustes. Mediante esta etapa se logra un sincronismo más refinado.

En adición a estas dos etapas, se incluye un radiómetro para la detección del momento de arribo de la señal. Este radiómetro activa el funcionamiento de ambas eta-pas de Adquisición y Seguimiento. La descripción del radiómetro se especifica en FPGA. Adicionalmente se muestran resultados de simulación a modo de compro-bar el correcto funcionamiento del sistema.

2.1 Etapa de Adquisición

La etapa de adquisición realiza la primera alineación de la palabra del código del receptor con la recibida del transmisor. En el diseño de esta etapa se deben tener en cuenta los siguientes aspectos [8]:

1. Incertidumbre en la distancia entre el transmi-sor y el receptor, lo cual conlleva a la incerti-dumbre en el retardo de propagación.

2. Inestabilidad en los períodos del reloj del trans-misor y del receptor dan lugar a diferencias de fase, la cual con el tiempo aumenta significati-vamente una pequeña falta de sincronía.

3. Incertidumbre en la velocidad relativa del re-ceptor con respecto al transmisor da lugar a una incertidumbre en el corrimiento de frecuen-cia por el efecto Doppler.

Las técnicas de adquisición se implementan por dos ca-racterísticas [8]:

En coherencia o no con la fase de la señal de arribo.

Mediante una estructura en serie o en paralelo.

Los sistemas coherentes recuperan la fase de la señal recibida para implementar el proceso de adquisición. No obstante, dado que el proceso de adquisición se im-plementa típicamente antes de la sincronía con la por-tadora, usualmente se desarrolla una adquisición no coherente [8].

Los sistemas paralelos se implementan a partir de en-contrar un patrón dentro del código recibido. La bús-queda se hace en paralelo para distintas variantes de desplazamiento entre el código del receptor y el reci-bido. Las variantes de desplazamiento se toman usual-

mente a mitad del tiempo de chip 𝑇𝑐

2. Los sistemas serie

van evaluando de secuencialmente las variantes de desplazamiento hasta encontrar el desplazamiento co-rrecto. El presente trabajo desarrolla el sistema de ad-quisición serie puesto que consume menos recursos que la versión paralelo.

2.1.2 Sistema de Adquisición en Serie

La técnica de sincronismo serie evalúa cada posible desplazamiento relativo entre código del receptor y la del receptor de forma secuencial. Esta implementación


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da lugar a una reducción significativa de la complejidad del sistema en comparación con la forma paralelo.

El esquema para la adquisición serie en un sistema FHSS se muestra en la Figura 1. La rama superior con-formada por un mezclador, seguido de un detector de ley cuadrática y un acumulador establece la energía ubicada en la banda de análisis del sistema. El bloque de código pseudo-aleatorio PN es controlado por la sa-lida del comparador para ajustar la fase.

El sistema comienza con una fase de generación del código arbitraria en relación con el código de arribo. Cuando ambas fases no coinciden se obtendrá a la sa-lida del integrador un valor bajo en comparación con el umbral. Lo cual indicará al bloque de control que la fase

del generador de código PN debe aumentar en 𝑇𝑐

2.

Figura 1. Esquema de adquisición serie para el sistema FHSS [8].

Dado que le proceso de integración se hace para λ chips, y que el código se desfasa a mitad de tiempo de chip, la alineación se hará en un tiempo máximo de:

(𝑇𝑎𝑐𝑞)𝑚𝑎𝑥

= 2𝑁𝑐𝜆𝑇𝑐 (1)

Donde 𝑁𝑐 representa el desfasaje en chips entre el có-digo recibido y el generado en el receptor. El tiempo medio de adquisición cuando 𝑁𝑐 ≫ 2 está dado por [9]:

�̅�𝑎𝑐𝑞 =(2 − 𝑃𝐷)(1 + 𝐾𝑃𝐹𝐴)

𝑃𝐷𝑁𝑐𝜆𝑇𝑐

(2)

Donde 𝜆𝑇𝑐 representa el intervalo de comparación, 𝑃𝐷 la probabilidad de detección, 𝑃𝐹𝐴 la probabilidad de

falsa alarma, 𝐾 representa el factor de tiempo, dado por

𝐾𝜆𝑇𝑐 para verificar la detección del código, siendo𝐾 ≫1.

2.2 Etapa de Seguimiento

El algoritmo de seguimiento (tracking) se aplica luego que la etapa de adquisición sincroniza las palabras de código transmitidas y recibidas con un error menor a la mitad del tiempo de chip. Su diagrama general se basa en alinear los frentes de cambio de chip entre la palabra recibida y la generada en el receptor.

Entre las técnicas de seguimiento existen las variantes de implementación paralela y serie. La primera se ca-racteriza por ser de mayor consumo de recursos que la segunda, pero de mayor rapidez para lograr el sincro-nismo. La segunda representa la más aplicada en los sistemas de espectro esparcido [8].

La Figura 2 muestra el esquema general del algoritmo

de seguimiento [10]. En este esquema el bloque VCO (Voltage Controlled Oscilator) genera un tren de pulsos

binarios entre −1 y 1, cuyo frente está alineado con los cambios de chip del bloque pseudo-aleatorio. Estos frentes se adelantan buscando los frentes de cambio de la secuencia recibida. Una vez que ambos frentes se encuentren alineados se alcanza la alineación de la palabra.

La alineación se mide teniendo en cuenta la salida del filtro paso-bajo. Esta forma de onda, conformada por pulsos entre 0 y 1, determina la diferencia temporal en-tre ambas palabras, la recibida y la generada en el re-ceptor.

Una vez determinada la diferencia temporal entre am-bas secuencias de código, se determina el producto de esta por la secuencia que genera el VCO. El producto de ambas secuencias da pulsos de polaridad positiva o negativa en función de la disposición de ambas pala-bras.

En función de este signo y del ancho de los pulsos se retarda o se adelanta la secuencia generada en el re-ceptor. El ancho de los pulsos es medido por un inte-grador que junto a la polaridad determina la función de error. Esta función de error es la empleada por el blo-que de Control para adelantar o atrasar la secuencia generada por el bloque de Generador de Código Pseudo- aleatorio.

l acumulador en el esquema de la Figura 2 se conforma a partir de un filtro normalizado paso-bajo FIR con to-dos los coeficientes en 1. El total de coeficientes es coincidente con el total de muestras de un chip. Se es-coge por factor de escala justo esta cantidad para de-terminar la relación entre 𝑇(𝑡) y 𝑒(𝑡) como se indica en:

𝑇(𝑡) =𝑁𝑐

2

𝑒(𝑡)

0.5= 𝑁𝑐 𝑒(𝑡)

(3)

donde 𝑁𝑐 representa la duración de los chips en mues-tras.

Una vez determinado el retardo se pasa entonces a ali-near las palabras recibidas y transmitidas. Los resulta-dos de alineación entre los códigos transmitido y reci-bido se muestran en la Figura 3. De forma iterativa am-bos códigos se van alineando hasta cumplir con una condición de parada. La condición de parada se esta-blece con el retardo 𝑇(𝑡) en (1). A partir de que 𝑇(𝑡) <𝑁𝑐

16 se considera que ambas palabras se encuentran ali-

neadas y termina el algoritmo de seguimiento.

3 DISEÑO DEL SISTEMA DE SINCRONISMO EN FPGA

La integración de los esquemas de Adquisición, Segui-miento y Radiómetro se muestra en la Figura 4. Los blo-ques de radiómetro, adquisición y tracking se integran de forma secuencial en el tiempo. Cada uno de estos bloques tiene una salida llamada READY, la cual indica que el procesamiento asociado al bloque ha terminado.


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Cada una de las señales READY se conecta a la en-trada ENABLE del bloque que le sigue para habilitar su procesamiento. En las siguientes secciones se ilustra su implementación.

Figura 3. Resultado de la alineación de las palabras transmitida y recibida.

3.1. Sistema FPGA para la Adquisición del Sincro-nismo

El sistema de detección está conformado por multipli-cadores, filtros paso bajo y acumuladores en seme-janza a la Figura 1. La Figura 5 muestra la interconexión de los bloques en System Generator por tres bloques principales: Filtrado, Acumulador 1 y Acumulador 2. Estos bloques en la Figura 5 son los conformados en el bloque “Detector Adquistion” de la Figura 4.

3.1.1. Bloque de Filtrado

El bloque de filtrado determina entre las ramas en fase y cuadratura el grado de parecido entre el tono que se recibe y el generado por el receptor. Su esquema está compuesto por dos ramas idénticas conformada por multiplicadores, filtros y elevadores al cuadrado como lo muestra la Figura 6. El resultado de ambas ramas se integra al final del esquema con un sumador. La Figura 7 muestra los resultados de operación de este bloque de filtrado cuando el tono generado en el receptor coin-cide con el primer tono recibido.

Figura 5. Esquema de Detección.

El proceso de filtrado en cada rama se implementa me-diante filtrado FIR. Se escoge el diseño FIR a modo de obtener una respuesta de fase lineal generalizada y evi-tar distorsiones por procesamiento. El diseño de este filtro se realiza por el método de Kaiser a modo de re-ducir dimensionalidad y consumo de recursos. Su im-plementación se logra por una estructura MAC (Acumu-lador y Multiplicador) a modo de reducir el consumo de recursos por implementación, el cual está en el orden de los 100 coeficientes.

3.1.2. Bloque Acumulador 1

Este bloque representa el primer acumulador del sis-tema, el cual integra los resultados por cada tiempo de chip.

Figura 6. Bloque de filtrado.

La Figura 8 muestra los resultados obtenidos cuando el receptor genera solamente el tono de menor frecuen-cia. Según lo obtenido en el Figura 8b) la salida del acu-mulador es creciente mientras en la señal de arribo esté presente el tono de menor frecuencia como lo indica la Figura 8a). Para el resto de los tonos la salida del acu-mulador en la Figura 8b) tiene niveles bajos en compa-ración con el primer chip recibido.

Figura 2. Esquema de seguimiento de la señal de arribo.


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Figura 7. Resultados del proceso de filtrado del es-quema en la Figura 6 cuando el receptor genera un tono con la menor frecuencia de la señal FHSS. a) Señal re-cibida. b) Salida del bloque de filtrado.

3.1.3 Bloque Acumulador 2

El segundo acumulador integra los resultados del pri-mer acumulador al cabo 𝜆 chips. Acumula los resulta-dos de cada uno de los chips convirtiendo de serie a paralelo la salida del Acumulador 1 con interconexión apropiada de sumadores, como lo muestra la Figura 9.

Para este diseño se toma 𝜆 = 6 y por medio de retarda-dores se conforma el bloque Serial to Parallel en la Fi-gura 9. Una vez transcurridos 𝜆 chips, se coloca en la salida de estos retardadores la acumulación de cada chip individual realizada por el bloque Acumulador 1.

Los resultados de simulación se muestran en la Figura 10. La Figura 10 b) muestra la entrada al Acumulador 2, indicando la detección del tono de menor frecuencia. Este resultado se debe a que el receptor está gene-rando solamente el tono de menor frecuencia. La Fi-gura 10 c) muestra el resultado de integración de los 6

chips a la salida del esquema de la Figura 9. Este re-sultado da un pulso de nivel 1, dado que de los 6 chips solo uno era el de menor frecuencia.

Figura 8. Resultados a la salida del primer acumulador. a) Señal FHSS recibida. b) Salida del primer acumula-dor.

Figura 9. Esquema del bloque Acumulador 2.

3.2. Sistema FPGA para la Adquisición del Sincro-nismo

La Figura 11 muestra la interconexión en FPGA de los

Figura 4. Integración en System Generator de las etapas de estimación del umbral, adquisición y tracking.

Am

plit

ud [

V]

Am

plit

ud [

V]


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bloques del sistema de Detección. Este bloque es el conformado en “Detector Tracking” en la Figura 4. La señal de sincronismo de entrada al sistema, da inicio de generación de pulsos al bloque VCO y reinicia los resultados del Acumulador. Esta señal de sincronismo se retarda en 511 muestras producto del retardo de pro-cesamiento de la etapa de filtrado.

Figura 10. Resultados del proceso del bloque Acumu-lador 2.

En el esquema de Detección se añade también una etapa de indicación de sincronía establecido por el blo-que READY. Esta etapa indica con un nivel en alto que el sincronismo ha terminado. Este bloque opera con la señal 𝑣(𝑡) del esquema de la Figura 2. Mientras que esta señal esté oscilando aún no se ha alcanzado el sincronismo. Por otra parte, mientras que 𝑣(𝑡) se en-cuentre en cero será indicación de que el sincronismo se ha alcanzado.

Figura 11. Esquema de Detección en FPGA.

Para la determinación de la oscilación de la señal 𝑣(𝑡) se emplea un contador como se indica en la Figura 12. En este esquema el contador se activa por cada frente de la señal 𝑣(𝑡), el cual da reset al contador. La señal de reset se conforma a partir de un diferenciador, este diferenciador da un pulso en nivel alto de duración una muestra por cada frente de la señal 𝑣(𝑡).

Figura 12. Esquema del bloque READY.

El contador realiza un conteo de espera de 6 veces el tiempo de chip, si durante ese conteo no se produce un nuevo frente de 𝑣(𝑡) entonces será indicación que se

ha alcanzado el sincronismo. La señal 𝑣(𝑡) se deriva a

partir de un esquema de filtrado en fase y cuadratura como muestra la Figura 2. Este esquema es idéntico al realizado para el sistema de Adquisición en la Figura 6.

La Figura 13 muestra la salida de este esquema cuando la diferencia de sincronismo es de medio chip. La Fi-gura 13a) muestra las palabras recibidas y la generada en el receptor. La Figura 13b) muestra la forma de onda obtenida por este esquema. Se aprecia que se obtienen niveles en bajo cuando estas palabras no coinciden en nivel, mientras que se obtienen niveles en alto cuando estas palabras coinciden.

Figura 13. Resultados del esquema de filtrado. a) Pala-bras de pseudocódigo transmitida y generada. b) Salida del esquema de detección.

3.2.1. Comparador

El sistema comparador en la Figura 11 tiene por en-trada la señal de filtrado de la Figura 13b). El compara-dor se implementa por un bloque restador, cuyo resul-tado se compara con cero mediante el bloque Thres-hold1 en la Figura 14. La salida del bloque Threshold1 es positiva cuando la entrada In1 es superior a la en-trada THRESHOLD, es cero en caso contrario. El blo-que de Slice 1 extrae de este resultado solo el bit de signo para conformar un tren de pulsos que indica los frentes de cambio de la palabra de pseudocódigo reci-bida.

Figura 14. Esquema en FPGA del comparador.

La Figura 15 muestra los resultados de esta compara-ción. La salida del sistema de pulsos en alto cuando ambas palabras se encuentran desalineadas. Excepto por el retardo aportado por los filtros FIR, esta señal se encuentra en sincronía con los cambios de la palabra recibida.

3.2.2. Conformación de la señal 𝒖(𝒕).

La señal 𝑢(𝑡) se conforma a partir de la multiplicación de la salida del comparador con la del VCO, como muestra la Figura 2. Esta señal indica el grado de sin-cronía entre las secuencias de palabra pseudo aleato-ria transmitida y generada en el receptor.

La Figura 16 muestra los resultados de simulación.

Am

plit

ud [

V]

Am

plit

ud [

V]


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Como se puede apreciar por la amplitud de los pulsos de 𝑢(𝑡) en la Figura 16b), el resultado indica que el des-fasaje entre ambas palabras está alrededor de la mitad del tiempo de chip.

Figura 15. Salida del comparador. a) Palabras de pseu-docódigo transmitida y generada. b) Salida del es-quema de detección.

Figura 16. Resultados del sistema tracking por las for-mas de onda 𝑣(𝑡), 𝑔(𝑡) y 𝑢(𝑡). a) Ilustra las formas de

onda 𝑣(𝑡) y 𝑔(𝑡). b) Ilustra la forma de onda para 𝑢(𝑡).

3.2.3. Acumulador

El acumulador tiene por entrada la señal 𝑢(𝑡) que indica la diferencia temporal entre las palabras de pseudocó-digo generadas y transmitidas. Esta señal muestra en la duración de sus pulsos el desfasaje entre ambas pa-labras.

En este sentido el acumulador recupera la amplitud de los pulsos con el esquema en FPGA que se muestra en la Figura 17. El bloque Accumulator realiza los proce-sos de adición durante los intervalos de tiempo de chip. Mientras que el registro en la salida almacena el último resultado del acumulador.

Por su parte el acumulador es reseteado cada tiempo de chip, a modo de realizar la suma en el intervalo ne-cesario. Este reset se da por el bloque de control, el cual genera el sincronismo del receptor.

La Figura 18 muestra los resultados del acumulador. En la Figura 18a) se muestran las palabras de pseudocó-digo transmitidas y recibidas. Se puede observar que estas están distanciadas a medio tiempo de chip. En este caso dado por 845 muestras.

Figura 17. Esquema en FPGA del acumulador.

En la Figura 18b) se muestra el resultado de la señal error. Esta señal muestra su variación alrededor de las 800 a 900 muestras, en acuerdo con el desfasaje im-plementado. El resultado obtenido varía y no es exacto producto del proceso de filtrado. Este proceso aunque debe dar pulsos de duración la mitad del tiempo de chip, muestra procesos transientes que no conforman pulsos cuadrados, como el mostrado en la Figura 19b). Esto permite describir un valor interpretable para el blo-que de control.

Figura 18. Resultados del acumulador. a) Secuencias de pseudocódigo transmitida y generada en el receptor. b) Señal de error obtenida por el acumulador.

3.2.4. Bloque de Control

El bloque de control es el encargado de generar una señal de sincronismo para el resto de los bloques. Esta señal de sincronismo que al principio está desfasada en la mitad del tiempo de chip, debe tender a alinearse con los cambios de símbolo de la señal de entrada.

La Figura 19 muestra el esquema en FPGA del bloque de control. Este está conformado por un el bloque Counter que genera el conteo del total de muestras de un chip. Este contador se reinicia cada vez que supera el total de muestras de chip.

Los resultados de funcionamiento del sistema se mues-tran en la Figura 20. En esta figura se puede observar cómo se alinean las palabras de pseudocódigo trans-mitidas y recibidas en a). Lo cual se condiciona por la señal error medida en el gráfico b). Esta señal de error es la que provoca el adelanto de la señal de sincronía en c). Esta señal de sincronía que se producía inicial-mente con una periodicidad del total de muestras de chip, adelanta su tercer pulso a modo de adelantar la palabra de pseudocódigo generada.

Am

plit

ud [

V]

Am

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Figura 19. Bloque de Control en FPGA.

Figura 20. Resultados del Bloque de Control.

4 RESULTADOS

La Figura 21 muestra los resultados de las habilitacio-nes de las etapas de radiómetro, adquisición y segui-miento. La Figura 21a) muestra como la habilitación del bloque TRIGGER activa el funcionamiento de la etapa de Adquisición. A su vez la etapa de Adquisición activa entonces la etapa de Seguimiento.

El proceso de sincronismo se considera finalizado toda vez que la etapa de Seguimiento activa su señal de READY. La activación de cada una de las etapas se puede ver en el efecto de alineación de las palabras en la Figura 21b). El READY final se da por el AND de los readies de cada una de las etapas, esto se realiza por el bloque AND que une las señales READY de los tres bloques.

Figura 21. Resultados de funcionamiento del sistema integrado. a) Activación de las etapas de Radiómetro, Adquisción y Seguimiento.

5 CONCLUSIONES

El sistema presentado en este trabajo integra tres eta-pas para implementar el sincronismo de señales FHSS en la etapa de recepción. Estas tres etapas están con-formadas por bloques de estimación del umbral, adqui-sición y seguimiento. La integración de estas etapas se produce de manera secuencial en función de su tiempo de procesamiento. La etapa de determinación del um-bral conlleva un tiempo de establecimiento, a partir del cual opera la etapa de adquisición. Luego la etapa de tracking culmina el proceso indicando con su señal de READY en nivel alto que el proceso de sincronismo ha finalizado.

6 AGRADECIMIENTOS

El presente proyecto está soportado por el Centro CIDP-Grito de Baire con la integración de la Facultad de Telecomunicaciones y Electrónica, CUJAE.

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plit

ud [

V]

Am

plit

ud [

V]


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12. Xilinx: “Spartan-3E FPGA Family: Introduction and Ordering Information,” 2005.

7 SÍNTESIS CURRICULARES DE LOS AUTO-RES

Alejandro Arteaga Pérez, Ingeniero en Telecomunicaciones y Electrónica, se encuentra realizando la maestría en Sistemas de Telecomunicaciones, desarrollador de aplicaciones para las comunicaciones en CIDP-Grito de Baire.

Miguel Angel Bring Fernández, Ingeniero en Telecomunicaciones y Electrónica, desarrollador de aplicaciones para las comunicaciones en CIDP-Grito de Baire.

Sanjony Yasmany O´Reilly Lebrijio, Ingeniero Informático, desarrollador de aplicaciones para las comunicaciones en CIDP-Grito de Baire.

Jorge Torres Gómez, Ingeniero en Telecomunicaciones y Electrónica, Master en Sistemas de Telecomunicaciones, Doctor en Ciencias Técnicas, se encuentra trabajando como profesor Auxiliar en la Facultad de Telecomunicaciones y Electrónica, CUJAE.

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