Download - Условное графическое обозначение:
Условное графическое обозначение:
NA
XN (xn-1,… x0) UN
n -разрядность ЦАП
Цифроаналоговые преобразователи
Классификация ЦАП.
ЦАП
Последовательные ЦАП
1. ЦАП на декодирующих сетках сопротивлений взвешенных по
двоичному закону.
2. ЦАП на декодирующих сетках сопротивлений R - 2R.
3. ЦАП c токовыми ключами.
4. ЦАП со стабилизацией разрядных токов транзисторными источниками тока.
Параллельные ЦАП
ШИМ на переключаемых
конденсаторах
Статические параметры ЦАП
1. Разрешающая способность. Шаг квантования ΔUq или приращение выходного напряжения UN при увеличении входного кода на единицу младшего разряда (МЗР). Среднее значение шага квантования:
12
)()( max
max
max
nNN
qU
NUU n -разрядность ЦАП
2.Погрешность смещения нуля.Значения напряжения δUN0 на выходе ЦАП при нулевом значении входного кода. Погрешность аддитивная. Измеряется в % от ПШ или в долях МЗР.
3.Погрешность полной шкалы (интегральная нелинейность).Разность между реальным и идеальным пределами шкалы при отсутствии смещения нуля, измеряется в % от ПШ или долях МЗР :
N
1qiq ΔUUΔNδU
4.Дифференциальная нелинейность. Максимальное отклонение реального шага квантования от номинального, Измеряется в % от ПШ или в долях МЗР.
maxqiqq )UU(U
UN
N
δUN0 Nmax
δU
δΔUq
Uq
Динамические параметры ЦАП
UN
t
UN1
1МЗР
tу0
1. Время установления tу.
Интервал времени от момента изменения входного кода до момента, когда выходной аналоговый сигнал окончательно войдет в зону заданной ширины, симметрично расположенную относительно
установившегося значения UN1.
2. Частота обновления fmax. Максимальная частота, с которой может происходить смена содержимого входных регистров ЦАП. fmax ≤ 1/[(2….3)tуmax]
3. Скорость нарастания.
Максимальная скорость изменения UN(t) во время переходного
процесса. Определяется как отношение ∆UN ко времени ∆t, за которое произошло это приращение.
∆t
∆UN
C1C2R
UобрUN
T
E0
tи
N
1iN
211
1N
1i0N
211
102
21101
UU
CCCUEU
CCCUEU
CCCEU
UN
N1 2 3 i...
ΔU1
ΔUiC1
VD
C2
K0
UN
R
T
E0
tи
RC1 >> RC2
C1 >> C2
ΔUi=const
ЦАП последовательного типа унитарного кода
(T-tи)>>RC1
ЦАП с декодирующей взвешенной сеткой сопротивлений и выходом по напряжению
U0
4 g0 8 g0
X0
UN
g0 2 g0
X1 X2 X3 N(Xn-1...X0)
UNU0Σgi
Σgi
NΔU
q
n
i
ii
nn
ii
n
i
i
i
ii
i
ii
iN
xU
g
xg
Ug
gUgg
gU
gg
gUU1
0
0
0
1
0
0
00002
1212
2
~~
11
~1
10
U
)(Uη N max
NUU qN
ЦАП с весовой декодирующей резистивной сеткой и токовыми ключами.
Xn-2 Xn-3 K0
Rос=R
UN
4R
Kn
2RR I0
U0
R2n-1
Xn-1
Kn-1
X1 X0
K1K2Kn-2
In-1= I02n 1-
01n0
ii0
2n10
1n00N X
R2
UX
R2
UX
R2
UX
R2
UR
U
....
NqUn
i
1
0i
i X22U
X2X2....X2X22U
U 1n0
00
11
2n2n
1n1n
1n0
N
2
2
12)(
01
0
0
max
U
U
U
Un
nN 1
0
2 nq
UU
RU
N
0
вых*вых 1 K
RR
21 Ом
вых105* R
4 I0 8 I0
X0
I0 2 I0
X1 X2 X3
4 I0 8 I0
X4
I0 2 I0
X5 X6 X7
K0
Roc=R
UN
8R 4R 2R R 8R 4R 2R RU0
R1 R2
I2
I2 = I1 16
UN = U0 2n-1
i = 0
n-1
Xi 2i
UN = U0 27
i = 0
7
Xi 2i
I1
Делитель на сопротивлениях R1 и R2 уменьшает разрядные токи первого каскада в 16 раз.
η = (UN)max
U0
=
2n - 1
2n-1U0 U0 2
128R 64R 32R 16R R1=1 Ом R2=15 Ом
Параллельный ЦАП каскадного типа.
ЦАП с декодирующей сеткой R-2R и токовыми ключами.
NUX22
UX2
UX2
UX2
UX2
UU qi
1n
0i
in00n
011n02n2
01n10N
R
K0
R=10 кОМ2R
Xn-1 Xn-2 Xn-3 X1 X0
U0
2R
R
2R
RR 2R
2R
a
UN
2R
XN=1000 . . . 0
10U0U
N122
U
K0
R
UN1
2R
2R
U0
XN=0100. . . 0
200
2N2
U21
2UU
K0
R
2R
2R
аR
2R
U0
UN2
Функция преобразования: ])xxx(X[U0
,2n
,1nN
НАЗНАЧЕНИЕ ВЫВОДОВ
Символ Назначение DIP, б/к SOIC
DBO Вход 9 разряда (СЗР) 4 9
DB1 Вход 8 разряда 5 10
DB2 Вход 7 разряда 6 11
DB3 Вход 6 разряда 7 12
DB4 Вход 5 разряда 8 13
DB5 Вход 4 разряда 9 14
DB6 Вход 3 разряда 10 15
DB7 Вход 2 разряда 11 16
DB8 Вход 1 разряда 12 1
DB9 Вход 0 разряда (МЗР) 13 2
GND Общий вывод (земля) 3 8
OUTA1 Аналоговый выход 1 1 6
OUTA2 Аналоговый выход 2 2 7
RFB Резистор обратной связи 16 5
VCC Напряжение питания 14 3
VREF Опорное напряжение 15 4
21
43
65
87
109
1211
1413
1615
OUTA2
OUTA1
DB0GND
DB2DB1
DB4DB3
VREF
RFB
DB9
DB7DB8
DB5DB6
VCC
572ПА1
КР572ПА1
ЦОКОЛЕВКА КОРПУСОВ
10 разрядный ЦАП типа 572ПА1. (R-2R)
Высокоточный ЦАП на источниках тока.
1)Площади эмиттеров транзисторов формируются в соответствии с весовыми токами (многоэмиттерные).
2)Ток транзистора VT0 младшего разряда равен половине тока через VT1 , т.к. токи VT0 и VTL равны.
3)Функция преобразования
1n
0iqi
in02
NNUx2
2UU
K0
U01
R0Xn-1 Xn-2 X0X1
R
UN
VTn-1 VTn-2 VT1 VT0
VTL
2R2R2R2R2R
U02
K0
R
Uбэ = const
I0
Символ Назначение #
AGND Аналоговая земля 4
CS Вход «Выбор кристалла» 1
DBO Вход 0 разряда 10
DB1 Вход 1 разряда 11
DB2 Вход 2 разряда 12
DB3 Вход 3 разряда 13
DB4 Вход 4 разряда 14
DB5 Вход 5 разряда 15
DB6 Вход 6 разряда 16
DB7 Вход 7 разряда 17
DGND Цифровая земля 2
DOP Дополнительный вывод 6
FC Вход «Коррекция выходного ОУ»
5
OUT Выход 7
VCC1 Напряжение питания +5 В 8
VEE Напряжение питания -6 В 9
WR Вход «Запись» 18
n.с. Не используется 3
НАЗНАЧЕНИЕ ВЫВОДОВ
8 разрядный ЦАП типа 1108ПА2. (с источниками тока)
ЦОКОЛЕВКА КОРПУСОВ
2
1
4
3
6
5
8
7
9
17
18
15
16
13
14
11
12
10
DGNDCS
AGNDn.c.
DOPFC
VCC1
OUT
VEE
DB7WR
DB5DB6
DB3DB4
DB1DB2
DB0
К1108ПА2
ЦАП – принцип токового интегрирования(тройное токовое интегрирование)
tП
C1
ОУUвых
СТ–2–6СТ–2–5СТ–2–5
f0
T0
RG - n=16
К3К2К1
I3I2I1
I0 25 I0 2
10I3=I2=I0I1=
Xn
младш. р. сред. р. старш. р.
W
WWW
C C C
20 24 25 29 210 215
≤0≤0≤0
0
0
0
0
Uвых(ЦАП)
t1
t2
t3
tC
t
t
t
t
t1. В момент времени tО импульсом tП 16 разрядов входного регистра RG
переписываются в три счетчика – для 6 старших разрядов, для 5 средних разрядов и для 5 младших разрядов. Одновременно включаются ключи K1, K2 и K3, подключая источники тока к заряду ёмкости С1 интегратора.
2. Одновременно тактовые импульсы f0 начинают обнулять счётчики. Время
на обнуление зависит от чисел записанных в этих счётчиках
202NTt
303NTt
101NTt 0
5
1
00
55
1
00
610
1
00
16
1
0 T)12(T)12(2T)12(2T)12( CI
CI
CI
CI
3. Пусть в счётчиках записаны максимальные числа. Тогда адекватна запись.
1212222212 165510101616
4. Выходные напряжения в обоих случаях равны, но в первом случае нужно: тактов для полного интегрирования,
а во втором только: тактов.1251)(321)(321)(64 655351216
5. Таким образом мы увеличиваем быстродействие преобразования в
раза.
28,52412565535
Интерфейсы цифроаналоговых преобразователей.
Цифровые интерфейсы выполняют функцию связи управляющих входов
ключей ЦАП с источниками цифровых сигналов – микропроцессорами и
микроконтроллерами.
Если ЦАП принимает входное слово от шины данных, то для управления
процессом загрузки ЦАП должен иметь соответствующую схему управления,
управляющие входы и хранить это слово до получения нового.
В зависимости от способа загрузки входного слова различают ЦАП с
последовательным либо с параллельным интерфейсами.
1. ЦАП с последовательным интерфейсом.
ЦАП
N
N
D1
C
C1
RG2-2n
регистр хранения
RG1-2n
регистр сдвига
2n-1…...20
2n-1…...20
U0
LD
D1
CSCLK
D0
UN
Микросхема содержит:
- собственно ЦАП;
- RG1-2n - последовательный регистр
сдвига
(загрузки);
- RG2-2n – параллельный регистр
хранения (буферный регистр);
- управляющую логику.
3. При передаче по одной линии входных кодов в несколько ЦАП последний
разряд регистра сдвига соединяется с выводом D0 микросхемы. Этот вывод
подключают к входу D1 следующего ЦАП и т.д.
1. Загрузка входного слова:
При активном уровне сигнала CS (логический «0») входное слово длины N
(равной разрядности ЦАП) загружается по линии D1 в регистр сдвига под
управлением тактовой последовательности CLK.
2. Запись входного слова:
После окончания загрузки, выставив активный уровень (логический «0») на
линию LD, входное слово записывают в регистр хранения, выходы которого
непосредственно соединены с ключами ЦАП.
Dn-1 D0
D1
CLK
CS
LD
t1 t2
t5
t4t3t6
t7
t
t
t
t0
0
0
0
Временные диаграммы работы последовательного интерфейса.
D1 – загрузка входного слова;
CLK – тактовые импульсы управления;
СS – разрешение на загрузку в регистр сдвига;
LD - разрешение на запись в регистр хранения;
ti – минимальные значения
интервалов времени в последовательностях управляющих сигналов.
Для ЦАП AD7233 эти интервалы близки к 50нс.
2. ЦАП с параллельным интерфейсом.Параллельный интерфейс - на входы ЦАП подается все входное слово целиком.
ЦАП
N
NR
C
C
1
RG1-2n
регистр хранения 1
RG2-2n
регистр хранения 2
2n-1…...20
2n-1…...20
U0
LD
CS
CLR
UN
N
2n-1…...20
2n-1…...20
2n-1…...20
Вход данных
….
WR
Микросхема содержит:
- собственно ЦАП;
- RG1-2n - регистр хранения 1;
- RG2-2n – регистр хранения 2;
- управляющую логику.
Два регистра хранения необходимы, если пересылка входного кода в ЦАП и установка выходного аналогового сигнала, соответствующая этому коду, разделены во времени.
Подача на вход CLR сигнала низкого уровня приводит к обнулению первого регистра и соответственно выходного напряжения ЦАП.
Дан
ные
WR
CS
LD
t1 t2
t3
t5t4
t7
t
t
t
t0
0
0
0
t6
1. При подключении к ЦАП цифровых устройств, разрядность которых не совпадает с разрядностью ЦАП, интерфейс ЦАП включает в себя дополнительно буферную память и регистр хранения.
Временные диаграммы работы параллельного интерфейса.
2. При параллельном интерфейсе с переходом от одной кодовой комбинации на входе ЦАП к другой на выходе преобразователя возникают короткие выбросы
напряжения, их амплитуда может достигать 50% от UN. Эти выбросы вызваны неодновременностью срабатывания разрядных ключей в декодирующей сетке
ЗАМЕЧАНИЯ:
CLR – сброс первого регистра RG1 в «0» и установка на выходе ЦАП напряжения UN=0;
СS – разрешение на загрузку в регистры;
LD – разрешение на загрузку регистра RG2;
WR – разрешение на запись в регистр RG1 и управление ключами ЦАП.
ЦАП в цифровой схемотехнике.1. Аттенюатор – точный цифровой делитель напряжения.
Uх
RK0
Uу
Uх=U0 UN=UуЦАП
R, 2R, 4R ...
N
N2
UU n
0N
1
1 n
x
у
2
N
U
UK
12
NUU
nxу
12
UΔU
nx
у
2. Точный цифровой умножитель напряжения.
Uх R1
K0Uу
U0ЦАП
R, 2R, 4R ...
N
IN
Ix Uу=U0
1)R(2
NUI
n0
N
R12
NRURIU
n
у1Nx
RR1
N
12UU
n
xу
N
2
U
UK
n
x
у 1
Сумматор
Регистр
Память(таблица синусов)
ЦАП
Входные регистры
XN AD9850
UNU0
fT
ГЕНРАТОР ФАЗОВОГО УГЛА
32
32
32
10
12
3. Генератор аналоговых сигналов произвольной формы.
1. Схема прямого цифрового синтеза содержит три основных блока: генератор фазового угла, память и ЦАП.Генератор фазового угла представляет собой накапливающий сумматор с регистром. Работает как регистр фазы, содержимое которого получает приращение на некоторый фазовый угол через заданные интервалы времени.
3.1. Структурная схема.
2. Приращение фазы загружается в виде цифрового кода во входные регистры. Память выполняет роль таблицы функции. Код текущей фазы поступает на ее адресные входы, а с выхода данных на вход ЦАП поступает код, соответствующий текущему значению заданной функции. ЦАП на выходе формирует аналоговый сигнал.
3. Регистр содержит текущую фазу выходного сигнала в виде доли периода. Увеличение разрядности регистра повышает только разрешающую способность этой доли. Частота выходного сигнала равна произведению частоты тактов fT на приращение фазы в каждом периоде тактов.
4. При использовании N – разрядного сумматора, частота выходного
сигнала будет равна: nT
вых 2
Δ ff
5. Микросхема AD9850, содержит 32-разрядный генератор фазового угла и 10-разрядный ЦАП. Загрузка приращения фазы осуществляется по 8-разрядной шине данных побайтово в четыре входных регистра. Максимально допустимая тактовая частота составляет 125 МГц.
Цепь
Data 8
Общ.
Запись
Пуск
Data 1
Data 2
Data 3
Data 4
Data 5
Data 6
Data 7
N
9
8
7
6
5
4
3
2
12
16
18
XP1
1
2
3
4
5
6
7
01
02
03
04
05
06
07
08
C
Z
8
RG
VCC
RFB
+I
-I
9
8
7
6
5
4
3
2
GND
ЦАП
1
0
VREF
3
4
7
8
13
14
17
18
11
1
2 4
5 5
6 6
9 7
12 8
15 9
16 10
19 11
12
13
15
14
16
1
2
3UП2
UП1
2
3
2 17
R1
R2
VD1
R3
C4
C1
C3C2 8
R4
R5
VT1Пуск
DD1
DD2
UN
-UП
+UП
Общ.
+5К выв 20 DD1
К выв 10 DD1
6
4
7
DA1
DA2
INOUT
UВЫХ
3.2. Схема генератора аналоговых сигналов.
1.Цифровой сигнал поступает с параллельного порта компьютера через разъем XP1 и преобразуется в аналоговый с помощью ЦАП на микросхемах DD2 с операционным усилителем DA1. Цифровой код, полученный с компьютера, запоминается регистром DD1.
2.На микросхеме DA2 выполнен источник питания +5 В для микросхем DD1 и DD2. На стабилитроне VD1 и резисторе R2 собран источник образцового напряжения, используемого для формирования выходного аналогового сигнала.
3. С помощью переменного резистора R1 можно изменить напряжение на выводе 15 DD2, чем достигается изменение амплитуды выходного сигнала. Компоненты цепи R3 и C1 нужны для фильтрации высокочастотных коммутационных процессов в ЦАП и сглаживают дискретные перепады выходного сигнала.
4. Максимальная частота выходного сигнала ограничивается в основном быстродействием ЦАП, быстродействием параллельного порта компьютера и количеством шагов формирования одного периода генерируемого сигнала.
5. При использовании ЦАП (КР572ПА1) можно получить сигнал частотой до 100 кГц. При формировании сигнала имеющих более сложную форму, верхняя граница частоты уменьшается. Нижняя граница частоты сигнала ничем не ограничена.