DISEDISEÑÑO DE UN SINTETIZADORO DE UN SINTETIZADORPARA EL ESTPARA EL ESTÁÁNDAR IEEE 802.11aNDAR IEEE 802.11a
AUTOR: DAILOS RAMOS VALIDO
ESPECIALIDAD: SISTEMAS ELECTRÓNICOS
EUITT ULPGC
TUTORES: SUNIL LALCHAND KHEMCHANDANI
FRANCISCO JAVIER DEL PINO SUÁREZ
OCTUBRE 2005
Introducción Estándar IEEE 802.11a Sistemas de radiofrecuencia Tipos de receptores Estudio de los sintetizadores Objetivos
Bloque I
Bloque II
Bloque III
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Diseño del comparador de fase Diseño del filtro Diseño del divisor rápido Diseño del divisor programableEstudio del VCO Diseño del sintetizador de frecuencias
Conclusiones Presupuesto
IntroducciónEstándar IEEE 802.11a Sistemas de radiofrecuencia Tipos de receptores Estudio de los sintetizadores Objetivos
Diseño del comparador de fase Diseño del filtro Diseño del divisor rápido Diseño del divisor programableEstudio del VCO Diseño del sintetizador de frecuencias
Conclusiones Presupuesto
Bloque I
Bloque II
Bloque III
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Introducción
WLAN (Wireless Local Area Network)
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Introducción Estándar IEEE 802.11aSistemas de radiofrecuenciaTipos de receptores Estudio de los sintetizadores Objetivos
Diseño del comparador de fase Diseño del filtro Diseño del divisor rápido Diseño del divisor programable Estudio del VCO Diseño del sintetizador de frecuencias
Conclusiones Presupuesto
Bloque I
Bloque II
Bloque III
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Estándar IEEE 802.11a
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
• Para redes inalámbricas en la banda de 5GHz
• Tasa de transferencia máxima de 54 Mbps
40 40 mWmW200 200 mWmW
800 800 mWmW
5.15G5.15G 5.25G5.25G 5.35G5.35G 5.725G5.725G 5.825G5.825G 20MHz20MHz
52 52 subcanalessubcanales de de 300 300 KHzKHz cada unacada una
Canalización
Estándar IEEE 802.11a
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
• Impedancia de antena en transmisión y recepción: 50 Ohmios
• Temperatura de funcionamiento
Tipo 1 0 ºC a 40 ºC
Tipo 2 -20 ºC a 50 ºC
Tipo 3 -30 ºC a 70 ºC
• Potencia de transmisión5.15-5.25 (GHz) -> 40mW
5.25-5.35 (GHz) -> 200mW
5.725-5.825 (GHz) -> 800mW• Variación máxima de frecuencia en la salida de ±20 ppm
• Sensibilidad mínima de -82 dBm para una tasa de 6 Mbits/s
• Figura de ruido máxima en recepción de 14 dB
Introducción Estándar IEEE 802.11a Sistemas de radiofrecuenciaTipos de receptores Estudio de los sintetizadores Objetivos
Diseño del comparador de fase Diseño del filtro Diseño del divisor rápido Diseño del divisor programable Estudio del VCO Diseño del sintetizador de frecuencias
Conclusiones Presupuesto
Bloque I
Bloque II
Bloque III
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Sistemas de radiofrecuencia
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Transmisor
Receptor
Sistemas de radiofrecuencia
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
A RF A IF
Etapa analógica
Receptor
Filtro1 Filtro2
Sintetizador a diseñar
Filtro1 A RF Filtro2 Etapa IFEtapa IF A IF
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Diseño del comparador de fase Diseño del filtro Diseño del divisor rápido Diseño del divisor programable Estudio del VCO Diseño del sintetizador de frecuencias
Conclusiones Presupuesto
Bloque I
Bloque II
Bloque III
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Tipos de receptores
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
OL=5.18 GHzOL=5.18 GHz
LNA90º
I
Q
• No hay problemas con la frecuencia imagen
• Reducido número de componentes
• Aparece un Offset en la salida (Self Mixing)
• Aparece error de constelación
• Implementación del sintetizador
• Ruido flicker
Ventajas Inconvenientes
Conversión directa
OL
Tipos de receptores
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Doble conversión o conversión superheterodino
LNA90º
I
IF• Elimina Self Mixing
• Mejora selectividad
• Sintetizador de baja frecuencia
Ventajas
OL1=4 GHZOL1=4 GHZOL2=1.18 OL2=1.18 GHZGHZ
• Elevado número de componentes
• Filtro de Frecuencia intermedia no integrable
Inconvenientes
OL1
OL2
5.18 GHZ
Q
Tipos de receptores
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Arquitectura Weaver
LNA90º 90º
LNA90º
90º
+
+
+
-
IF-+
• Gran selectividad
• No es necesario el uso de filtros de frecuencia intermedia
Ventajas
• Elevado número de componentes
• Pueden aparecer errores de constelación
InconvenientesI
5.18-5.805 GHZ
Q
Tipos de receptores
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Conversión a baja frecuencia intermedia
LNA90º
I
• Reducido número de componentes
• No depende del ruido flicker
Ventajas
• Utilizar ADC más rápidos
• Necesario filtro de FI
• Implementación del sintetizador
Inconvenientes
Q
OL
OL=5.16 GHzOL=5.16 GHz
5.18 GHZ5.14 GHZ20 MHZ
Tipos de receptores
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
CONVERSIÓN A BAJA FRECUENCIA INTERMEDIA
Reducido número de componentes
Elección de la arquitectura
No depende del ruido flicker
Evitar Self Mixing
Introducción Estándar IEEE 802.11a Sistemas de radiofrecuencia Tipos de receptores Estudio de los sintetizadoresObjetivos
Diseño del comparador de fase Diseño del filtro Diseño del divisor rápido Diseño del divisor programable Estudio del VCO Diseño del sintetizador de frecuencias
Conclusiones Presupuesto
Bloque I
Bloque II
Bloque III
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Estudio de los sintetizadores
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
• El método más utilizado es trabajar con un PLL y divisores de frecuencia
Síntesis de frecuencia
Estudio de los sintetizadores
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
PLL (Lazos enganchados en fase)
VCO
Φr ΦoKvKd F(s)
Φo
Φo = ΦrΦo = Φr
DETECTOR DE FASE
DETECTOR DE FASEfr
fo
fo
fo = frfo = fr
fo
Estudio de los sintetizadores
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Sintetizador ≠ PLL
DETECTOR DE FASE VCO
fr fo
fo/N
fo = N• fr
N
Divisor
foN
fo/N
Estudio de los sintetizadores
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Distintas estructuras
DETECTOR DE FASE
Φr Φo
Φo/NNp
DETECTOR DE FASE
Φr Φo
Φo/Np•Nf
Np NfΦo/Nf
DETECTOR DE FASE
Φr Φo
Φo/N
Np P/P+1
A
DETECTOR DE FASE
Φo=Np• Φr+f1
Np
Φr
con divisor programable con divisor fijo y programable
con divisor de doble módulo con mezclador
f1
Estudio de los sintetizadores
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Estructura elegida
Nf
DETECTOR DE FASE
Np P/P+1
A
SINTETIZADOR CON DIVISOR FIJO RÁPIDO Y DIVISOR DE DOBLE MÓDULO
Divisor fijoDivisor de
doble módulo
Estudio de los sintetizadores
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Frecuencias del sintetizador
Banda(GHz)Frecuencia central de
cada canal(MHZ)
Frecuencia delsintetizador
Fout=RF-IF(MHz)
U-NIIBanda inferior
(5.15-5.25)
5180520052205240
5160518052005220
U-NIIBanda media(5.25-5.35)
5260528053005320
5240526052805300
U-NIIBanda superior(5.725-5.825)
5745576557855805
5725574557655785
Introducción Estándar IEEE 802.11a Sistemas de radiofrecuencia Tipos de receptores Estudio de los sintetizadoresObjetivos
Diseño del comparador de fase Diseño del filtro Diseño del divisor rápido Diseño del divisor programableEstudio del VCO Diseño del sintetizador de frecuencias
Conclusiones Presupuesto
Bloque I
Bloque II
Bloque III
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Objetivos
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Diseñar un sintetizador integrado en tecnología SiGe de 0.35µm de AMS para estándar inalámbrico IEEE 802.11a
• Elementos a diseñar: Detector de fase.Filtro paso bajo.Divisor rápido.Divisor programable.
• Elemento diseñado:VCO.
Introducción Estándar IEEE 802.11a Sistemas de radiofrecuencia Tipos de receptores Estudio de los sintetizadores Objetivos
Diseño del comparador de faseDiseño del filtro Diseño del divisor rápido Diseño del divisor programable Estudio del VCO Diseño del sintetizador de frecuencias
Conclusiones Presupuesto
Bloque I
Bloque II
Bloque III
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Diseño del comparador de fase
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
DETECTOR DE FASE
ΦrKd
Φv
• Tipos :
OR exclusiva
Comparador de fase/frecuencia más bombeo de carga
Vd = Kd [Φr - Φv]
Diseño del comparador de fase
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
OR exclusiva
Niveles de entrada = ⇒ Estado bajo
Niveles de entrada ≠ ⇒ Estado alto
A B X O R
0 0 0
0 1 1
1 0 1
1 1 01
Diseño del comparador de fase
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
OR exclusiva
PortVout_InvNum=5
MOSFET_PMOSMOSFET9
Width=0.7*w p umLength=lep umModel=modp
V_DCSRC2Vdc=3.3 V
PortVoutNum=4
MOSFET_NMOSMOSFET8
Width=w n umLength=len umModel=modn
PortVrefNum=2
PortVinNum=1
MOSFET_PMOSMOSFET5
Width=w p umLength=lep umModel=modp
MOSFET_NMOSMOSFET4
Width=w n umLength=len umModel=modn
MOSFET_PMOSMOSFET7
Width=w p umLength=lep umModel=modp
MOSFET_NMOSMOSFET6
Width=w n umLength=len umModel=modn
MOSFET_PMOSMOSFET2
Width=w p umLength=lep umModel=modp
MOSFET_NMOSMOSFET1
Width=w n umLength=len umModel=modn
Diseño del comparador de fase
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
OR exclusiva
PortVout_InvNum=5
MOSFET_PMOSMOSFET9
Width=0.7*w p umLength=lep umModel=modp
V_DCSRC2Vdc=3.3 V
PortVoutNum=4
MOSFET_NMOSMOSFET8
Width=w n umLength=len umModel=modn
PortVrefNum=2
PortVinNum=1
MOSFET_PMOSMOSFET5
Width=w p umLength=lep umModel=modp
MOSFET_NMOSMOSFET4
Width=w n umLength=len umModel=modn
MOSFET_PMOSMOSFET7
Width=w p umLength=lep umModel=modp
MOSFET_NMOSMOSFET6
Width=w n umLength=len umModel=modn
MOSFET_PMOSMOSFET2
Width=w p umLength=lep umModel=modp
MOSFET_NMOSMOSFET1
Width=w n umLength=len umModel=modn
1
2
3
0
4A, V
1
2
3
0
4
B, V
0
1
2
3
-1
4
XO
R, V
20 40 60 80 100 120 140 160 180 200 220 240 260 2800 300
0
1
2
3
-1
4
time, nsec
XNO
R, V
entr
adas
salid
a
Diseño del comparador de fase
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Comparador de fase/frecuencia + bombeo de carga
• Diseño :
Comparador de fase/frecuencia
Bomba de carga
Diseño del comparador de fase
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Comparador de fase/frecuencia
ESTADO D U
00 0 0
01 0 1
10 1 01
Flanco de bajada de una señal( Estado 10 ⇒ D )
( Estado 01 ⇒ U )
Flanco de bajada de la otra señal ⇒ Estado 00
Diseño del comparador de fase
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Comparador de fase/frecuencia
DOWNVin
UPVref
nand2X9
IN2
OUT
IN1
nand2X8
IN2
OUT
IN1
nand2X10
IN2
OUT
IN1
nand3X6
IN3
IN2 OUT
IN1
nand2X4
IN2
OUT
IN1
nand2X11
IN2
OUT
IN1
nand2X3
IN2
OUT
IN1
nand4X7
IN3
IN4
OUT
IN1
IN2
nand3X5
IN3
IN2 OUT
IN1
Diseño del comparador de fase
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Comparador de fase/frecuencia
DOWNVin
UPVref
nand2X9
IN2
OUT
IN1
nand2X8
IN2
OUT
IN1
nand2X10
IN2
OUT
IN1
nand3X6
IN3
IN2 OUT
IN1
nand2X4
IN2
OUT
IN1
nand2X11
IN2
OUT
IN1
nand2X3
IN2
OUT
IN1
nand4X7
IN3
IN4
OUT
IN1
IN2
nand3X5
IN3
IN2 OUT
IN1
Diseño del comparador de fase
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Comparador de fase/frecuencia
DOWNVin
UPVref
nand2X9
IN2
OUT
IN1
nand2X8
IN2
OUT
IN1
nand2X10
IN2
OUT
IN1
nand3X6
IN3
IN2 OUT
IN1
nand2X4
IN2
OUT
IN1
nand2X11
IN2
OUT
IN1
nand2X3
IN2
OUT
IN1
nand4X7
IN3
IN4
OUT
IN1
IN2
nand3X5
IN3
IN2 OUT
IN1
1
2
3
0
4
Vref
1
2
3
0
4
Vin
0
1
2
3
-1
4
DOW
N
120
140
160
180
200
220
240
260
280
300
320
340
360
380
400
420
440
460
480
100
500
2.22.42.62.83.03.2
2.0
3.4
time, nsec
UP
Respuesta en el tiempo
1
2
3
0
4
Vref
1
2
3
0
4
Vin
0
1
2
3
-1
4
DOW
N
120
140
160
180
200
220
240
260
280
300
320
340
360
380
400
420
440
460
480
100
500
2.22.42.62.83.03.2
2.0
3.4
time, nsec
UP
Diseño del comparador de fase
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Bomba de carga
Eqn
PortLoopFilterNum=5
MOSFET_NMOMOSFET8
Width=(1/3)*wn umLength=len umModel=modn
MOSFET_PMOSMOSFET9
Width=wp umLength=lep umModel=modpPort
PupNum=3
PortGNDNum=4
MOSFET_NMOMOSFET10
Width=wn umLength=len umModel=modn
MOSFET_PMOSMOSFET7
Width=wp umLength=lep umModel=modp
PortVddNum=2
PortPdownNum=1
Diseño del comparador de fase
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Comparador de fase/frecuencia + Bomba de carga
Comparador de fase/frecuencia
V
R
Pdown
PupPortRefNum=1
PortVcoNum=2
PFD_mossige2_deviceX1
PFD Mos SiGe
U1
D1
U2
D2
R
V
V_DCSRC1Vdc=3.3
CP_mossigeChargepump1
PdownIcp
Vdd
Pup
GND
PortIcpNum=3
Bomba de carga
Diseño del comparador de fase
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Comparador de fase/frecuencia + Bomba de carga
1
23
0
4
Vre
f
123
0
4
Vin
123
0
4Pup
0123
-1
4
Pdown
120
140
160
180
200
220
240
260
280
300
320
340
360
380
400
420
440
460
480
100
500
-200.u-100.u0.000
-300.u
100.u
time, nsec
I_CP
Respuesta en el tiempo
1
23
0
4
Vre
f
123
0
4
Vin
123
0
4Pup
0123
-1
4
Pdown
120
140
160
180
200
220
240
260
280
300
320
340
360
380
400
420
440
460
480
100
500
-200.u-100.u0.000
-300.u
100.u
time, nsec
I_CP
Corriente -icp
Diseño del comparador de fase
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Comparador de fase/frecuencia + Bomba de carga
Corriente icp
123
0
4
Vre
f123
0
4
Vin
0123
-1
4
Pup
1.52.02.53.0
1.0
3.5
Pdown
120
140
160
180
200
220
240
260
280
300
320
340
360
380
400
420
440
460
480
100
500
0.000 100.u200.u
-100.u
300.u
time, nsec
I_CP
Respuesta en el tiempo
123
0
4
Vre
f123
0
4
Vin
0123
-1
4
Pup
1.52.02.53.0
1.0
3.5
Pdown
120
140
160
180
200
220
240
260
280
300
320
340
360
380
400
420
440
460
480
100
500
0.000 100.u200.u
-100.u
300.u
time, nsec
I_CP
Diseño del comparador de fase
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Comparador de fase/frecuencia + Bomba de carga
1
23
0
4
Vre
f
12
3
0
4
Vin
123
0
4Pup
123
0
4
Pdown
120
140
160
180
200
220
240
260
280
300
320
340
360
380
400
420
440
460
480
100
500
-100.u
0.000
-200.u
100.u
time, nsec
I_CP
Respuesta en el tiempo
1
23
0
4
Vre
f
12
3
0
4
Vin
123
0
4Pup
123
0
4
Pdown
120
140
160
180
200
220
240
260
280
300
320
340
360
380
400
420
440
460
480
100
500
-100.u
0.000
-200.u
100.u
time, nsec
I_CP
Corriente icp=0
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Conclusiones
Comparadoresde fase
Margenlineal Kd Señales de entrada Puede utilizarse cuando
tenga un divisor por N
XOR 0 y π 1(V/rad)de frecuencias idénticasy si las relaciones cícli-
cas valen ½
con la prevención de undispositivo prolongador de
impulsos
PFD+CP -2π y +2π 32.61(µA/rad) no tiene restricciones no tiene restricciones
Diseño del comparador de fase
Introducción Estándar IEEE 802.11a Sistemas de radiofrecuencia Tipos de receptores Estudio de los sintetizadores Objetivos
Diseño del comparador de faseDiseño del filtroDiseño del divisor rápido Diseño del divisor programableEstudio del VCO Diseño del sintetizador de frecuencias
Conclusiones Presupuesto
Bloque I
Bloque II
Bloque III
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Diseño del filtro
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
• Elemento principal para analizar la estabilidad del lazo
• Implementamos Tipo 2 ⇒ error de fase=0
⇒ error de frecuencia=0
• Método de la ganancia en lazo abierto y el margen de fase
Filtro pasivo de tipo 2 y orden 3 para PFD+CP
Filtro activo de tipo 2 y orden 2 para PFD+CP
Filtro activo de tipo 2 y orden 2 para XOR
• Estructuras:
Diseño del filtro
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Ganancia en lazo abierto|G(s)·H(s)|
(dB)
0 dB
Fase en lazo abiertoΨ(G(s)·H(s))
0º
-90º
-180º
ωp
Φp
Ψ(G(s)·H(s))
|G(s)·H(s)|
Ganancia en lazo abierto
Margen de fase
Diseño del filtro
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Filtro pasivo de tipo 2 y orden 3 para PFD+CP
vcoicp
CC3
RR3
RR2
CC1 C
C2
Kv = -2884e+6 (Hz/V)Kd = 32.61e-6 (A/rad)Fref = 2.5e+6 (Hz)Fmayor = 5785e+6 (Hz)N = Fmayor/Frefwo = 2*pi*(25e+3) (rad/s)Tita = 45 (grados)
ATTEN = 20
C 1 4 .076 n F
C 2 21 .89 n F
C 3 23 .87 n F
R 2 1868 Ω
R 3 8 KΩ1
Diseño del filtro
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Filtro activo de tipo 2 y orden 2 para PFD+CP
C1 25 nF
C2 4.29 nF
R1 2.1 KΩ1
Kv = -2884e+6 (Hz/V)Kd = 32.61e-6 (A/rad)Fref = 2.5e+6 (Hz)Fmayor = 5785e+6 (Hz)N = Fmayor/Frefwo = 2*pi*(25e+3) (rad/s)
Tita = 45 (grados) vcoicp
CC1
V_DCSRC5Vdc=VDD/2
CC2
RR1
OpAmpIdealAMP3
Diseño del filtro
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Filtro activo de tipo 2 y orden 2 para XOR
Kv = -2884e+6 (Hz/V)Kd = 1 (V/rad)Fref = 2.5e+6 (Hz)Fmayor = 5785e+6 (Hz)N = Fmayor/Frefwo = 2*pi*(25e+3) (rad/s)
Tita = 45 (grados)
C1 25 nF
C2 4.29 nF
R1 1.868 KΩ
R2 370 KΩ1
R1
R2
C2
R2R1
C1
C2
C1
Introducción Estándar IEEE 802.11a Sistemas de radiofrecuencia Tipos de receptores Estudio de los sintetizadores Objetivos
Diseño del comparador de fase Diseño del filtro Diseño del divisor rápidoDiseño del divisor programable Estudio del VCO Diseño del sintetizador de frecuencias
Conclusiones Presupuesto
Bloque I
Bloque II
Bloque III
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Diseño del divisor rápido
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
• Frecuencia de funcionamiento muy elevada
• Capaz de dividir rango de frecuencias de 6 GHz
• Estructuras:
Basado en dos latch
Basado en HBT
Basado en TSPC
Basado en inversores
Diseño del divisor rápido
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Basado en dos latch
VDDVDD VDDVDD
GND
MOSFET_NMOSMOSFET27
Width=wn umLength=len umModel=modn
MOSFET_NMOSMOSFET25
Width=wn umLength=len umModel=modn
MOSFET_NMOSMOSFET24
Width=wn umLength=len umModel=modn
MOSFET_NMOSMOSFET26
Width=wn umLength=len umModel=modn
MOSFET_NMOSMOSFET31
Width=wn umLength=len umModel=modn
MOSFET_NMOSMOSFET33
Width=wn umLength=len umModel=modn
MOSFET_NMOSMOSFET34
Width=wn umLength=len umModel=modn
MOSFET_NMOSMOSFET32
Width=wn umLength=len umModel=modn
MOSFET_NMOSMOSFET23
Width=wn umLength=len umModel=modn
MOSFET_PMOSMOSFET22
Width=wp umLength=lep umModel=modp
MOSFET_PMOSMOSFET21
Width=wp umLength=lep umModel=modp
GND
MOSFET_NMOSMOSFET30
Width=wn umLength=len umModel=modn
GND
MOSFET_NMOSMOSFET29
Width=wn umLength=len umModel=modn
PortQbarNum =5
PortQNum =6
GND
PortGNDNum =3
Portc lk barNum =2
VDD
PortVddNum =4
MOSFET_PMOSMOSFET19
Width=wp umLength=lep umModel=modp
MOSFET_PMOSMOSFET20
Width=wp umLength=lep umModel=modp
GND
MOSFET_NMOSMOSFET28
Width=wn umLength=len umModel=modn
PortCLKNum =1
Diseño del divisor rápido
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Basado en dos latch
VDDVDD VDDVDD
GND
MOSFET_NMOSMOSFET27
Width=wn umLength=len umModel=modn
MOSFET_NMOSMOSFET25
Width=wn umLength=len umModel=modn
MOSFET_NMOSMOSFET24
Width=wn umLength=len umModel=modn
MOSFET_NMOSMOSFET26
Width=wn umLength=len umModel=modn
MOSFET_NMOSMOSFET31
Width=wn umLength=len umModel=modn
MOSFET_NMOSMOSFET33
Width=wn umLength=len umModel=modn
MOSFET_NMOSMOSFET34
Width=wn umLength=len umModel=modn
MOSFET_NMOSMOSFET32
Width=wn umLength=len umModel=modn
MOSFET_NMOSMOSFET23
Width=wn umLength=len umModel=modn
MOSFET_PMOSMOSFET22
Width=wp umLength=lep umModel=modp
MOSFET_PMOSMOSFET21
Width=wp umLength=lep umModel=modp
GND
MOSFET_NMOSMOSFET30
Width=wn umLength=len umModel=modn
GND
MOSFET_NMOSMOSFET29
Width=wn umLength=len umModel=modn
PortQbarNum =5
PortQNum =6
GND
PortGNDNum =3
Portc lk barNum =2
VDD
PortVddNum =4
MOSFET_PMOSMOSFET19
Width=wp umLength=lep umModel=modp
MOSFET_PMOSMOSFET20
Width=wp umLength=lep umModel=modp
GND
MOSFET_NMOSMOSFET28
Width=wn umLength=len umModel=modn
PortCLKNum =1
m4time=q=1.682 V
5.147nsec
m5time=q=1.610 V
1
2
3
0
4
q,V
m4 m5
1 2 3 4 5 6 7 8 90 10
1
2
3
0
4
time, nsec
qbar, V
m1time=clk=0.0000 V
5.106nsec
m2time=clk=0.0000 V
5.278nsec
m3time=clk=0.0000 V
5.452nsec
1
2
3
0
4
clk,V
m1m2m3
5.674nsec
q,V
m4 m5
1 2 3 4 5 6 7 8 90 10
1
2
3
0
4
time, nsec
qbar, V
Diseño del divisor rápido
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Basado en HBT
e2
e1
c1 c2PortVin_InvNum=3
PortVinNum=1
BJT4_NPNBJT74Model=npn111
RR7R=2500 Ohm
PortVccNum=2
PortVoutNum=4
PortVout_InvNum=5
BJT4_NPNBJT49Model=npn111
BJT4_NPNBJT61Model=npn111
BJT4_NPNBJT58Model=npn111
BJT4_NPNBJT60Model=npn111
BJT4_NPNBJT57Model=npn111
BJT4_NPNBJT59Model=npn111
BJT4_NPNBJT54Model=npn111
BJT4_NPNBJT56Model=npn111
BJT4_NPNBJT52Model=npn111
BJT4_NPNBJT51Model=npn111
BJT4_NPNBJT55Model=npn111
BJT4_NPNBJT50Model=npn111
BJT4_NPNBJT46Model=npn111
BJT4_NPNBJT45Model=npn111
BJT4_NPNBJT47Model=npn111
BJT4_NPNBJT48Model=npn111
BJT4_NPNBJT53Model=npn111
BJT4_NPNBJT64Model=npn111
BJT4_NPNBJT66Model=npn111
BJT4_NPNBJT62Model=npn111
BJT4_NPNBJT63Model=npn111
BJT4_NPNBJT65Model=npn111
BJT4_NPNBJT70Model=npn111
BJT4_NPNBJT69Model=npn111
BJT4_NPNBJT68Model=npn111
BJT4_NPNBJT67Model=npn111
BJT4_NPNBJT71Model=npn111
BJT4_NPNBJT72Model=npn111
BJT4_NPNBJT73Model=npn111
BJT4_NPNBJT44Model=npn111
RR10R=800 Ohm
RR11R=800 Ohm
RR9R=800 Ohm
RR8R=800 Ohm
Diseño del divisor rápido
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Basado en HBT
e2
e1
c1 c2PortVin_InvNum=3
PortVinNum=1
BJT4_NPNBJT74Model=npn111
RR7R=2500 Ohm
PortVccNum=2
PortVoutNum=4
PortVout_InvNum=5
BJT4_NPNBJT49Model=npn111
BJT4_NPNBJT61Model=npn111
BJT4_NPNBJT58Model=npn111
BJT4_NPNBJT60Model=npn111
BJT4_NPNBJT57Model=npn111
BJT4_NPNBJT59Model=npn111
BJT4_NPNBJT54Model=npn111
BJT4_NPNBJT56Model=npn111
BJT4_NPNBJT52Model=npn111
BJT4_NPNBJT51Model=npn111
BJT4_NPNBJT55Model=npn111
BJT4_NPNBJT50Model=npn111
BJT4_NPNBJT46Model=npn111
BJT4_NPNBJT45Model=npn111
BJT4_NPNBJT47Model=npn111
BJT4_NPNBJT48Model=npn111
BJT4_NPNBJT53Model=npn111
BJT4_NPNBJT64Model=npn111
BJT4_NPNBJT66Model=npn111
BJT4_NPNBJT62Model=npn111
BJT4_NPNBJT63Model=npn111
BJT4_NPNBJT65Model=npn111
BJT4_NPNBJT70Model=npn111
BJT4_NPNBJT69Model=npn111
BJT4_NPNBJT68Model=npn111
BJT4_NPNBJT67Model=npn111
BJT4_NPNBJT71Model=npn111
BJT4_NPNBJT72Model=npn111
BJT4_NPNBJT73Model=npn111
BJT4_NPNBJT44Model=npn111
RR10R=800 Ohm
RR11R=800 Ohm
RR9R=800 Ohm
RR8R=800 Ohm
m4time=Vout=1.075 V
2.693nsec
m5time=Vout=1.077 V
3.038nsec1.5
2.0
1.0
2.5
Vout,V
m4 m5
0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 2.2 2.4 2.6 2.8 3.0 3.2 3.4 3.6 3.80.0 4.0
1.5
2.0
1.0
2.5
time, nsec
Vout_Inv,V
m1time=Vin=0.0000 V
2.675nsec
m2time=Vin=0.0000 V
2.847nsec
m3time=Vin=0.0000 V
3.019nsec1
2
3
0
4
Vin,V
m1 m2 m3
m4time=Vout=1.075 V
m5time=Vout=1.077 V
31.5
2.0
1.0
2.5
Vout,V
m4 m5
0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 2.2 2.4 2.6 2.8 3.0 3.2 3.4 3.6 3.80.0 4.0
1.5
2.0
1.0
2.5
time, nsec
Vout_Inv,V
m4time=Vout=1.075 V
2.693nsec
m5time=Vout=1.077 V
3.038nsec1.5
2.0
1.0
2.5
Vout,V
m4 m5
0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 2.2 2.4 2.6 2.8 3.0 3.2 3.4 3.6 3.80.0 4.0
1.5
2.0
1.0
2.5
time, nsec
Vout_Inv,V
m1time=Vin=0.0000 V
2.675nsec
m2time=Vin=0.0000 V
2.847nsec
m3time=Vin=0.0000 V
3.019nsec1
2
3
0
4
Vin,V
m1 m2 m3
m4time=Vout=1.075 V
m5time=Vout=1.077 V
31.5
2.0
1.0
2.5
Vout,V
m4 m5
0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 2.2 2.4 2.6 2.8 3.0 3.2 3.4 3.6 3.80.0 4.0
1.5
2.0
1.0
2.5
time, nsec
Vout_Inv,V
m4time=Vout=2.325 V
2.691nsec
m5time=Vout=2.325 V
3.036nsec2.4
2.6
2.8
3.0
2.2
3.2
Vo
ut,
V
m4 m5
0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 2.2 2.4 2.6 2.8 3.0 3.2 3.4 3.6 3.80.0 4.0
2.4
2.6
2.8
3.0
2.2
3.2
time, nsec
Vo
ut_
Inv
, V
m1time=Vin=513.3mV
2.670nsec
m2time=Vin=513.3mV
2.842nsec
m3time=Vin=513.3mV
3.015nsec0.2
0.4
0.6
0.8
0.0
1.0
Vin
, V m1 m2 m3
m4time=Vout=2.325 V
2.691nsec
m5time=Vout=2.325 V
3.036nsec2.4
2.6
2.8
3.0
2.2
3.2
Vo
ut,
V
m4 m5
0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 2.2 2.4 2.6 2.8 3.0 3.2 3.4 3.6 3.80.0 4.0
2.4
2.6
2.8
3.0
2.2
3.2
time, nsec
Vo
ut_
Inv
, V
Diseño del divisor rápido
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Basado en HBT
Diseño del divisor rápido
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Basado en TSPC (true single-phase clocking)
CK
PortCLKNum=
PortQNum=
VARVAR1
len=0.35wn=2lep=0.35wp=1*wn
EqnVar
MOSFET_PMOSMOSFET7
Width=1.5*wp umLength=lep umModel=modp
MOSFET_PMOSMOSFET8
Width=2*wp umLength=lep umModel=modp
CK
MOSFET_PMOSMOSFET12
Width=1.5*wp umLength=lep umModel=modp
MOSFET_NMOSMOSFET14
Width=1*wn umLength=len umModel=modn
CK
MOSFET_NMOSMOSFET11
Width=1.3*wn umLength=len umModel=modn
CK
MOSFET_NMOSMOSFET17
Width=0.5*wn umLength=len umModel=modn
PortGNDNum=
PortVddNum=
Diseño del divisor rápido
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Basado en TSPC
CK
PortCLKNum=
PortQNum=
VARVAR1
len=0.35wn=2lep=0.35wp=1*wn
EqnVar
MOSFET_PMOSMOSFET7
Width=1.5*wp umLength=lep umModel=modp
MOSFET_PMOSMOSFET8
Width=2*wp umLength=lep umModel=modp
CK
MOSFET_PMOSMOSFET12
Width=1.5*wp umLength=lep umModel=modp
MOSFET_NMOSMOSFET14
Width=1*wn umLength=len umModel=modn
CK
MOSFET_NMOSMOSFET11
Width=1.3*wn umLength=len umModel=modn
CK
MOSFET_NMOSMOSFET17
Width=0.5*wn umLength=len umModel=modn
PortGNDNum=
PortVddNum=
m 6tim e=q=3.016 V
1 .422nsec
m 7tim e=q=3.003 V
1 .766nsec
0.2 0 .4 0 .6 0 .8 1 .0 1 .2 1 .4 1 .6 1 .8 2 .0 2 .2 2 .4 2 .6 2 .80 .0 3 .0
1
2
3
0
4
tim e, nsec
q ,V
m 6 m 7
m 3tim e=c lk=2 .999 V
1 .423nsec
m 4tim e=c lk=3 .000 V
1 .594nsec
m 5tim e=c lk=3 .000 V
1 .767nsec1
2
0
3
c lk ,V
m 3 m 4 m 5
m 6tim e=q=3.016 V
m 7tim e=q=3.003 V
0.2 0 .4 0 .6 0 .8 1 .0 1 .2 1 .4 1 .6 1 .8 2 .0 2 .2 2 .4 2 .6 2 .80 .0 3 .0
1
2
3
0
4
tim e, nsec
q ,V
m 6 m 7
m 6tim e=q=3.016 V
1 .422nsec
m 7tim e=q=3.003 V
1 .766nsec
0.2 0 .4 0 .6 0 .8 1 .0 1 .2 1 .4 1 .6 1 .8 2 .0 2 .2 2 .4 2 .6 2 .80 .0 3 .0
1
2
3
0
4
tim e, nsec
q ,V
m 6 m 7
m 3tim e=c lk=2 .999 V
1 .423nsec
m 4tim e=c lk=3 .000 V
1 .594nsec
m 5tim e=c lk=3 .000 V
1 .767nsec1
2
0
3
c lk ,V
m 3 m 4 m 5
m 6tim e=q=3.016 V
m 7tim e=q=3.003 V
0.2 0 .4 0 .6 0 .8 1 .0 1 .2 1 .4 1 .6 1 .8 2 .0 2 .2 2 .4 2 .6 2 .80 .0 3 .0
1
2
3
0
4
tim e, nsec
q ,V
m 6 m 7
m6time=q=2.115 V
1.422nsec
m7time=q=2.372 V
1.766nsec
0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 2.2 2.4 2.6 2.80.0 3.0
2.5
3.0
2.0
3.5
time, nsec
q, V
m6
m7
m3time=clk=819.9mV
1.423nsec
m4time=clk=819.9mV
1.594nsec
m5time=clk=820.0mV
1.767nsec
0.2
0.4
0.6
0.8
0.0
1.0
clk,
V
m3 m4 m5
m6time=q=2.115 V
1.422nsec
m7time=q=2.372 V
1.766nsec
0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 2.2 2.4 2.6 2.80.0 3.0
2.5
3.0
2.0
3.5
time, nsec
q, V
m6
m7
Diseño del divisor rápido
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Basado en TSPC
Diseño del divisor rápido
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Basado en inversores
salida3salida3
entrada2
entrada2
salida2
salida2
VARVAR1
len=0.35wn=15lep=0.35wp=1.5*wn
EqnVar
MOSFET_PMOSMOSFET7
Width=20*wp umLength=lep umModel=modp
MOSFET_PMOSMOSFET8
Width=20*wp umLength=lep umModel=modp
MOSFET_NMOSMOSFET9
Width=20*wn umLength=len umModel=modn
MOSFET_NMOSMOSFET10
Width=20*wn umLength=len umModel=modn
PortCLKNum=1
PortCLKinvNum=2
PortVddNum=4
MOSFET_PMOSMOSFET3
Width=wp umLength=lep umModel=modp
PortGNDNum=3
MOSFET_PMOSMOSFET2
Width=wp umLength=lep umModel=modp
MOSFET_NMOSMOSFET6
Width=wn umLength=len umModel=modn
MOSFET_PMOSMOSFET5
Width=wp umLength=lep umModel=modp
PortQNum=6
MOSFET_NMOSMOSFET4
Width=wn umLength=len umModel=modn
MOSFET_NMOSMOSFET1
Width=wn umLength=len umModel=modn
Diseño del divisor rápido
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Basado en inversores
salida3salida3
entrada2
entrada2
salida2
salida2
VARVAR1
len=0.35wn=15lep=0.35wp=1.5*wn
EqnVar
MOSFET_PMOSMOSFET7
Width=20*wp umLength=lep umModel=modp
MOSFET_PMOSMOSFET8
Width=20*wp umLength=lep umModel=modp
MOSFET_NMOSMOSFET9
Width=20*wn umLength=len umModel=modn
MOSFET_NMOSMOSFET10
Width=20*wn umLength=len umModel=modn
PortCLKNum=1
PortCLKinvNum=2
PortVddNum=4
MOSFET_PMOSMOSFET3
Width=wp umLength=lep umModel=modp
PortGNDNum=3
MOSFET_PMOSMOSFET2
Width=wp umLength=lep umModel=modp
MOSFET_NMOSMOSFET6
Width=wn umLength=len umModel=modn
MOSFET_PMOSMOSFET5
Width=wp umLength=lep umModel=modp
PortQNum=6
MOSFET_NMOSMOSFET4
Width=wn umLength=len umModel=modn
MOSFET_NMOSMOSFET1
Width=wn umLength=len umModel=modn
m4time=q=3.272 V
time=q=3.283 V
1.557nsec
0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 2.2 2.4 2.6 2.8 3.0 3.2 3.40.0 3.6
0
1
2
3
-1
4
time, nsec
q, V
m4 m5
m1time=clk=3.300 V
1.211nsec
m2time=clk=3.300 V
1.384nsec
m3time=clk=3.300 V
1.557nsec1
2
3
0
4
clk,V
m1 m2 m3
1.211nsec
m5
0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 2.2 2.4 2.6 2.8 3.0 3.2 3.40.0 3.6
0
1
2
3
-1
4
time, nsec
q, V
m4 m5
m4time=q=3.272 V
time=q=3.283 V
1.557nsec
0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 2.2 2.4 2.6 2.8 3.0 3.2 3.40.0 3.6
0
1
2
3
-1
4
time, nsec
q, V
m4 m5
m1time=clk=3.300 V
1.211nsec
m2time=clk=3.300 V
1.384nsec
m3time=clk=3.300 V
1.557nsec1
2
3
0
4
clk,V
m1 m2 m3
1.211nsec
m5
0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 2.2 2.4 2.6 2.8 3.0 3.2 3.40.0 3.6
0
1
2
3
-1
4
time, nsec
q, V
m4 m5
m4time=q=2.900 V
957.0psec
m5time=q=2.978 V
1.291nsec
0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 2.2 2.4 2.6 2.8 3.0 3.2 3.40.0 3.6
1
2
3
0
4
time, nsec
q,V
m4 m5
m1time=clk=140.4mV
957.0psec
m2time=clk=142.2mV
1.128nsec
m3time=clk=140.2mV
1.291nsec0.2
0.4
0.6
0.8
0.0
1.0
clk,V
m1 m2 m3
m4time=q=2.900 V
m5time=q=2.978 V
0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 2.2 2.4 2.6 2.8 3.0 3.2 3.40.0 3.6
1
2
3
0
4
time, nsec
q,V
m4 m5
Diseño del divisor rápido
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Basado en inversores
Funciona
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Conclusiones
Para frecuencia máxima detrabajo, con entradas entre
0V y 3.3V
Para frecuencia máxima detrabajo, con entradas entre
0.15V y 0.8V(salida real del VCO)
Basado en dos latch no funciona no funciona
Basado en HBT funciona no funciona
Basado en TSPC funciona no funciona
Basado en inversores funciona funciona
Diseño del divisor rápido
divisor rápido basado en inversores
Introducción Estándar IEEE 802.11aSistemas de radiofrecuencia Tipos de receptores Estudio de los sintetizadores Objetivos
Diseño del comparador de fase Diseño del filtro Diseño del divisor rápido Diseño del divisor programableEstudio del VCO Diseño del sintetizador de frecuencias
Conclusiones Presupuesto
Bloque I
Bloque II
Bloque III
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Diseño del divisor programable
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Divisor programable de doble módulo:
• Prescaler rápido: (P+1) / P
• Contadores programables: A y Np
Np P/P+1
A
• Partiendo de:
fout = 2.5 MHz
Canales a generar
P/P+1Np
A
Diseño del divisor programable
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Divisor programable de doble módulo:
• Prescaler rápido
Frecuencia del sintetizador Fout=RF-IF(MHz)
Frecuencia de entrada al divisorprogramable (MHz)
Valor del divisor programable4Np+A
Valor deNp
Valor deA
5160518052005220
2580259026002610
1032103610401044
257258259260
4444
5240526052805300
2620263026402650
1048105210561060
261262263264
4444
5725574557655785
2862.52872.52882.52892.5
1145114911531157
285286287288
5555
(P+1) / P ⇒ 4/5
⇒ 4/5
⇒ 257 a 288• Contadores programables A
Np
Diseño del divisor programable
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Prescaler rápido 4/5
clock
PortclockNum=1 clear
PortclearNum=3
nand2X4
IN2
OUT
IN1
nand2X5
IN2
OUT
IN1
clock
clear
flipflopdckclearX1
clear
Q
Qinv
D
CKclock
clear
flipflopdckclearX2
clear
Q
Qinv
D
CK clock
clear
flipflopdckclearX3
clear
Q
Qinv
D
CK
PortcontrolNum=2
PortoutNum=4
Diseño del divisor programable
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Prescaler rápido 4/5
clock
PortclockNum=1 clear
PortclearNum=3
nand2X4
IN2
OUT
IN1
nand2X5
IN2
OUT
IN1
clock
clear
flipflopdckclearX1
clear
Q
Qinv
D
CKclock
clear
flipflopdckclearX2
clear
Q
Qinv
D
CK clock
clear
flipflopdckclearX3
clear
Q
Qinv
D
CK
PortcontrolNum=2
PortoutNum=4
2
0
4
cont
rol,
V
m1time=clock=0.0000 V
2.766nsec
m2time=clock=0.0000 V
4.494nsec
m5time=clock=0.0000 V
9.334nsec
m6time=clock=0.0000 V
10.72nsec
2
0
4
cloc
k, V
m1 m2 m5 m6
m3time=salida=-454.7mV
2.766nsec
m4time=salida=-454.7mV
4.494nsec
m7time=salida=-442.8mV
9.334nsec
m8time=salida=-442.9mV
10.72nsec1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 180 19
0
2
-2
4
time, nsec
salid
a, V
m3 m4 m7 m8
2
0
4
clea
r, V
2
0
4
cont
rol,
V
m1time=clock=0.0000 V
2.766nsec
m2time=clock=0.0000 V
4.494nsec
m5time=clock=0.0000 V
9.334nsec
m6time=clock=0.0000 V
10.72nsec
2
0
4
cloc
k, V
m1 m2 m5 m6
m3time=salida=-454.7mV
2.766nsec
m4time=salida=-454.7mV
4.494nsec
m7time=salida=-442.8mV
9.334nsec
m8time=salida=-442.9mV
10.72nsec1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 180 19
0
2
-2
4
time, nsec
salid
a, V
m3 m4 m7 m8
Introducción Estándar IEEE 802.11a Sistemas de radiofrecuencia Tipos de receptores Estudio de los sintetizadores Objetivos
Diseño del comparador de fase Diseño del filtro Diseño del divisor rápido Diseño del divisor programableEstudio del VCODiseño del sintetizador de frecuencias
Conclusiones Presupuesto
Bloque I
Bloque II
Bloque III
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Estudio del VCO
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
• Encargado de generar las frecuencias del oscilador local
Vout+Vout-
Vtune
Q2Q1
V1 V2
C1 C2
L
R1 R2
Q5 Q3
Q4Q6
Q7 Q8 Q9 Q10 Q11 Q12
R3
R4 R5 R6 R7 R8 R9
Vcc
Estudio del VCO
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
• Encargado de generar las frecuencias del oscilador local
Vout+Vout-
Vtune
Q2Q1
V1 V2
C1 C2
L
R1 R2
Q5 Q3
Q4Q6
Q7 Q8 Q9 Q10 Q11 Q12
R3
R4 R5 R6 R7 R8 R9
Vcc Desviación Ruido de fase(dBc/Hz)
500 kHz -75
1 MHz -77
3 MHz -85
Vtune = 0 V
Frec = 6406 MHz
5 MHz -87
500 kHz -70
1 MHz -73
3 MHz -79
5 MHz -91
Vtune = 2 V
Frec = 5820 MHz
10 MHz -116
Estudio del VCO
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
• Encargado de generar las frecuencias del oscilador local
Vout+Vout-
Vtune
Q2Q1
V1 V2
C1 C2
L
R1 R2
Q5 Q3
Q4Q6
Q7 Q8 Q9 Q10 Q11 Q12
R3
R4 R5 R6 R7 R8 R9
Vcc Desviación Ruido de fase(dBc/Hz)
500 kHz -75
1 MHz -77
3 MHz -85
Vtune = 0 V
Frec = 6406 MHz
5 MHz -87
500 kHz -70
1 MHz -73
3 MHz -79
5 MHz -91
Vtune = 2 V
Frec = 5820 MHz
10 MHz -1160,0 0,5 1,0 1,5 2,0 2,5 3,0 3,5
4600
4800
5000
5200
5400
5600
5800
6000
6200
6400
Frec
uenc
ia (M
Hz)
Vcontrol (V)Kv=∆f/ ∆V=-2884 MHz/V
Introducción Estándar IEEE 802.11a Sistemas de radiofrecuencia Tipos de receptores Estudio de los sintetizadores Objetivos
Diseño del comparador de fase Diseño del filtro Diseño del divisor rápido Diseño del divisor programable Estudio del VCO Diseño del sintetizador de frecuencias
Conclusiones Presupuesto
Bloque I
Bloque II
Bloque III
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Diseño del sintetizador de frecuencias
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
• Simulaciones:
Respuesta del bucle
Análisis del ruido de fase
Respuesta transitoria
PFD + CP + filtro pasivo orden 3
PFD + CP + filtro activo orden 2
XOR + filtro activo orden 2
• Combinaciones de bloques:
Lazo cerradoLazo abierto
Diseño del sintetizador de frecuencias
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
PFD + CP + filtro pasivo orden 3
• Respuesta del bucleLinearPFD_plllibcharge_pumpId=Id
V_ACSRC2
Freq=freqVac=polar(1,0) V
CC4C=Clpf1
RR3R=Rlpf1
CC5C=Clpf2
LinearVCO_plllibX4Hz_per_Volt=Kv
RR4R=Rlpf2 C
C6C=Clpf3
Vout_O
LinearDividerX5N0=N0
Vout
LinearPFDwNoise_plllibCharge_PumpId=Id
LinearVCO_plllibX1Hz_per_Volt=Kv
LinearDividerX2N0=N0
RR1R=Rlpf1
CC2C=Clpf2
RR2R=Rlpf2 C
C3C=Clpf3
CC1C=Clpf1
V_ACSRC1
Freq=freqVac=polar(1,0) V
10 .00 10 0.0 1 .00 0k 1 0.0 0k 1 00 .0k 1.000 M1.0 00 10 .00 M
-1 00.00
-5 0.0 00
0 .000 00
5 0.0 00
1 00.00
1 50.00
-1 50.00
2 00.00
10.00 100.0 1.000k 10.00k 100.0k 1.000M1.000 10.00M
-150.0
-100.0
-50.00
0.0000
50.00
100.0
150.0
-200.0
200.0
freq, Hz
Bucle cerradoBucle abierto
0 Db 45º
Diseño del sintetizador de frecuencias
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
• Análisis del ruido de fase
RefChain
VCOout
RefOscSlpsRef
L4=-1000F4=1 HzL3=-140F3=10 HzL2=-150F2=1 kHzL1=-160F1=100 kHzL0=-165
Ref
eren
ceO
scilla
tor
LinDiv_wNoiseSlpsLoopDiv
L2=-1000F2=100 HzL1=-160F1=1.0 kHzL0=-165N0=2314
Linear Divider with Noise
Input Output
LinDiv_wNoiseSlpsRefDiv
L2=-1000F2=10 HzL1=-160F1=1.0 kHzL0=-165N0=2314
Line
ar D
ivid
er
with
Noi
se
Inp
ut
Ou
tpu
t LinearPFDwNoise_plllibCharge_Pump
PFD_inoise=1 pAId=Id
LinVCOwNoiseSlpsVCO
VCO with Noise
Contro l VCO
CC6C=Clpf3
RR4R=Rlpf2
RR3R=Rlpf1
CC5C=Clpf2
CC4C=Clpf1
PFD + CP + filtro pasivo orden 3
Diseño del sintetizador de frecuencias
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
• Análisis del ruido de fase
RefChain
VCOout
RefOscSlpsRef
L4=-1000F4=1 HzL3=-140F3=10 HzL2=-150F2=1 kHzL1=-160F1=100 kHzL0=-165
Ref
eren
ceO
scilla
tor
LinDiv_wNoiseSlpsLoopDiv
L2=-1000F2=100 HzL1=-160F1=1.0 kHzL0=-165N0=2314
Linear Divider with Noise
Input Output
LinDiv_wNoiseSlpsRefDiv
L2=-1000F2=10 HzL1=-160F1=1.0 kHzL0=-165N0=2314
Line
ar D
ivid
er
with
Noi
se
Inp
ut
Ou
tpu
t LinearPFDwNoise_plllibCharge_Pump
PFD_inoise=1 pAId=Id
LinVCOwNoiseSlpsVCO
VCO with Noise
Contro l VCO
CC6C=Clpf3
RR4R=Rlpf2
RR3R=Rlpf1
CC5C=Clpf2
CC4C=Clpf1
PFD + CP + filtro pasivo orden 3
100.0k 1.000M10.00k 10.00M
-220.0
-200.0
-180.0
-160.0
-140.0
-120.0
-100.0
-80.00
-60.00
-240.0
-40.00
freq, Hz
PN
To
tal
PN
_V
CO
_o
nly
PN
_R
ef_
on
lyP
N_
PF
D_
on
lyP
N_
Lo
op
_D
iv_
on
ly
PNTotalPN_VCO
Diseño del sintetizador de frecuencias
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
• Respuesta transitoria
vref
r
dN
vco
VtPulseVref
Period=TrefWidth=(0.5-Fall=TransFrac*TrefRise=TransFrac*TrefEdge=linearDelay=DelayFrac*TreVhigh=VDDVlow=0
t VtStepSalto
Rise=timestepDelay=Delay_TimeVhigh=N_Step VVlow=0 V
t
frq
VCO_DivideByVCO
Delay=50 nsecPower=dbmtow(0Rout=50 OhmN=N0F0=4710VCO_Freq=1e6*(6382-4710)/(1+exp((_v1-
freq
VCO
.
vcon
- N.VCO
tune
dNcpPFD_CP
Ref
Vco
Icp
SDD2PSDD2P1Cport[1]=
I_ProbePDI
CC12C=Clpf1
RR8R=Rlpf2
CC11C=Clpf2
RR9R=Rlpf1
CC10C=Clpf3
PFD + CP + filtro pasivo orden 3
Diseño del sintetizador de frecuencias
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
• Respuesta transitoria
vref
r
dN
vco
VtPulseVref
Period=TrefWidth=(0.5-Fall=TransFrac*TrefRise=TransFrac*TrefEdge=linearDelay=DelayFrac*TreVhigh=VDDVlow=0
t VtStepSalto
Rise=timestepDelay=Delay_TimeVhigh=N_Step VVlow=0 V
t
frq
VCO_DivideByVCO
Delay=50 nsecPower=dbmtow(0Rout=50 OhmN=N0F0=4710VCO_Freq=1e6*(6382-4710)/(1+exp((_v1-
freq
VCO
.
vcon
- N.VCO
tune
dNcpPFD_CP
Ref
Vco
Icp
SDD2PSDD2P1Cport[1]=
I_ProbePDI
CC12C=Clpf1
RR8R=Rlpf2
CC11C=Clpf2
RR9R=Rlpf1
CC10C=Clpf3
m1time=frq=5159.958
237.6usec
m2time=frq=5784.997
677.4usec
0.2 0.4 0.6 0.8 1.00.0 1.2
520054005600580060006200
5000
6400
Tiempo(msec)
SalidadelVCO(MHz)
m1
m2
PFD + CP + filtro pasivo orden 3
Tengan=0.15 Tsalto=0.06
Lazo cerradoLazo abierto
Diseño del sintetizador de frecuencias
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
PFD + CP + filtro activo orden 2
• Respuesta del bucleCC3C=Clpf2C
C4C=Clpf1
LinearVCO_plllibX4Hz_per_Volt=Kv
Vout_OL
LinearDividerX5N0=N0
RR3R=Rlpf1
V_ACSRC2
Freq=freqVac=polar(1,0) V
OpAmpIdealAMP2
LinearPFD_plllibcharge_pumpId=Id
Vout
CC2C=Clpf 2
CC1C=Clpf 1
LinearVCO_plllibX1Hz_per_Volt=Kv
LinearDiv iderX2N0=N0
LinearPFDwNoise_plllibCharge_Pump
PFD_inoise=0 pAId=Id
V_ACSRC1
Freq=f reqVac=polar(1,0) V
RR1R=Rlpf 1
OpAmpIdealAMP1
10.00 100.0 1.000k 10.00k 100.0k 1.000M1.000 10.00M
-100.00
-50.000
0.00000
50.000
100.00
150.00
-150.00
200.00
freq, Hz
10.00 100.0 1.000k 10.00k 100.0k 1.000M1.000 10.00M
-160.0
-140.0
-120.0
-100.0
-80.00
-60.00
-40.00
-20.00
-180.0
0.0000
freq, Hz
Bucle cerradoBucle abierto
0 Db 45º
Diseño del sintetizador de frecuencias
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
• Análisis del ruido de fase
RefChain
VCOout
LinVCOwNoiseSlpsVCO
VCO with Noise
Control VCORR6R=Rlpf1
OpAmpAMP2
CC5C=Clpf1
CC6C=Clpf2
LinDiv_wNoiseSlpsLoopDiv
L2=-1000F2=100 HzL1=-160F1=1.0 kHzL0=-165N0=2314
Linear Divider with Noise
Input Output
LinDiv_wNoiseSlpsRefDiv
L2=-1000F2=10 HzL1=-160F1=1.0 kHzL0=-165N0=2314
Lin
ea
r D
ivid
er
w
ith
No
ise
Inp
ut
Ou
tpu
t
RefOscSlpsRefL0=-165F1=100 kHzL1=-160F2=1 kHzL2=-150F3=10 HzL3=-140F4=1 HzL4=-1000
Re
fere
nc
eO
sc
i lla
tor
LinearPFDwNoise_plllibCharge_Pump
PFD_inoise=1 pAId=Id
PFD + CP + filtro activo orden 2
Diseño del sintetizador de frecuencias
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
• Análisis del ruido de fase
RefChain
VCOout
LinVCOwNoiseSlpsVCO
VCO with Noise
Control VCORR6R=Rlpf1
OpAmpAMP2
CC5C=Clpf1
CC6C=Clpf2
LinDiv_wNoiseSlpsLoopDiv
L2=-1000F2=100 HzL1=-160F1=1.0 kHzL0=-165N0=2314
Linear Divider with Noise
Input Output
LinDiv_wNoiseSlpsRefDiv
L2=-1000F2=10 HzL1=-160F1=1.0 kHzL0=-165N0=2314
Lin
ea
r D
ivid
er
w
ith
No
ise
Inp
ut
Ou
tpu
t
RefOscSlpsRefL0=-165F1=100 kHzL1=-160F2=1 kHzL2=-150F3=10 HzL3=-140F4=1 HzL4=-1000
Re
fere
nc
eO
sc
i lla
tor
LinearPFDwNoise_plllibCharge_Pump
PFD_inoise=1 pAId=Id
100.0k 1.000M10.00k 10.00M
-220.0
-200.0
-180.0
-160.0
-140.0
-120.0
-100.0
-80.00
-60.00
-240.0
-40.00
freq, Hz
PN
To
tal
PN
_V
CO
_o
nly
PN
_R
ef_
onl
yP
N_
PF
D_
onl
yP
N_
Lo
op_
Div
_on
ly
PFD + CP + filtro activo orden 2
PN_VCO
Diseño del sintetizador de frecuencias
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
• Respuesta transitoria
vc
dN
VtPulseReference
Period=TrefWidth=(0.5-TransFrac)*TrefFall=TransFrac*TrefRise=TransFrac*TrefEdge=linearDelay=DelayFrac*TrefVhigh=VDD
Vlow=0
t
VtStepSRC4
Rise=timestepDelay=Delay_TimeVhigh=N0+N_Step VVlow=N0 V
t
SDD2PSDD2P1Cport[1]=
vco
frq
VCO_DivideByNVCO3
Delay=50 nsecPower=dbmtow(0)Rout=50 OhmN=0F0=4710 MHzVCO_Freq=1e6*(6382-4710)/(1+exp((_v1-2.09654)/0.1607))
f r eq
VCO
.
vcon
- N.VCOt une
dN
cpaa
Ref
Vc o
Ic p
V_DCSRC5Vdc=VDD/2
C
C6C=Clpf2
CC5
C=Clpf1
I_ProbePDI
OpAmpIdeal
AMP3
ResetSwitchSWITCH2
t>0t=0
R
R6R=Rlpf1
PFD + CP + filtro activo orden 2
Diseño del sintetizador de frecuencias
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
• Respuesta transitoria
vc
dN
VtPulseReference
Period=TrefWidth=(0.5-TransFrac)*TrefFall=TransFrac*TrefRise=TransFrac*TrefEdge=linearDelay=DelayFrac*TrefVhigh=VDD
Vlow=0
t
VtStepSRC4
Rise=timestepDelay=Delay_TimeVhigh=N0+N_Step VVlow=N0 V
t
SDD2PSDD2P1Cport[1]=
vco
frq
VCO_DivideByNVCO3
Delay=50 nsecPower=dbmtow(0)Rout=50 OhmN=0F0=4710 MHzVCO_Freq=1e6*(6382-4710)/(1+exp((_v1-2.09654)/0.1607))
f r eq
VCO
.
vcon
- N.VCOt une
dN
cpaa
Ref
Vc o
Ic p
V_DCSRC5Vdc=VDD/2
C
C6C=Clpf2
CC5
C=Clpf1
I_ProbePDI
OpAmpIdeal
AMP3
ResetSwitchSWITCH2
t>0t=0
R
R6R=Rlpf1
m1time=frq*1e3=5159.982
442.8usec
m2time=frq*1e3=5784.978
1.100msec
0.2 0.4 0.6 0.8 1.00.0 1.2
520054005600580060006200
5000
6400
Tiempo(msec)
SalidadelVCO(MHz)
m1
m2
PFD + CP + filtro activo orden 2
Tengan=0.20 Tsalto=0.17
Lazo cerradoLazo abierto
Diseño del sintetizador de frecuencias
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
XOR + filtro activo orden 2
• Respuesta del bucle
RRR5R=Rlpf1 Ohm
RR6R=Rlpf2 Ohm
RR3R=Rlpf2 Ohm
RRR3R=Rlpf1 Ohm
CC3C=Clpf1 F
CC9C=Clpf2 F
CC10C=Clpf1 F
OpAmpIdealAMP1
LinearXOR_V_plllibX4
LinearVCO_plllibX6Hz_per_Volt=Kv
Vout_OL
LinearDividerX5N0=N0
CC2C=Clpf2 F
V_ACSRC2
Freq=freqVac=polar(1,0) V
Vout
LinearXORwN_VXOR
PFD_v noise=0 nVLogic0=Logic0Logic1=Logic1
V_ACSRC1
Freq=f reqVac=polar(1,0) V
RRR1R=Rlpf 1 Ohm
RR5R=Rlpf 2 Ohm
CC6C=Clpf 2 F
RR1R=Rlpf 2 Ohm
RRR2R=Rlpf 1 Ohm
CC7C=Clpf 1 F
CC8C=Clpf 2 F
CC1C=Clpf 1 F
LinearVCO_plllibX1Hz_per_Volt=Kv
LinearDiv iderX2N0=N0
OpAmpIdealAMP3
10.00 100.0 1.000k 10.00k 100.0k 1.000M1.000 10.00M
-100.00
-50.000
0.00000
50.000
100.00
150.00
-150.00
200.00
10.00 100.0 1.000k 10.00k 100.0k 1.000M1.000 10.00M
-150.0
-100.0
-50.00
0.0000
50.00
100.0
150.0
-200.0
200.0
Bucle cerradoBucle abierto
0 Db 45º
Diseño del sintetizador de frecuencias
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
XOR + filtro activo orden 2
• Análisis del ruido de fase
RefChain
VCOout
3
3RefOscSlpsRef
L4=-1000F4=1 HzL3=-140F3=10 HzL2=-150F2=1 kHzL1=-160F1=100 kHzL0=-165
Re
fere
nc
eO
sc
illa
tor
LinDiv_wNoiseSlpsRefDiv
L2=-1000F2=10 HzL1=-160F1=1.0 kHzL0=-165N0=2314
Lin
ea
r D
ivid
er
w
ith
No
ise
Inp
ut
Ou
tpu
t
LinDiv_wNoiseSlpsLoopDiv
L2=-1000F2=100 HzL1=-160F1=1.0 kHzL0=-165N0=2314
Linear Divider with Noise
Inpu t Output
LinVCOwNoiseSlpsVCO
VCO with Noise
Control VCO
CC6C=Clpf2 F
LinearXORwN_VXOR
PFD_vnoise=10 nVLogic0=0Logic1=3.3
RRR2R=Rlpf1 Ohm
RR1R=Rlpf2 Ohm
RR5R=Rlpf2 Ohm
RRR1R=Rlpf1 Ohm
CC8C=Clpf2 F
CC7C=Clpf1 F
CC1C=Clpf1 F
OpAmpAMP2
Diseño del sintetizador de frecuencias
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
XOR + filtro activo orden 2
• Análisis del ruido de fase
RefChain
VCOout
3
3RefOscSlpsRef
L4=-1000F4=1 HzL3=-140F3=10 HzL2=-150F2=1 kHzL1=-160F1=100 kHzL0=-165
Re
fere
nc
eO
sc
illa
tor
LinDiv_wNoiseSlpsRefDiv
L2=-1000F2=10 HzL1=-160F1=1.0 kHzL0=-165N0=2314
Lin
ea
r D
ivid
er
w
ith
No
ise
Inp
ut
Ou
tpu
t
LinDiv_wNoiseSlpsLoopDiv
L2=-1000F2=100 HzL1=-160F1=1.0 kHzL0=-165N0=2314
Linear Divider with Noise
Inpu t Output
LinVCOwNoiseSlpsVCO
VCO with Noise
Control VCO
CC6C=Clpf2 F
LinearXORwN_VXOR
PFD_vnoise=10 nVLogic0=0Logic1=3.3
RRR2R=Rlpf1 Ohm
RR1R=Rlpf2 Ohm
RR5R=Rlpf2 Ohm
RRR1R=Rlpf1 Ohm
CC8C=Clpf2 F
CC7C=Clpf1 F
CC1C=Clpf1 F
OpAmpAMP2
100.0k 1.000M10.00k 10.00M
-200.0
-180.0
-160.0
-140.0
-120.0
-100.0
-80.00
-60.00
-220.0
-40.00
freq, Hz
PN
Tot
alP
N_V
CO
_onl
yP
N_R
ef_o
nly
PN
_PF
D_o
nly
PN
_Loo
p_D
iv_o
nly
PN
_Filt
er_o
nly
PN_VCOPN_Filtro
Diseño del sintetizador de frecuencias
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
• Respuesta transitoria
vref
dN
V_PFD_Dvc
V_PFD_U
XOR_SiGe2X2
XOR M OSSiGe2
Vou t_InvVref
Vou tVin
VtStepSRC4
Rise=timestepDelay=Delay_TimeVhigh=N_Step VVlow=0 V
t
vco
frq
VCO_DivideByNVCO3
Delay=50 nsecPower=dbmtow(0)Rout=50 OhmN=N0F0=4710 MHzVCO_Freq=1e6*(6382-4710)/(1+exp((_v1-2.09654)/0.1607))
f r eq
VCO
.
vcon
- N.VCOt une
dN
SDD2PSDD2P1Cport[1]=
RRR4R=Rlpf1 Ohm
VtPulseReference
Period=TrefWidth=(0.5-TransFrac)*TrefFall=TransFrac*TrefRise=TransFrac*TrefEdge=linearDelay=DelayFrac*TrefVhigh=VDDVlow=0
t
RRR6R=Rlpf1 Ohm
RR8R=Rlpf2 Ohm
RR7R=Rlpf2 Ohm
CC11C=Clpf2 F
ResetSwitchSWITCH3
t>0
t=0
CC4C=Clpf2 F
CC5C=Clpf1 F
OpAmpIdealAMP2
CC12C=Clpf1 F
ResetSwitchSWITCH1
t>0t=0
XOR + filtro activo orden 2
Diseño del sintetizador de frecuencias
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
• Respuesta transitoria
vref
dN
V_PFD_Dvc
V_PFD_U
XOR_SiGe2X2
XOR M OSSiGe2
Vou t_InvVref
Vou tVin
VtStepSRC4
Rise=timestepDelay=Delay_TimeVhigh=N_Step VVlow=0 V
t
vco
frq
VCO_DivideByNVCO3
Delay=50 nsecPower=dbmtow(0)Rout=50 OhmN=N0F0=4710 MHzVCO_Freq=1e6*(6382-4710)/(1+exp((_v1-2.09654)/0.1607))
f r eq
VCO
.
vcon
- N.VCOt une
dN
SDD2PSDD2P1Cport[1]=
RRR4R=Rlpf1 Ohm
VtPulseReference
Period=TrefWidth=(0.5-TransFrac)*TrefFall=TransFrac*TrefRise=TransFrac*TrefEdge=linearDelay=DelayFrac*TrefVhigh=VDDVlow=0
t
RRR6R=Rlpf1 Ohm
RR8R=Rlpf2 Ohm
RR7R=Rlpf2 Ohm
CC11C=Clpf2 F
ResetSwitchSWITCH3
t>0
t=0
CC4C=Clpf2 F
CC5C=Clpf1 F
OpAmpIdealAMP2
CC12C=Clpf1 F
ResetSwitchSWITCH1
t>0t=0
50 100 150 200 2500 300
6381.996390
6381.996395
6381.996400
6381.996405
6381.996410
6381.996385
6381.996415
Tiempo (usec)
VCOFreq(MHz)
99.0 99.5 100.0 100.5 101.0 101.5 102.098.5 102.5
0
1
2
3
-1
4
time, usec
vref
, V
a, V
XOR + filtro activo orden 2
Introducción Estándar IEEE 802.11a Sistemas de radiofrecuencia Tipos de receptores Estudio de los sintetizadores Objetivos
Diseño del comparador de fase Diseño del filtro Diseño del divisor rápido Diseño del divisor programable Estudio del VCO Diseño del sintetizador de frecuencias
ConclusionesPresupuesto
Bloque I
Bloque II
Bloque III
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Conclusiones
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Comparación de los sintetizadores
Ruido (dBc/Hz) Tipos de
Filtro Tipos de Detector MF
10KHz 100KHz 1MHz 10MHz
Tiempo enganche
(ms)
Tiempo entre
fmáx y fmín (ms)
Pasivo tipo 2
orden 3 PFD+CP 45º -49.620 -70.040 -83.564 -93.345 0.15 0.06
PFD+CP 45º -53.961 -69.594 -83.118 -93.280 0.2 0.17 Activo tipo 2 orden 2 XOR 45º -49.428 -69.302 -83.115 -93.280 No se
engancha No se
engancha
Conclusiones
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
SINTETIZADOR CON DETECTOR DE FASE/FRECUENCIA + BOMBA DE CARGA
+ FILTRO PASIVO ORDEN 3
Elección:
Conclusiones
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Se puede construir un sintetizador usando tecnología
SiGe de 0.35 µm de AMS para un
receptor de baja frecuencia intermedia según el estándar
WLAN IEEE 802.11a,
en la banda de 5 GHz.
Introducción Estándar IEEE 802.11a Sistemas de radiofrecuencia Tipos de receptores Estudio de los sintetizadores Objetivos
Diseño del comparador de fase Diseño del filtro Diseño del divisor rápido Diseño del divisor programable Estudio del VCO Diseño del sintetizador de frecuencias
ConclusionesPresupuesto
Bloque I
Bloque II
Bloque III
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Presupuesto
Diseño de un sintetizador para el estándar IEEE802.11aDailos Ramos Valido
Cincuenta y seis mil seiscientos dieciocho con treinta y ocho euros.
Elección: C o s t e s
T o t a l
( e u r o s )
C o s t e s d e h e r r a m ie n t a s s o f t w a r e 7 9 . 6 6
C o s t e s d e e q u ip o s in f o r m á t ic o s 2 1 6 . 0 8
C o s t e s d e r e c u r s o s h u m a n o s 5 4 2 9 4 . 0 0
O t r o s c o s t e s 3 7 9 . 5 6
S u b t o t a l 5 4 9 6 9 . 3 0
I G I C ( 5 % ) 1 6 4 9 . 0 7
P R E S U P U E S T O T O T A L 5 6 6 1 8 . 3 8
DISEDISEÑÑO DE UN SINTETIZADORO DE UN SINTETIZADORPARA EL ESTPARA EL ESTÁÁNDAR IEEE 802.11aNDAR IEEE 802.11a
AUTOR: DAILOS RAMOS VALIDO
ESPECIALIDAD: SISTEMAS ELECTRÓNICOS
EUITT ULPGC
TUTORES: SUNIL LALCHAND KHEMCHANDANI
FRANCISCO JAVIER DEL PINO SUÁREZ
OCTUBRE 2005
DISEDISEÑÑO DE UN SINTETIZADORO DE UN SINTETIZADORPARA EL ESTPARA EL ESTÁÁNDAR IEEE 802.11aNDAR IEEE 802.11a
AUTOR: DAILOS RAMOS VALIDO
ESPECIALIDAD: SISTEMAS ELECTRÓNICOS
EUITT ULPGC
TUTORES: SUNIL LALCHAND KHEMCHANDANI
FRANCISCO JAVIER DEL PINO SUÁREZ
OCTUBRE 2005