ENKODER DAN DEKODER SANDI BLOK LINEAR (7,4) BERBASIS RANGKAIAN
DIGITAL
TUGAS AKHIR Diajukan untuk memenuhi salah satu syarat
Memperoleh gelar Sarjana Teknik pada Program Studi Teknik Elektro
Fakultas Teknik Universitas Sanata Dharma
Disusun oleh: EKO HENDRI YETNO
NIM : 005114098
PROGRAM STUDI TEKNIK ELEKTRO
FAKULTAS TEKNIK
UNIVERSITAS SANATA DHARMA
YOGYAKARTA
2007 i
ENCODER AND DECODER OF LINEAR BLOCK (7,4) CODE BASED ON DIGITAL
CIRCUITS
FINAL PROJECT
Presented as Partial Fulfillment of the Requirements To Obtain the Sarjana Teknik Degree
in Electrical Engineering Study Program
By :
EKO HENDRI YETNO
NIM : 005114098
ELECTRICAL ENGINEERING STUDY PROGRAM
ELECTRICAL ENGINEERING DEPARTMENT
ENGINEERING FACULTY
SANATA DHARMA UNIVERSITY
YOGYAKARTA
2007
ii
iii
iv
v
Pernyataan Keaslian Karya
Saya menyatakan dengan sesungguhnya bahwa tugas akhir yang saya tulis
ini tidak memuat karya atau bagian karya orang lain, kecuali yang telah
disebutkan dalam kutipan dan daftar pustaka, sebagaimana layaknya karya ilmiah.
Yogyakarta, Juli 2007
Penulis
Eko Hendri Yetno
HALAMAN PERSEMBAHAN
....Ku Persembahkan Karya Ilmiah ini untuk penebusku dan
penyelamatku Tuhan Yesus Kristus yang memberi anugerah
yang tak ternilai dengan apapun di dunia ini.
....Untuk Kedua orang tua kandungku dan kedua orang tua angkatku
yang telah membesarkanku dengan kasih sayangnya dan
selalu mendoakan dan memberi semangat di dalam hidupku.
....Untuk kedua adikku terimakasih atas doa dan dukungannya
sehingga saya dapat menyelesaikan karya ilmiah ini.
....Untuk nenekku yang sungguh mengasihiku
....Untuk seseorang yang menjadi inspirasiku yang mewarnai
hidupku dengan sejuta tawa dan kebahagian..
vi
HALAMAN MOTTO
Takut akan Tuhan adalah permulaan pengetahuan, tetapi
orang bodoh menghina hikmat dan didikan.
(Amsal 1:7 )
Sesederhana apapun di kehidupan kita baik senang,
sedih, tertawa, menangis dan apapun itu juga, datangnya
dari Allah atas dasar kasih karuniaNya dan kerelaanNya
oleh karena itu kita harus senantiasa bersyukur di
dalam kehidupan kita dan bermazmur di dalam namaNya.
Takut gagal menghalangi kita untuk Mencoba Meraih
sukses, takut kalah menghalangi kita untuk mencoba
meraih kemenangan, takut apa kata orang menghalangi
kita untuk melangkah dengan berani, takut dicemooh
menghalangi kita untuk menyatakan iman kita kepada
Tuhan, diatas segalanya, ketakutan itu mencekik
pengharapan. ( Rich Devos)
All Beginning is difficult but Every Cloud has a silver
lining. Semua Permulaan adalah sulit tetapi di dalam
kesedihan/kesesakan selalu ada pengharapan akan
kebahagiaan.
vii
viii
INTI SARI
Sandi Blok linear (7,4) merupakan sandi pendeteksi dan koreksi kesalahan berbasis blok, yang menyadikan vektor pesan sepanjang 4 bit menjadi sebuah vektor sandi 7 bit dengan 3 bit adalah bit paritasnya. Sandi blok linear (7,4 ) mampu mendeteksi kesalahan lebih dari satu bit kesalahan tetapi hanya mampu mengoreksi 1 bit data kesalahan.
Sandi blok linear dibagi menjadi 4 bagian besar utama yaitu rangkaian penyandi ( Encoder ), Pembuat galat, rangkaian deteksi ( Sindrom ) dan rangkaian koreksi. Empat bit vektor pesan di masukkan ke dalam rangkaian penyandi secara seri melalui saklar dan selanjutnya diproses pada rangkaian penyandi sehingga menghasilkan 3 bit paritas. Hasil dari proses oleh rangkaian penyandi membentuk vektor sandi yang terdiri dari 7 bit data yang selanjutnya dikirimkan ke rangkaian sindrom melalui sebuah rangkaian pembuat galat. Bila kita menginginkan bahwa vektor sandi yang dikirimkan diberi galat, maka pemberian galat dilakukan pada rangkain pembuat galat. Rangkaian sindrom akan mendeteksi vektor sandi yang diterima, apakah ada galat atau tidak ada galat dan selanjutnya dikoreksi pada rangkaian pengkoreksi. Hasil dari rancangan ini di tampilkan dengan LED.
Kata Kunci : Sandi Blok Linear (7,4), Rangkian Digital.
ix
ABSTRACT
Linear block (7.4) code is a block-based error detecting and correcting code which encodes 4 (four) bit messages to be 7 (seven ) bit codes with 3 (three) bit parity. The linear block (7,4) code is able to detect more than one bit error but just one bit error datum.
The linear block (7,4) code consists of four main parts, that are : Encoder circuit, error generator circuit, error detector circuit or syndrome circuit and error corection. First the four bit message vector are put into the encoder circuit serially through an switch, then those codes processed by the encoder circuit produce three bit parity. The result of this procces forms a code vector consisting of seven bit data. The data will be sent to the syndrome circuit through the error generator circuit. If we want the code vector sent is given any error, it should be done in the error generator circuit. The syndrome circuit will detect the code vector received whether there is any error or not. At last the code will be corrected in the error corection circuit. The result of design is showed by LED.
Key Words : Linear Block (7,4) Code, Digital Circuit.
x
KATA PENGANTAR
Puji dan syukur penulis panjatkan ke hadirat Tuhan Yang Maha Esa, oleh
karena kasih dan penyertaan-Nya sehingga penulis dapat meyelesaikan Tugas
Akhir yang berjudul “Enkoder Dan Dekoder Sandi Blok Linear (7,4) Berbasis
Digital”. Tugas Akhir ini disusun sebagai salah satu syarat untuk memperoleh
gelar Sarjana pada jurusan Teknik Elektro, Fakultas Teknik Universitas Sanatha
Dharma Yogyakarta. Dalam penyusunannya, banyak pihak yang telah membantu
dan memberikan dukungan pada penulis, oleh karena itu, penulis ingin
mengucapkan terima kasih kepada:
1. Ibu Ir. Th. Prima Ari Setyani, M.T. sebagai pembimbing yang membagikan
semua ilmu-ilmu elektronika dan pengalaman yang dimilikinya dalam
membantu proses penyusunan tugas akhir ini.
2. Segenap karyawan / karyawati Universitas Sanata Dharma.
3. Bapak, Ibu, dan Eyang Puti yang tidak pernah berhenti memberikan doa,
semangat dan dukungannya.
4. Adik-adikku : Sugianto dan Annisa yang tidak pernah berhenti memberikan
doa, semangat dan dukungannya.
5. Keluarga besar pelayanan Para Navigator Regu B Yogyakarta, yang
memberikan dukungan dan doanya.
6. Kel. Abu Prawoto dan Mas Nug terimakasih sekali karena terus mendukungku
tidak hanya di dalam doa tetapi sering mentraktirku dan sebagai sahabat
terbaikku di dalam susah maupun senang dan juga mengajarkan tentang
makna hidup yang sesungguhnya.
7. Untuk Saudara-saudaraku di negeri sebrang : Mas Andre di banjarmasin, Mas
marcel dan Mas udut di Mataram Dan teman-teman AL Malang 2006 Uci Lisa
dan Bu Dovi di Ambon , Cak luhu dan Mb Santi di Surabaya, Bang Nara dan
Mb Ris di Yogyakarta, Mas Hananto, Mb Tyas dan Mb Nana Di Semarang,
Mas Yudha di purwokerto dan juga Mb Martina di bandung. Terimakasih atas
segala dukungannya baik di dalam doa maupun sms-sms yang menguatkan
xi
saya. Bahwa Ia yang memulai maka Ia akan meneruskan dan semua atas dasar
kasih karunia dan kerelaanNya..
8. Sobat-sobat seperjuangan di Prodi Teknik Elektro 2000. Ony, Nanto, Irwan,
Ignas, Kim, Zendy, Marsel Boli, Eny, Onsha, Pak leo, Aan, Agung Greg dan
untuk semuanya yang tidak dapat disebutkan satu per satu..
9. Untuk Felik makasih atas bantuan pemikirannya untuk menyelesaikan alat TA
ini.
Dalam penyusunan Tugas Akhir ini, penulis menyadari bahwa dalam
perancanggan Tugas Akhir ini masih banyak kekurangannya karena
keterbatasan kemampuan serta pengetahuan dari penulis. Oleh karena itu,
saran dan kritik yang membangun dari semua pembaca sangat penulis
harapkan.
Akhir kata, semoga Tugas Akhir ini dapat bermanfaat dan berguna bagi
yang membutuhkan.
Yogyakarta, 25 Juli 2007
Penulis
xii
D A F T A R I S I Hal
HALAMAN JUDUL .......................................................................................... i
HALAMAN PERSETUJUAN .......................................................................... iii
HALAMAN PENGESAHAN ........................................................................... iv
PERNYATAAN KEASLIAN KARYA ............................................................ v
HALAMAM PERSEMBAHAN........................................................................ vi
HALAMAN MOTTO........................................................................................ vii
INTISARI .......................................................................................................... viii
ABSTRACT ......................................................................................................... ix
KATA PENGANTAR ....................................................................................... x
DAFTAR ISI ..................................................................................................... xii
DAFTAR TABEL ............................................................................................. xv
DAFTAR GAMBAR ........................................................................................ xvi
DAFTAR LAMPIRAN ......................................................................................xviii
BAB I PENDAHULUAN 1.1. Judul ................................................................................................ 1
1.2. Latar belakang ................................................................................. 1
1.3. Tujuan Penelitian ............................................................................ 2
1.4. Manfaat Penelitian .......................................................................... 2
1.5. Perumusan Masalah ........................................................................ 2
1.6. Batasan Masalah ............................................................................. 3
1.7. Metodologi Penelitian ..................................................................... 3
BAB II DASAR TEORI 2.1. Sandi Blok Linear ........................................................................... 5
2.1.1 Enkoder ............................................................................. 5
2.1.2 Matrik Generator ............................................................... 6
2.1.3 Rangkaian Pembuat galat .................................................. 8
2.1.4 Rangkaian Sindrom ........................................................... 8
2.1.5 Rangkaian Koreksi ............................................................ 9
2.2. Gerbang Logika ............................................................................... 10
xiii
2.3. Delay Flip-flop ( D-FF) ................................................................... 11
2.4. JK Flip-flop ..................................................................................... 11
2.5. IC Pengunci ..................................................................................... 12
2.6. Register Geser ( SIPO ) ................................................................... 13
2.7. Pencacah Modulo 14 ....................................................................... 14
2.8. Pembanding / Comparator ............................................................... 16
2.9. Penyandi BCD Ke Tujuh Segmen .................................................. 17
2.10. Tujuh Segmen ............................................................................... 19
2.11. Saklar ........................................................................................... 20
2.12. LED ( Light Emiting Diode) ......................................................... 21
2.13. Penambah Penuh ( Full Adder ) .................................................... 22
BAB III RANCANGAN PENELITIAN 3.1. Saklar .............................................................................................. 25
3.2. Rangkaian Enkoder ......................................................................... 25
3.2.1 Perancangan Matrik Generator ......................................... 25
3.2.2. Register ............................................................................ 31
3.2.3 Switch ................................................................................ 32
3.2.3.1 Switch 1.............................................................. 32
3.2.3.2 Switch 2 ............................................................. 33
3.2.3.3 Switch 3 .............................................................. 34
3.3. Rangkaian Pembuat Galat ............................................................... 35
3.4. Rangkaian Sindrom ......................................................................... 36
3.5. Rangkaian Koreksi .......................................................................... 41
3.6. Counter / Pencacah Modulo 14 ....................................................... 45
3.7. Pembanding / Comparator .............................................................. 46
3.7.1. Pembanding / Comparator 1 ............................................ 47
3.7.2. Pembanding / Comparator 2 ............................................ 48
3.7.3. Pembanding / Comparator 3 ............................................ 49
3.7.4. Pembanding / Comparator 4 ............................................ 50
3.8. Penjunlah Penuh / Full Adder ......................................................... 51
3.9. IC Pengunci ..................................................................................... 52
xiv
3.10. Tampilan Keluaran Enkoder, Simulasi galat dan dekoder ............ 53
BAB IV HASIL DAN PEMBAHASAN 4.1 Analisa Rangkaian Enkoder ............................................................. 55
4.1. Analisa Rangkaian Sindrom ……………………………………… 56
4.1.1. Analisa Rangkaian Sindrom Dengan Data Tanpa Galat ………… 56
4.1.2. Analisa Rangkaian Sindrom Dengan Data Galat 1 Bit ………… 57
4.1.3. Analisa Rangkaian Sindrom Dengan Data Galat lebih 1 Bit …… 58
4.2. Analisa Pada Rangkain Koreksi 59
BAB V KESIMPULAN DAN SARAN
5.1. Kesimpulan …………………………………………………….. 61
5.2. Saran ................................................................................................ 61
DAFTAR PUSTAKA........................................................................................
LAMPIRAN.......................................................................................................
xv
DAFTAR TABEL
Hal
Tabel 2-1. Tabel Polinomial Primitif ..................................………… 6
Tabel 2-2. Tabel Kebenaran Gerbang Logika Dasar ………............. 10
Tabel 2-3. Tabel Kebenaran D Flip-flop ………………………..…. 11
Tabel 2-4. Tabel Kebenaran JK Flip-flop …….…………................. 12
Tabel 2-5. Tabel Kebenaran IC Pengunci …………………………. 13
Tabel 2-6. Tabel Pencacah Modulo-14 .............………………......... 15
Tabel 2-7. Tabel Kebenaran Pembanding / Comparator ...……........ 16
Tabel 2-8. Tabel Jalur tujuh Segmen .………………………......…… 18
Tabel 2-9. Tabel Kebenaran Penambah Penuh .......……….............. 23
Tabel 3.1 Tabel Keluaran Enkoder................................................... 29
Tabel 3-2. Tabel Kebenaran Switch 1 ............................................... 32
Tabel 3-3. Tabel Peta Karnaugh Switch 1 …………….………........ 33
Tabel 3-4. Tabel Kebenaran Switch 2 ........………..........………..... 33
Tabel 3-5. Tabel Peta Karnaugh Switch 2 ..……........……….......... 34
Tabel 3-6. Tabel Kebenaran Switch 3 ……………………............... 34
Tabel 3-7. Tabel Peta Karnaugh Switch 3 ……………...………..... 35
Tabel 3-8. Tabel Pola Sindrom .............…………........………......... 41
Tabel 4-1. Tabel Keluaran Enkoder ................................................... 55
Tabel 4-2. Tabel Hasil Sindrom Tanpa Galat ................................... 56
Tabel 4-3. Tabel Hasil Sindrom Dengan Galat 1 bit ......................... 57
Tabel 4-4. Tabel Hasil Sindrom Dengan Galat 1 bit ......................... 57
Tabel 4.5. Tabel Hasil Sindrom Dengan Galat lebih dari 1 ............... 58
Tabel 4-6. Tabel Rangkaian koreksi dengan galat 1 bit .................... 59
Tabel 4-7. Tabel Rangkaian koreksi dengan galat 1 bit ................... 60
xvi
DAFTAR GAMBAR Hal
Gambar 2-1. Gambar Diagram Blok sandi Blok Linear ………..…… 5
Gambar 2-2. Gambar Simbol D-FF …………………..….................. 11
Gambar 2-3. Gambar JK-FF ......................................………….…… 12
Gambar 2-4. Gambar IC Pengunci 74LS75 ...…………………..…… 13
Gambar 2-5. Gambar Register geser SIPO …………………………… 14
Gambar 2-6. Gambar Pencacah Sinkrom Modulo-14 ...........…..…… 15
Gambar 2-7. Gambar Rangkaian Pembanding …………………....... 16
Gambar 2-8. Gambar IC 74LS85 ....................................……............ 17
Gambar 2-9. Gambar Untai Penampil Tujuh Segmen ......…….......... 19
Gambar 2-10. Gambar Saklar Toggle ……………………………...... 20
Gambar 2-11. Gambar Foto Saklar Toggle ......……….……….......... 20
Gambar 2-12. Gambar simbol LED .……………………....……….... 21
Gambar 2-13. Gambar Rangkaian LED ....…………….………......... 22
Gambar 2-14. Gambar Rangkaian Full Adder ..………….....………. 22
Gambar 2-15. Gambar IC 74LS83 .……………………....………...... 23
Gambar 3-1. Gambar Blok Diagram Enkoder Dan Dekoder Sandi
Blok Linear (7,4) ........................................................ 24
Gambar 3-2. Gambar Saklar Toggle 3 kaki ………………….......... 27
Gambar 3-3. Gambar Blok Diagram Enkoder sandi Blok linear
(7,4) ……………………..………................................. 28
Gambar 3-4. Gambar Perancangan Enkoder Sandi Blok Linear
(7,4) ................................................................................ 30
Gambar 3-5. Gambar SIPO IC 74LS165 ……………...………....... 31
Gambar 3-6. Gambar D-FF IC 74LS74 ……….…………………..… 31
Gambar 3-7. Gambar Rangkain Switch 1 .....……………..…........... 32
Gambar 3-8. Gambar Rangkaian Switch 2 ...……………..…........... 33
Gambar 3-9. Gambar Rangkaian Switch 3 ……………………..…… 34
Gambar 3-10. Gambar Perancangan Rangkaian pembuat Galat ......... 35
xvii
Gambar 3-11. Gambar Blok Diagram Rangkaian Sindrom Sandi
Blok Linear (7,4) ......................................................... 37
Gambar 3-12. Gambar Perancangan Rangkaian Sindrom Sandi Blok
Linear (7,4) ……………………................................... 40
Gambar 3-13. Gambar Rangkaian Koreksi ………………………….. 42
Gambar 3-14. Gambar Perancangan Counter Modulo 14 …….......... 45
Gambar 3-15. Gambar Keluaran Simulasi Counter Modulo 14 ..........
Gambar 3-16. Gambar Perancangan Pembanding 1 ............................
Gambar 3-17. Gambar Keluaran Simulasi Pembanding 1 ...................
Gambar 3-18. Gambar Perancangan Pembanding 2 ............................
Gambar 3-19. Gambar Keluaran Simulasi Pembanding 2 ...................
Gambar 3-20. Gambar Perancangan Pembanding 3 ............................
Gambar 3-21. Gambar Keluaran Simulasi Pembanding 3 ...................
Gambar 3-20. Gambar Perancangan Pembanding 4 ............................
Gambar 3-21. Gambar Keluaran Simulasi Pembanding 4 ...................
Gambar 3-24. Gambar Perancangan Full Adder .....…..……….......... 48
Gambar 3-25. Gambar Perancangan IC Pengunci ………….……….. 49
Gambar 3-26. Gambar Tampilan Keluaran Enkoder .……………….. 49
Gambar 3-27. Gambar Tampilan Keluaran Simulasi Galat ................ 50
Gambar 3-28. Gambar Tampilan Keluaran Dekoder .......................... 50
xviii
DAFTAR LAMPIRAN
Lampiran 1 Rangkaian Enkoder Sandi Blok Linear (7,4)
Lampiran 2 Rangkaian Galat Sandi Blok Linear (7,4)
Lampiran 3 Rangkain Sindrom Sandi Blok Linear (7,4)
Lampiran 4 Rangkaian Dekoder Sandi Blok Linear (7,4)
Lampiran 5 Data sheet
74LS04
74LS08
74LS10
74LS11
74LS32
74LS47
74LS74
74LS75
74LS76
74LS83
74LS85
74LS86
BAB I
PENDAHULUAN
1.1. Judul
Enkoder Dan Dekoder Galat Menggunakan Sandi Blok Linear ( 7,4) Berbasis
Digital
1.2. Latar Belakang
Kemajuan teknologi komunikasi yang sangat pesat menyebabkan manusia
tidak lagi dibatasi oleh jarak. Untuk berkomunikasi, manusia menggunakan alat
bantu, diantaranya telephone, faximile, hand phone dan lain sebagainya. Semua
sistem ini melakukan proses transmisi data guna menyampaikan informasi. Data
yang dikirim oleh pengirim diharapkan sama dengan data yang diterima oleh
penerima.
Di dalam pengiriman data biasanya tidak lepas akan terjadinya error yang
disebabkan oleh banyak faktor. Terjadinya kesalahan ini tergantung pada media
transmisi yang sangat peka terhadap derau dan interferensi sehingga perlu dicari
suatu sandi yang dapat mendeteksi dan mengoreksi kesalahan tersebut sehingga
data yang dikirim dapat diterima secara benar dan sesuai.
Untuk menyelesaikan masalah tersebut telah banyak diciptakan sandi oleh
para ilmuwan, diantaranya adalah sandi blok linear. Menurut urutan terstruktur,
sandi blok linear termasuk dalam kategori penyandian blok (block coding). Di
1
2
dalam sandi blok linear, bit paritas dirancang untuk deteksi dan koreksi galat.
Penulis menggunakan sistem digital di dalam pembuatan alat simulator karena
dengan sistem digital akan memudahkan di dalam manipulasi data dan dengan
tujuan datanya lebih teliti karena mengunakan logika 0 dan 1.
1.3. Tujuan Penelitian
Karya tulis ini bertujuan untuk merancang dan mengimplementasikan suatu
alat yang digunakan sebagai simulator sistem penyandi, deteksi (sindrom) dan
juga koreksi galat 1 bit pada sandi Blok linear (7,4) yang berbasis digital.
1.4. Manfaat Penelitian
Dengan dilaksanakannya penelitian ini maka diharapkan dapat
memberikan pengetahuan mengenai prinsip dasar dari pengkodean dengan
menggunakan sandi blok linear. Hasil penelitian ini diharapkan dapat digunakan
sebagai dasar pengembangan implementasi sandi Blok Linear.
1.5. Perumusan Masalah
Di dalam perancangan enkoder dan dekoder Sandi Blok liniear ada beberapa
masalah yang harus di uraikan antara lain :
1. Menentukan bit sandi, bit data dan bit paritasnya pada rangkaian
enkodernya
2. Menentukan media apa yang digunakan di dalam penyimpanan datanya.
3. Menentukan cara membuat simulasi galatnya.
3
4. Menentukan berapa bit kesalahan yang dapat dikoreksi pada rangkaian
koreksi atau dekodernya.
5. Menentukan rangkaian atau basis apa yang digunakan di dalam
perancangannya rangkaian enkoder dan dekoder sandi blok linear (7,4).
1.6. Batasan Masalah
Alat yang akan dibuat dibatasi :
1. Sebuah rangkaian penyandi blok Linear (7,4).
2. Sebuah rangkaian pembangkit galat 7 bit.
3. Sebuah rangkaian deteksi galat (sindrom) 3 bit.
4. Sebuah rangkaian koreksi galat 1 bit.
1.7. Metodologi Penelitian
Untuk dapat merencanakan dan membuat peralatan sistem ini, diperlukan
langkah-langkah sebagai berikut :
1. Mencari dan mempelajari literatur tentang permasalahan yang ada.
2. Perancangan peralatan menggunakan teori yang di dapat dari berbagai
literatur yang ada untuk mendapatkan karakteristik yang sesuai dengan
spesifikasi yang ditentukan.
3. Pembuatan peralatan untuk setiap bagian sistem sesuai dengan fungsi
masing-masing dan diuji kesesuaiannya dengan hasil yang diharapkan.
Bagian tersebut selanjutnya disusun sebagai kesatuan yang utuh.
4. Mecari data dalam penyusuan laporan.
4
5. Menyusun Laporan.
1.7. Sistematika Penulisan
Penulisan laporan penelitian tugas akhir ini disusun dengan menggunakan
sistematika sebagai berikut :
BAB I PENDAHULUAN berisi judul, latar belakang masalah, tujuan, manfaat,
batasan masalah, metodologi penelitian dan sistematika penulisan.
BAB II DASAR TEORI ; berisi dasar-dasar teori yang digunakan dalam
pembuatan rangkaian digital pendeteksi dan koreksi galat menggunakan
sandi blok linear (7,4) dan penjelasan masing-masingnya.
BAB III PERANCANGAN ; berisi tentang penjelasan perancangan perangkat
keras rangkaian digital pendeteksi dan koreksi galat menggunakan sandi
blok linear (7,4) yang meliputi spesifikasi sistem dan cara kerja
rangkaian.
BAB IV HASIL DAN PEMBAHASAN ; berisi analisis dan pembahasan
mengenai hasil penelitian yang telah dilaksanakan.
BAB V KESIMPULAN DAN SARAN ; berisi kesimpulan hasil penelitian yang
telah dilakukan dan saran yang berisi ide-ide untuk perbaikan atau
pengembangan terhadap penelitian yang telah dilakukan.
DAFTAR PUSTAKA
LAMPIRAN
BAB II
DASAR TEORI
2.1. Sandi Blok Linear
Sandi Blok Linear adalah salah satu jenis sandi uji paritas yang
mempunyai notasi (n, k). Penyandi mengubah blok k digit pesan (vektor pesan)
menjadi blok yang lebih panjang dengan n digit kata sandi (vektor sandi).
2.1.1. Enkoder
Enkoder adalah penyandian suatu data atau pesan untuk dikirimkan ke
tujuan dengan ditambahkan bit-bit data atau informasinya sebagai bit paritas
kesalahan dengan maksud data atau informasinya diterima oleh penerima lebih
handal. Untuk Enkoder pada sandi blok linier mempunyai vektor pesan ( k ) dan
di tambah bit-bit paritas (m) dan menjadi vektor sandi ( n ). Paritas di dapatkan
dari perkalian vektor pesan dengan matrik generator yang dibangkitkan dengan
polinomial pembangkit g(x). Untuk menentukan g(x) yang dipakai dengan
mengunakan tabel polinomial primitif.
blok pesan blok sandi
k-bit n = k + m Penyandi
Gambar 2.1 Gambar Blok Sandi Blok Linier
5
6
Untuk mendapatkan Vektor sandi ditentukan dengan rumus :
V = u . G.............................................................................. (2.1)
Dengan :
V = vektor sandi
U = Vektor pesan
G = Matrik generator.
Tabel 2.1 Tabel Polinomial Primitif m g(X) m g(X)
3 1 + X + X3 14 1 + X + X6 + X10 + X14
4 1 + X + X4 15 1 + X + X15
5 1 + X2 + X5 16 1 + X + X3 + X12 + X16
6 1 + X + X6 17 1 + X3 + X17
7 1 + X3 + X7 18 1 + X7 + X18
8 1 + X2 + X3 + X4 + X8 19 1 + X + X2 + X5 + X19
9 1 + X4 + X9 20 1 + X3 + X20
10 1 + X3 + X10 21 1 + X2 + X21
11 1 + X2 + X11 22 1 + X + X22
12 1 + X + X4 + X6 + X12 23 1 + X5 + X23
13 1 + X + X3 + X4 + X13 24 1 + X + X2 + X7 + X24
2.1.2. Matrik Generator
Pada perancangan sandi blok ini dibahas bagaimana membuat matrik
generator dengan bentuk yang sesuai dengan kualitas penyandian yang
diinginkan. Dalam pembuatan matrik generator untuk mendapatkan sandi blok
dengan format sistematis diperlukan polinomial pembangkit, polinomial yang
dipilih adalah polinomial yang mempunyai pangkat tertinggi sama dengan
panjang bit periksa.
7
Untuk membuat matrik generator G dan matrik periksa paritas H yang
digunakan pada sandi blok linear dengan Hamming, dilakukan langkah sebagai
berikut :
1. Memilih polinomial primitif sesuai dengan panjang bit periksa
( P = bit paritas).
2. Membuat G dari polinomial primitif.
Dengan polinomial pembangkit, matrik generator dengan bentuk sistematis
dapat dibuat dengan mudah. Jika Xn-k+1 dibagi dengan polinomial pembangkit
g(X), dengan i = 0, 1, 2, … , 3 maka diperoleh :
X7-4+1 = ai (X) g(X) + Pi (X)........................................................ (2.2)
Dengan Pi (X) adalah sisa dalam bentuk :
Pi (X) = Pi0 + Pi1X + … + Pi,n-k-1X3 ............................................ (2.3)
Dari koefisien tersebut dibentuk matrik k x n sebagai berikut :
⎥⎥⎥⎥⎥⎥⎥⎥
⎦
⎤
⎢⎢⎢⎢⎢⎢⎢⎢
⎣
⎡
⋅⋅⋅⋅⋅⋅⋅⋅⋅
⋅⋅⋅⋅⋅⋅
⋅⋅⋅⋅⋅⋅
=
100
010001
3,33130
3,11110
3,00100
PPP
PPPPPP
G
matrik ini merupakan matrik generator dalam bentuk sistematis.
Atau G = [ P | Ik ]........................................................................................ (2.4)
Dengan :
8
G = Matrik Generator
P = Paritas yang dibangkitkan dari polinomial pembangkit.
Ik = Matrik identitas
2.1.3. Rangkaian Pembuat Galat
Pengiriman data dari penyandi dilakukan secara serial, oleh karena itu
diperlukan rangkaian pembuat galat. Rangkaian ini berfungsi untuk merubah data
yang dikirim dari penyandi, pada rangkaian ini data yang diterima ditampilkan
dengan menggunakan LED, dan galat diaktifkan dengan menghubungkannya
dengan keluaran Q , Setelah data diproses pada rangkaian pembuat galat, maka
data yang ke rangkaian deteksi kemudian ditampilkan melalui LED.
2.1.4. Rangkaian Sindrom
Setelah data (vektor sandi) dikirim pada rangkaian pembuat galat dari
enkoder, dengan melihat bit data dan bit paritas yang ada maka akan dibangkitkan
suatu kode (sindrom) yang akan menunjukkan ada suatu kesalahan data atau tidak
adanya kesalahan dari data yang dikirim.. Selanjutnya dengan melihat sindrom
yang ada galat akan diperbaiki oleh rangkaian pengoreksi.
Jika r = r1,r2,….,rn adalah vektor galat yang diterima,yang merupakan hasil
dari pengiriman V = V1,V2,….,Vk, V = vektor sandi. Maka r dapat ditulis sebagai
berikut :
r = v + e ....……………………………………….……...... (2.5)
9
dengan e = pola error yang terjadi pada kanal yaitu e = e1,e2,…,ek. Untuk
pengujian sindrom ini didapat dari persamaan :
S = rHT…....…………………………………………............. (2.6)
Sindrom adalah hasil uji paritas yang dilakukan pada vektor galat untuk
menentukan apakah vektor galat merupakan anggota himpunan kata sandi yang
benar. Jika vektor galat adalah anggota himpunan kata sandi, maka sindrom akan
sama dengan 0. Dan jika r mengandung galat yang dapat terdeteksi, maka sindrom
mempunyai elemen bernilai tidak nol yang dapat menandai adanya pola galat
tertentu.
Substitusi persamaan (2.5) dan (2.6), menghasilkan sindrom yang dapat
dituliskan sebagai berikut :
S = (V + e)HT
=VHT + eHT ………………………………………........ (2.7)
karena VHT = 0 untuk semua himpunan kata sandi, maka :
S = eHT .....…………………………………………........... (2.8)
2.1.5. Dekoder
Rangkaian Koreksi (dekoder) adalah suatu rangkaian yang digunakan untuk
mengkoreksi suatu kesalahan yang didapat dari pengiriman data yang disebabkan
oleh beberapa faktor seperti resource ataupun mediumnya. Data yang mengalami
error ini pada rangkaian sindrom di dapatkan pola error untuk mendeteksi ada atau
tidak adanya error. Sehingga didapat rumus sebagai berikut :
10
C = r + e ........................................................................................... (2.9)
dengan :
C = Rangkaian koreksi
r = vektor galat
e = Pola error
2.2. Gerbang Logika
Gerbang Logika (logic gate) merupakan dasar pembentuk sistem digital.
Gerbang logika beroperasi dengan bilangan biner. Oleh karena itu gerbang
tersebut disebut gerbang logika biner. Tegangan yang digunakan dalam gerbang
logika adalah tinggi (high) atau rendah (low). Dalam hal ini tegangan tinggi
berarti biner 1 sedangkan tegangan rendah berarti biner 0. Harus kita ingat bahwa
gerbang logika merupakan rangkaian elektronika. Rangkaian ini hanya tanggap
(respon) terhadap tegangan tinggi (yang disebut satuan) atau tegangan rendah
(tegangan tanah) yang disebut nol.
Semua sistem digital disusun hanya menggunakan tiga gerbang logika
dasar. Gerbang-gerbang dasar ini disebut gerbang AND, gerbang OR dan gerbang
NOT.
Tabel 2.2 Tabel Kebenaran Gerbang Logika Dasar
INPUT OUTPUT
A B OR AND NOR NAND XOR NOT A NOT B0 0 0 0 1 1 0 1 1 0 1 1 0 0 1 1 1 0 1 0 1 0 0 1 1 0 1
1 1 1 1 0 0 0 0 0
11
2.3. Delay Flip-flop ( D-FF )
D flip flop hanya mempunyai satu masukan data (D) dan satu masukan
detak (CLK). Keluaran dari tabel Q dan Q . D flip flop sering disebut flip flop
tunda. Kata “tunda” menggambarkan apa yang terjadi pada data, atau informasi
pada masukan D. Data (0 atau 1) pada masukan D di tunda 1 pulsa detak dari
pemasukan sampai keluaran . Gambar 2.2 merupakan simbol dari D-FF
dengan clock pinggiran positif.
Q
Tabel 2.3 Tabel Kebenaran D Flip-flop
Clock D Q
0 0
1 1
CK
D
Q
Q
Gambar 2.2 Gambar Simbol D Flip-flop
2. 4. JK Flip Flop
JK flip-flop mempunyai tiga masukan yaitu dua masukan untuk data biner
dan satu masukan clock yang befungsi untuk memindahkan data dari masukan ke
keluaran serta satu keluaran normal (Q) dan keluaran komplementer (Q ). Gambar
2.3 menunjukkan gambar JK flip flop. JK flip flop akan bekerja dengan clock
pinggiran negatif yaitu clock yang aktif pada transisi dari posisi rendah (0) ke
posisi tinggi (1).
12
clock
masukan Keluaran (Q)
Keluaran ( Q )
Q
K Qmasukan CLK
J
Gambar 2.3 Gambar JK Flip-flop.
Tabel 2.4 Tabel Kebenaran Untuk JK Flip-flop.
Masukan Keluaran Mode operasi Clock J K Q Q
Tetap 0 0 Tidak berubah
Reset 0 1 0 1
Set 1 0 1 0
Togel
1 1 Keadaan berlawanan
2.5. IC Pengunci
Istilah IC pengunci berhubungan dengan peralatan penyimpanan digital.
Flip-flop D merupakan contoh yang tepat dari peralatan yang digunakan untuk
mengancing data. Namun demikian, flip-flop jenis lain juga digunakan untuk
fungsi pengancing. Dari tabel 2.5 apabila kita ingin mengunci data yang kita
inginkan dengan cara enablenya di nolkan atau pada logika rendah (low) Gambar
dan tabel kebenaran yang disederhanakan untuk kancing IC 7475 diperlihatkan
Pada gambar 2.4 dan tabel 2.5 dibawah ini.
13
Tabel 2.5 Tabel Kebenaran IC Pengunci
Masukan Keluaran Mode operasi
E D Q Q 1 0 0 1
Data Terbuka 1 1 1 0
Data terkancing 0 x Tidak Berubah
D0 Q0
D1 0Q
D2 1Q
D3 1Q
2Q
. 2Q
3Q
3Q
E0-1 E2-3
4 Bit Latch
(74LS75)
1 = Data dibuka 0 = kancing dibuka
Masukan data untuk kancing D0 ,D1,D2 dan D3
Normal dan keluaran komplementer untuk kancing D2 dan D3
Normal dan keluaran komplementer untuk kancing D0 dan D1
Gambar 2.4 Gambar IC Pengunci 74LS75
2.6. Register Geser Serial In, Paralel Out (SIPO).
Register geser SIPO diperlihatkan pada gambar 2.5 dengan data MSB
dimasukkan terlebih dahulu. Saat pulsa clock pertama tiba, flip flop A akan terisi
data MSB dan keluarannya QA. Ketika pulsa clock kedua tiba, flip flop B akan
terisi data flip flop A dan flip flop A akan terisi oleh data masukan berikutnya dan
kelurannya QB. Ketika pulsa clock ketiga tiba, flip flop C akan terisi oleh data flip
flop B dan flip flop B akan terisi oleh data flip flop A dan flip flop A akan terisi
oleh data masukan berikutnya dan keluarannya QC. Dan ketika pulsa clock
14
keempat tiba, flip flop D akan terisi data pada flip flop C, flip flop C akan terisi
data flip flop B, flip flop B akan terisi data flip flop A dan flip flop A akan terisi
data masukan berikutnya dan keluarannya QD. Jadi jika data input 4 bit, maka
pulsa clock yang dibutuhkan adalah 4 kali. Sedangkan clear berfungsi untuk
mengenolkan (me-reset) data pada setiap flip flop. Clear akan bekerja jika
berlogika 1.
D CLK
Q
CL
D
CLK
Q
CL
D
CLK
Q
CL
D CLK
Q
CL
Data input
QA QB QC
Clok
QD
Clear
Gambar 2.5 Gambar Register Geser SIPO 4-bit.
2.7. Pencacah Modulo 14
Dalam elektronika digital, pencacah merupakan rangkaian yang sangat
penting yang berguna sebagai logika pengurut. Pencacah digital mempunyai
karakteristik yang penting yaitu:
1. Modulus pencacah atau jumlah hitungan maksimum.
2. Menghitung ke atas atau ke bawah.
3. Operasi asinkron atau sinkron.
Pencacah digital hanya akan mencacah atau menghitung dalam kode biner
Perhitungan jumlah maksimum dari pencacah disebut modulus. Modulus dari
15
suatu pencacah adalah jumlah hitungan yang dilaluinya.Tabel 2.6 dan gambar 2.6
di bawaah ini adalah contoh pencacah modulo-14
Tabel 2.6 Tabel Pencacah modulus-14.
Keluaran
Cacahan D C B A
0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 1 0 0 1 10 1 0 1 0 11 1 0 1 1 12 1 1 0 0 13 1 1 0 1
U3
AND2
U17476
J1CLK1PRN1CLRN1K1
Q1
QN1
J2CLK2PRN2CLRN2K2
Q2
QN2
U27476
J1CLK1PRN1CLRN1K1
Q1
QN1
J2CLK2PRN2CLRN2K2
Q2
QN2
U4
NAND3
U5
AND2
QB
QCQA
JK
PresetClock
QD
Gambar 2.6 Gambar Pencacah Sinkron Modulo 14
16
2.8. Pembanding / Comparator
Pembanding atau komparator adalah rangkaian yang membandingkan
besaran masukan dengan suatu taraf referensi (atau dengan masukan lain) dan
menghasilkan suatu perubahan keadaan di keluaran bila salah satu masukan
melampaui yang lain. Jenis pembanding ada dua, yaitu pembanding analog dan
pembanding digital. Yang akan dibahas disini adalah pembanding digital.
Pembanding digital adalah rangkaian logika yang dipakai untuk
menentukan jika ada dua bilangan biner yang sama atau yang mempunyai besaran
yang lebih besar. Diasumsikan data yang dibandingkan adalah bit tunggal maka
dari Tabel 2.7 dibawah dapat dibandingkan masukan dari A dengan masukan
dari B.
Tabel 2.7 Tabel Kebenaran Pembanding
A B
C A>B
D A<B
E A=B
0 0 0 0 1
0 1 0 1 0
1 0 1 0 0
1 1 0 0 1
(A=B)E
(A<B)D
(A>B)C
B
A
Gambar 2.7 Gambar Rangkaian Pembanding
17
Contoh IC yang dapat membandingkan hingga 4 bit adalah 74LS85 yang ditunjukkan
pada Gambar 2.8. Pembanding yang besarnya 4-bit ini memberikan tiga keputusan
(Output) terhadap dua kata 4-bit (Input) yang dibandingkan yaitu A<B, A>B atau A=B.
Gambar rangkaian dari IC 74LS85 ini dapat dilihat pada Gambar di bawah ini.
74LS85
101213159
11141234
765
A0A1A2A3B0B1B2B3A<BiA=BiA>Bi
A<BoA=BoA>Bo
Gambar 2.8 Gambar IC 74LS85
2.9. Penyandi BCD ke Tujuh Segmen
Sebelum segmen dinyalakan, keluaran sistem digital harus diubah ke
dalam isyarat yang sesuai untuk menyalakan tampilan. Masukan dari sistem
digital biasanya dalam bentuk sandi biner (BCD) harus diubah menjadi isyarat
tujuh jalur untuk menyalakan masing-masing segmen. Perubahan ini dilakukan
oleh penyandi BCD ke tujuh segmen. Sebagai contoh, jika karakter 2 akan
ditampilkan maka jalur keluaran a, b, d, e, g akan di-SET berlogika satu untuk
menghidupkan LED yang sesuai dengan segmen a, b, d, e, g. Jalur yang lain tetap
berlogika nol. Tabel 2.8 di bawah menunjukkan jalur-jalur yang harus diaktifkan
untuk membentuk karakter yang dimaksud.
18
Tabel 2.8 Tabel Jalur Tujuh Segmen Yang Aktif
Masukan BCD
Q3 Q2 Q1 Q0 Segmen yang diaktifkan Tampilan
0 0 0 0 a,b,c,d,e,f
0 0 0 1 b,c
0 0 1 0 a,b,d,e,g
0 0 1 1 a,b,c,d,g
0 1 0 0 b,c,f,g
0 1 0 1 a,c,d,f,g
0 1 1 0 a,c,d,e,f,g
0 1 1 1 a,b,c
1 0 0 0 a,b,c,d,e,f,g
1 0 0 1 a,b,c,d,f,g
19
2.10. Tujuh Segmen
Pada dasarnya penampil tujuh segmen terdiri dari tujuh buah LED (Light
Emmitting Diode). Menurut cara pemberian tegangan maka suatu tujuh segmen
terdiri dari dua macam, yaitu common anoda dan common katoda. Perbedaan
antara keduannya hanya terletak pada penyambungan antara LED yang terdapat
pada segmen yang satu dengan yang lain. Pada common anoda, anoda dari ketujuh
LED terhubung menjadi satu (Gambar a) pada gambar 2.9 sedangkan pada
common katoda, katoda dari ketujuh LED yang terhubung menjadi satu (Gambar
b) pada gambar 2.9.
Common
a
bg
e c d
f
Common
a
bg
ec
d
f
b) Common Kanoda a) Common Anoda
Gambar 2.9 Untai Penampil Tujuh Segmen (Seven Segment )
20
2.11. Saklar Saklar merupakan perangkat yang digunakan untuk mendefinisikan suatu
masukan sebagai pemberian galat. Pada saklar apabila tombol dibiarkan off yaitu
saat posisi tombol saklar menuju ke bawah, maka nilainya adalah 0. Jika tombol
on yaitu saat tombol saklar menuju ke atas, maka terhubung ke tegangan masukan
yaitu 5 V dan bisa dikatakan bahwa saklar berlogika 1.
321
( b ) 1 2 3
( a )
Gambar 2.10 Gambar Saklar Toggle
Saklar pada Gambar 2.10 (a) menunjukkan bahwa saklar akan on jika kaki 3 dan
kaki 2 terhubung. Dan Gambar 2.10 (b) menunjukkan bahwa saklar akan on jika
kaki 2 dan kaki 1 terhubung. Untuk gambar foto asli saklarnya dapat dilihat dari
gambar 2.11 seperti gambar dibawah ini.
Gambar 2.11 Gambar Foto Saklar Toggle
21
2.12. LED (Light Emiting Diode)
LED (Light Emitting Dioda) merupakan dioda yang dapat mengeluarkan
emisi cahaya. LED merupakan produk temuan lain setelah dioda. Strukturnya juga
sama dengan dioda. Untuk mendapatkan emisi cahaya pada semikonduktor,
doping yang dipakai adalah galium, arsenic dan phosporus. Jenis doping yang
berbeda menghasilkan warna cahaya yang berbeda pula. Simbol LED ditunjukan
pada Gambar 2.11 di bawah ini.
Gambar 2.12 Simbol LED
LED sering dipakai sebagai indikator yang masing-masing warna bisa
memiliki arti yang berbeda. Menyala, padam dan berkedip juga bisa berarti lain.
LED dalam bentuk susunan (array) bisa menjadi display yang besar. Dikenal juga
LED dalam bentuk tujuh segmen atau ada juga yang 14 segmen. Biasanya
digunakan untuk menampilkan angka numerik dan alphabet. Kecerahan LED
tergantung dari arusnya. Dalam hal ini arus LED diberikan oleh :
s
ledcc
RVVI −
= .................................................................................(2.10)
22
LED
R
VCC
s ledI
Gambar 2.13 Rangkaian LED
2.13. Penambah Penuh (Full Adder)
Untuk menambahkan bilangan-bilangan biner dibutuhkan suatu rangkaian
yang dapat mengangani 3 angka sekaligus. Dengan menghubungkan dua buah
penambah paro serta sebuah gerbang OR, diperoleh penambah penuh (Full
Adder). Gambar dibawah menunjukkan rangkaian digital untuk penambah penuh
(FA). Kotak-kotak yang bertanda HA merupakan penambah paro.
HA
HAA
Bawaan B
Jumlah
C
Gambar 2.14 Rangkaian Digital Penambah Penuh (Full Adder)
23
Tabel 2.9 Tabel Kebenaran Penambah Penuh (Full Adder).
A B C Bawaan Jumlah
0 0 0 0 0
0 0 1 0 1
0 1 0 0 1
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1
74LS83/LCC
2
1317
5
9
12
1419
74
1815
83
E2
E4E3
E1
C0
C4
B4B3
A1A2A3A4
B1B2
Gambar 2.15 IC 74LS83 Penambah Penuh (FA)
BAB III
PERANCANGAN
Pada Tugas Akhir ini penulis mencoba merancang Rangkaian enkoder,
Rangkaian sindrom dan Dekoder galat 1 bit pada Sandi Blok Linear (7,4).
Metode ini menggunakan bit - bit paritas yang dibangkitkan dari polinomial
pembangkit guna mendeteksi dan mengkoreksi galat pada bit data yang diterima.
Data masukan 4 bit dan data paritas 3 bit yang membentuk data sandi sebanyak 7
bit. Perancangan hardware Sandi Blok Linear ini terdiri dari 4 bagian inti
rangkaian yaitu Rangkaian Enkoder, Rangkaian Pembuat Galat, Rangkaian
Sindrom dan Rangkaian Dekoder seperti gambar blok diagram dibawah ini :
Rangk. Pembuat
galat
7 LED
7 bitSaklar sbg input
7 bit serial
ENKODER
4 bit data 3 bit paritas
Data input
Pembangkit paritas
7 LED
4 bit serial
Clock
ENKODER
Rangk. Sindrom
3 LED
Dekoder 1 bit galat
7 LED
3 bit
7 bit
DEKODER SIMULASI GALAT
Gambar 3.1 Gambar Blok Diagram Enkoder Dan Dekoder Sandi Blok Linear ( 7,4 )
24
25
3.1 Saklar
Di dalam perancangan ini saklar digunakan untuk inputan baik data, Clock
maupun reset. Saklar yang digunakan memiliki 3 kaki, kaki yang tengah sebagai
output dan sedangkan kaki yang lain digunakan inputan ( + 5 V ) dan ground ( 0
V ).
21
3Vcc
GndOutput
Gambar 3.2 Gambar Saklar Toggle Dengan 3 Kaki.
3.2. Rangkaian Enkoder
Di dalam perancangan rangkaian enkoder memerlukan beberapa rangkaian-
rangkaian dan komponen-komponen diantaranya adalah : Rangkaian pembentuk
paritas yang didapat dari matrik generator, Register, Komparator/ pembanding ,
D-latch/ IC Pengunci , Switch dan Suatu Penampil (led) atau seven segmen.
3.2.1 Perancangan Matrik Generator
Pada perancangan sandi blok ini dibahas bagaimana membuat matrik
generator dengan bentuk yang sesuai dengan kualitas penyandian yang
diinginkan. Dalam pembuatan matrik generator untuk mendapatkan sandi blok
dengan format sistematis diperlukan polinomial pembangkit, polinomial yang
dipilih adalah polinomial yang mempunyai pangkat tertinggi sama dengan
panjang bit periksa.
26
Untuk membuat matriks generator G dan matriks periksa paritas H yang
digunakan pada sandi blok linear dengan Hamming, dilakukan langkah sebagai
berikut :
1. Memilih polinomial primitif sesuai dengan panjang bit periksa
( P = bit paritas).
2. Membuat G dari polinomial primitif.
Dengan polinomial pembangkit, matriks generator dengan bentuk sistematis
dapat dibuat dengan mudah. Jika Xn-k+1 dibagi dengan polinomial pembangkit
g(X), dengan i = 0, 1, 2, … , 3 maka diperoleh :
X7-4+1 = ai (X) g(X) + Pi (X)
Dengan bi (X) adalah sisa dalam bentuk :
Pi (X) = Pi0 + Pi1X + … + Pi,n-k-1X3
Dari koefisien tersebut dibentuk matriks k x n sebagai berikut :
⎥⎥⎥⎥⎥⎥⎥⎥
⎦
⎤
⎢⎢⎢⎢⎢⎢⎢⎢
⎣
⎡
⋅⋅⋅⋅⋅⋅⋅⋅⋅
⋅⋅⋅⋅⋅⋅
⋅⋅⋅⋅⋅⋅
=
100
010001
3,33130
3,11110
3,00100
PPP
PPPPPP
G
matriks ini merupakan matriks generator dalam bentuk sistematis.
Sebagai perhitungan dalam perancangan sandi blok linear (7,4) dengan m
= 3 (sama dengan panjang bit periksa) yang diperoleh dari n-k, maka polinomial
pembangkit dapat ditentukan dari polinomial primitif pada tabel 2.1.
27
Maka polinomial pembangkit yang digunakan adalah g(X) = 1 + X + X3 . Jika X3
X4, X5, dan X6 dibagi dengan g(X), akan diperoleh :
X3 = 1 g(X) + (1 +X )
X4 = X g(X) + ( X + X2 )
X5 = X2 + 1 g(X) + ( 1+X + X2 )
X6 = X3 + X g(X) + ( 1 + X2 )
Jika P adalah sisa ditambah dengan variabel yang dibagi, maka :
P0 (X) = 1 + X
P1 (X) = X + X2
P2 (X) = 1+X +X2
P3 (X) = 1 + X2
Koefisien polinomial P di atas diambil sebagai baris-baris dari matrik G,
sehingga :
⎥⎥⎥⎥
⎦
⎤
⎢⎢⎢⎢
⎣
⎡
=
1 0 0 0 1010 1 0 0 1 1 1
0100 1 1 00 0 0 1 0 1 1
G
Untuk mencari nilai vektor sandi ( V ) = u . G ....................................(3.1 )
yang nantinya akan digunakan dalam masukan data dapat dinyatakan sebagai
berikut :
28
V = ( U0,U1, U2, U3) . sehingga di dapat rumus sbb:
⎥⎥⎥⎥
⎦
⎤
⎢⎢⎢⎢
⎣
⎡
1 0 0 0 1010 1 0 0 1 1 1
0100 1 1 00 0 0 1 0 1 1
V6 = U3
V5 = U2
V4 = U1
V3 = U0
V2 = U1 + U2 + U3
V1 = U0 + U1 + U2
V0 = U0 + U2 + U3
Di bawah ini adalah dua contoh penyelesaiannya untuk mendapatkan
vektor pesannya, misalkan vektor pesannya U adalah 0011 dan 0111.
Untuk soal yang pertama :
U = 0011
V = U . G
V = ( 0 0 1 1 ) .
⎥⎥⎥⎥
⎦
⎤
⎢⎢⎢⎢
⎣
⎡
1 0 0 0 1010 1 0 0 1 1 1
0100 1 1 00 0 0 1 0 1 1
V = 010 0011
Dari contoh diatas didapatkan vektor sandinya adalah 010 0011 dengan
paritasnya adalah 010.
29
Untuk soal yang kedua :
U = 0111
V = U. G
V = ( 0 1 1 1 ) .
⎥⎥⎥⎥
⎦
⎤
⎢⎢⎢⎢
⎣
⎡
1 0 0 0 1010 1 0 0 1 1 1
0100 1 1 00 0 0 1 0 1 1
V = 001 0111
Dari contoh di atas didapatkan vektor sandinya adalah 001 0111 sehingga
didapatkan vektor paritasnya adalah 001. Keluaran enkoder selengkapnya
ada pada tabel 3.1 seperti tabel di bawah ini.
Tabel 3.1 Tabel Keluaran Enkoder
No Pesan Vektor sandi
1 0000 000 0000 2 0001 101 0001 3 0010 111 0010 4 0011 010 0011 5 0100 011 0100 6 0101 110 0101 7 0110 100 0110 8 0111 001 0111 9 1000 110 1000 10 1001 011 1001 11 1010 001 1010 12 1011 100 1011 13 1100 101 1100 14 1101 000 1101 15 1110 010 1110 16 1111 111 1111
30
Implementasi dari persamaan 3.1 dapat dijadikan suatu perancangan
rangkaian Enkoder seperti gambar 3.3 seperti di bawah ini. Input u
Rangkaian pembuat paritasnya
u3u2u1u0
+ ++
Switch
Ke Rangkaian Pembuat galat
v0 v1 v2
Register Pesan
Register Paritas
Gambar 3.3 Gambar Blok Diagram Enkoder Blok Linear ( 7,4 )
Untuk rangkaian ini membutuhkan gerbang XOR pada IC 74LS86 dengan jumlah
input 2 dan output 1 untuk penjumlahan yang akan menghasilkan vektor
paritasnya. Untuk registernya mengunakan D-FF pada IC 74LS74, pada register
pertama D-FF di bentuk menjadi register SIPO dan pada register yang kedua di
bentuk menjadi register PISO. Untuk cara kerja dari enkoder ini adalah
memasukkan 4 data inputan melalui saklar data yang dimasukkan melalui register
yang pertama dan juga dikirim pada switch 1. Paritas didapatkan dari
penjumlahan pada gerbang X-OR. Untuk kombinasinya di dapatkan dari
perhitungan pada persamaan 3.1. setelah clock ke-4 vektor paritasnya dan vektor
datanya atau vektor sandinya sudah dapat ditampilkan melalui led sebagai
keluaran. Pengiriman vektor paritas dimanipulasi menjadi pengiriman yang serial
dari keluarnya yang pararel sehingga diperlukan switch untuk memilih data mana
31
yang didahulukan. Untuk memanipulasi pengiriman ini diperlukan switch 2 dan
switch 3. Untuk perancangan Enkoder dapat dilihat pada gambar 3.4 seperti di
bawah ini :
QD
CP
CD
QD
CP
CD
QD
CP
CD
QD
CP
CD
21
3
21
3
21
3
QD
CP
CD
QD
CP
CD
QD
CP
CD
KOMPARATOR 2
KOMPARATOR 3
KOMPARATOR 1
DATA
CLOCK
CLEAR
Output (R.galat)
u0
u1 u3u2
P0 P1 P2
Gambar 3.4 Gambar Perancangan Enkoder Sandi Blok Linear (7,4)
3.2.2. Register
Register digunakan sebagai penyimpanan sementara. Di dalam perancangan
enkoder membutuhkan 4 bit register untuk vektor pesan dan 3 bit untuk vektor
paritas. Di dalam perancangan pada vektor pesan register yang digunakan adalah
SIPO ( serial input pararel output ) mengunakan IC 74LS164 Pada Gambar 3.5
atau mengunakan D-FF pada IC 74lS74 seperti gambar 3.6.
Gambar 3.5 Gambar SIPO Pada IC 74LS165
32
3
4
62
89D
CLK
PRECLR
18
16
1419
1312D
CLK
PRECLR
Gambar 3.6 Gambar D-FF Pada IC 74LS74
3.2.3. Switch
Di dalam perancangan terdapat 3 switch yaitu switch1 untuk pemilihan data
atau paritas yang didahulukan didalam pengiriman ke rangkaian pembuat galat
dan 2 switch yang lain untuk pemilihan vektor paritas. Pembuatan swicth
dirancang dengan mengunakan metode SOP dengan disederhanakan mengunakan
peta karnaugh.
3.2.3.1. Switch 1 ( Pemilih Untuk Pengiriman )
Switch 1 digunakan untuk pemilihan data input atau data paritas yang
didahulukan didalam pengiriman ke rangkaian pembuat galat.
Tabel 3.2 Tabel Kebenaran Switch 1
Data ( D ) paritas ( P ) Kendali ( K ) Output
0 0 0 0 0 0 1 0 0 1 0 1 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1
33
Tabel 3.3 Tabel Peta Karnaugh Untuk Switch1
K K
PD 0 0
PD 0 1
1 1 DP
PD 1 0
Dari peta karnaugh diatas di dapat D K + PK yang dapat diimplementasikan
di dalam suatu rangkaian digital seperti gambar 3.7 seperti gambar dibawah ini :
P
D Output ( Input Rangkain Pembuat Galat )
K
Gambar 3.7 Gambar Rangkaian Switch 1
3.2.3.2. Switch 2
Switch 2 digunakan untuk pemilihan data antara paritas pada P0 dan P1. pada
switch ini dirancang apabila komparator keadaan 1 maka yang didahulukan adalah
P1 untuk dikirimkan pada register berikutnya.
Tabel 3.4 Tabel Kebenaran Switch 2
P0 P1 Kendali ( K ) Output
0 0 0 00 0 1 00 1 0 00 1 1 11 0 0 11 0 1 01 1 0 1
1 1 1 1
34
Tabel 3.5 Tabel Kebenaran Switch 2
K K
0 0 10 PP
10 PP 1 0
10PP 1 1
10PP 0 1
Dari peta karnaugh di atas dapat diimplementasikan untuk pembuatan
gambar rangkaian seperti gambar 3.8:
Sw2 = P0 K + P1K
P1
P0
Sw2
K
Gambar 3.8 Gambar Rangkaian Switch 2
3.2.3.3. Switch 3
Switch 3 digunakan untuk pemilihan data antara paritas pada SW2 dan P2.
pada switch ini dirancang apabila komparator keadaan 1 maka yang didahulukan
adalah U2 untuk dikirimkan pada Switch 1. Tabel 3.6 Tabel Kebenaran Switch 3
SW2 U2 Kendali ( K ) Output
0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 1 1 0 1 0 1 1 0 1
1 1 1 1
35
Tabel 3.7 Tabel Peta Karnaugh Untuk Switch 3
K K
22 PSW 0 0
22 PSW 1 0
22PSW 1 1
22PSW 0 1
Dari tabel peta karnaugh di atas dapat diimplementasikan untuk pembuatan
gambar rangkaian seperti gambar 3.9.
SW3 = SW2 K + P2K
P2
Sw2
Sw3
K
Gambar 3.9 Gambar Rangkaian Switch 3
3.3. Rangkaian Pembuat Galat
Pengiriman data dari penyandi dilakukan secara serial, oleh karena itu
diperlukan rangkaian pembuat galat. Rangkaian ini berfungsi untuk merubah data
yang dikirim dari penyandi, pada rangkaian ini data yang diterima ditampilkan
dengan menggunakan LED, dan galat diaktifkan dengan menghubungkannya
dengan keluaran Q , Setelah data diproses pada rangkaian pembuat galat, maka
data yang ke rangkaian deteksi kemudian ditampilkan melalui LED.
Galat yang terjadi akan dibangkitkan melalui saklar. Ada 7 saklar,
kemudian setelah galat dibangkitkan dengan data yang telah diberi galat akan
36
ditampilkan pada LED yang sama ke rangkaian deteksi. Rangakaian pembuat
galat dibuat setelah sandi keluar dari penyandi, hanya saja salah satu dari keluaran
flip flop yang digunakan adalah keluaran Q yang dihubungkan oleh switch (Sw).
Switch ini harus dikembalikan lagi pada keluaran Q setelah mendapatkan clock.
Kondisi ini untuk menjaga agar bit yang berikutnya tidak terkena galat. Keluaran
Q ini yang kemudian digunakan sebagai galat. Gambar rangkain pembuat galat
dapat dilihat pada gambar 3.10. Untuk rangkaian pembuat atau penyimulasi galat
di tampilkan pada clock ke-14 dengan tampilan keluarannya adalah led.
D
CP
Q
QCD
D
CP
Q
QCD
D
CP
Q
QCD
D
CP
Q
QCD
D
CP
Q
QCD
D
CP
Q
QCD
D
CP
Q
QCD
21
32
1
32
1
32
1
32
1
32
1
32
1
3
Output(ke R.Sindrom)
Input (Dari Enkoder)
Clear
Clock
Gambar 3.10 Gambar Perancangan Rangkaian Pembuat Galat
3.4. Rangkaian Sindrom
Rangkaian sindrom didapat dari perkalian dari matrik HT dan Rangkaian
error yaitu :
S = r . HT ................................................................................................(3.2)
dengan :
S = Sindrom
r = Bit- bit error
HT = matrik H transpos
Matrik H di dapat dari :
H = [ In-k . PT ] .........................................................................................(3.3)
37
Dengan :
In-k = Matrik identitas
P = Transpos bit paritas
H = maka : ⎥⎥⎥
⎦
⎤
⎢⎢⎢
⎣
⎡
0111 0011110 0101011 100
HT =
⎥⎥⎥⎥⎥⎥⎥⎥⎥
⎦
⎤
⎢⎢⎢⎢⎢⎢⎢⎢⎢
⎣
⎡
101111011110001010100
S = ( r0,r1,r2,r3,r4,r5,r6 ) .
⎥⎥⎥⎥⎥⎥⎥⎥⎥
⎦
⎤
⎢⎢⎢⎢⎢⎢⎢⎢⎢
⎣
⎡
101111011110001010100
S0 = r0 + r3 + r5 + r6
S1 = r1 + r3 + r4 + r5
S2 = r2+ r4 + r5 + r6
Sehingga dari pola S0, S1 dan S2 dapat diimplementasikan dengan sebuah
rangkaian seperti gambar 3.11.
38
r
+ + +
r0 r1 r2 r3 r4 r5 r6
s2s1s0
Gambar 3.11 Gambar Blok Diagram Rangkaian Sindrom Pada Blok Linear (7,4 )
Dari persamaan 3.2 bisa kita buktikan dengan soal-soal dibawah ini. Untuk
semua soal diketahui V = 001 0111, kita buat untuk bit-bit errornya ( r ) menjadi
101 0111, 011 0111, 010 1111 dan 101 0110. Sehingga penyelesaiannya sebagai
berikut :
Untuk r = 101 0111
S = r . HT
Maka S = ( 1 0 1 0 1 1 1 ) .
⎥⎥⎥⎥⎥⎥⎥⎥⎥
⎦
⎤
⎢⎢⎢⎢⎢⎢⎢⎢⎢
⎣
⎡
101111011110001010100
S = 100
maka didapatkan sindromnya adalah 100, bila kita lihat dari tabel pola
sindromnya sehingga dapat dideteksi ada suatu kesalahan pada bit pertama.
Untuk r = 011 0111
39
S = r . HT
Maka S = ( 0 1 1 0 1 1 1 ) .
⎥⎥⎥⎥⎥⎥⎥⎥⎥
⎦
⎤
⎢⎢⎢⎢⎢⎢⎢⎢⎢
⎣
⎡
101111011110001010100
S = 010
maka didapatkan sindromnya adalah 010, bila kita lihat dari tabel pola
sindromnya sehingga dapat dideteksi ada suatu kesalahan pada bit ke-dua.
Untuk soal pertama dan kedua bit-bit errornya hanya mempunyai satu bit
error. Untuk soal yang ke-tiga dan ke-empat memiliki bit error lebih dari satu bit
errornya.
Untuk soal ke-tiga dengan :
r = 010 0111
S = r . HT
Maka S = ( 0 1 0 0 1 1 1 ) .
⎥⎥⎥⎥⎥⎥⎥⎥⎥
⎦
⎤
⎢⎢⎢⎢⎢⎢⎢⎢⎢
⎣
⎡
101111011110001010100
S = 0 1 1
40
Sehingga didapatkan sindromnya adalah 011, bila kita lihat dari tabel pola
sindromnya maka dideteksi ada suatu kesalahan pada bit ke-lima. Apabila kita
bandingkan antara V = 001 0111 dengan r = 010 0111, bit error tidak terletak pada
bit ke-lima melainkan pada bit ke-dua dan ke-tiga.
Soal ke-empat dengan :
r = 101 0110
S = r . HT
Maka S = ( 1 0 1 0 1 1 0 ) .
⎥⎥⎥⎥⎥⎥⎥⎥⎥
⎦
⎤
⎢⎢⎢⎢⎢⎢⎢⎢⎢
⎣
⎡
101111011110001010100
S = 001
Sehingga didapatkan sindromnya adalah 001, bila kita lihat dari tabel pola
sindrom maka dapat di deteksi ada suatu kesalahan pada bit ketiga. Apabila kita
bandingkan dengan vektor sandinya V = 001 0111 dengan r = 101 0110, bit yang
error tidak terletak di bit yang ke-tiga melainkan terletak pada bit pertama dan ke-
tujuh.
Untuk rangkain sindrom ditampilkan pada clock ke-14 dengan tampilan
keluaran adalah led.
41
Tabel 3.8 Tabel Pola Sindrom
Error pada bit Pola Error Sindrom
1 100 0000 100 2 010 0000 010 3 001 0000 001 4 000 1000 110 5 000 0100 011 6 000 0010 111 7 000 0001 101
Untuk perancangan pada rangkaian sindrom dapat dilihat pada gambar 3.12
seperti pada gambar di bawah ini. D
CP
Q
QCD
D
CP
Q
QCD
D
CP
Q
QCD
D
CP
Q
QCD
D
CP
Q
QCD
D
CP
Q
QCD
D
CP
Q
QCD
S2S0
S1
Clock
Clear
Input(Dari pembuat galat)
r0 r1 r2 r3 r4 r5 r6
Gambar 3.12 Gambar Perancangan Rangkaian Sindrom Pada Blok Linear (7,4)
3.5. Rangkaian Koreksi
Rangkaian Koreksi adalah suatu rangkaian yang digunakan untuk
mengkoreksi suatu kesalahan yang didapat dari suatu rangkaian sindrom.
Rangkaian koreksi didapat dari :
C = r + e ...............................................................................................(3.4)
42
dimana :
C = Rangkaian koreksi.
r = Rangkaian galat.
e = Pola Error.
Dengan demikian perhitungannya maka masing-masing C adalah :
C0 = r0 + e0
)( 2100 SSSr ••+= C1 = r1 + e1
)( 2101 SSSr ••+=
C2 = r2 + e2
)( 2102 SSSr ••+=
C3 = r3 + e3
)( 2103 SSSr ••+=
C4 = r4 + e4
)( 2104 SSSr ••+=
C5 = r5 + e5
)( 2105 SSSr ••+=
C6 = r6 + e6
)( 2106 SSSr ••+=
Implementasi persamaan 3.4 adalah gambar perancangan rangkaian koreksi
atau dekoder seperti gambar 3.13 dibawah ini :
43
S0 S1 S2
r0 r1 r2 r3 r4 r6r5
C0 C1 C2 C3 C4 C5 C6
Gambar 3.13 Gambar Rangkaian Koreksi Pada Sandi Blok Linear (7,4)
Untuk contoh penyelesaian pada rangkaian dekoder atau rangkaian koreksi
ini melanjutkan untuk contoh soal dari rangkain sindrom. Bila rangkaian koreksi
atau dekoder C = r + e maka :
Soal pertama jika:
V = 001 0111
r = 101 0111
S = 100 jika lihat tabel pola sindrom maka nilai e = 100 0000
Maka C = r + e
C = 101 0111 + 100 000
C = 001 0111
Untuk soal yang ke-dua jika :
V = 001 0111
r = 011 0111
S = 010 jika lihat tabel pola sindrom maka nilai e = 010 0000
44
C = r + e
C = 011 0111 + 010 0000
C = 001 0111
Untuk soal pertama dan kedua bit-bit error dapat dikoreksi karena dengan
dibuktikan nilai V dan nilai C adalah sama yaitu 001 0111 sehingga vektor sandi
bila terdapat error satu bit maka vektor sandi tersebut dapat dikoreksi.
Untuk soal ke-tiga jika :
V = 001 0111
r = 010 0111
S = 011 jika lihat tabel pola sindrom maka nilai e = 000 0100
C = r + e
C = 010 0111 + 000 0100
C = 010 0011
Untuk soal ke-empat jika :
V = 001 0111
r = 101 0110
S = 001 jika lihat tabel pola sindrom nilai e = 001 0000
C = r + e
C = 101 0110 + 001 0000
C = 100 0110
Bila kita membandingkan antara nilai V dan nilai C untuk soal ke-tiga dan
ke-empat tidak sama. Untuk V soal ketiga = 001 0111 sedangkan untuk nilai
C = 010 0011. Untuk soal ke-empat nilai V = 001 0111 sedangkan untuk
45
nilai C = 100 0110. Bila kita lihat dari perbandingan itu dapat kita ambil
kesimpulan bahwa untuk vektor sandi yang mendapat error lebih dari satu
bit dapat dideteksi galatnya tetapi tidak dapat untuk dikoreksi.
3.6. Counter/ Pencacah Modulo 14
Dalam perancangan ini counter yang dibutuhkan adalah modulo 14.
Penentuan modulo ini berdasarkan atas jumlah clock yang dibutuhkan dalam
proses penyandian. Counter dibuat dengan J K flip flop pada IC 74LS76 yang
menggunakan metode umpan balik menggunakan gerbang NAND. Cacahan
normal setelah 1101 adalah 1110. Agar 1110 terlompati menjadi 0000 maka
keluaran dari flip flop D, flip flop C dan flip flop B diumpan balik menggunakan
gerbang NAND. Keluaran dari gerbang NAND akan terhubung dengan clear pada
masing- masing flip flop. Dengan demikian setelah clock ke – 15 tiba semua flip
flop akan direset. Untuk menampilkan keluaran dari counter tersebut
menggunakan seven segment. Karena keluaran dari counter merupakan bilangan
biner maka diubah terlebih dahulu kedalam bentuk BCD, dan sebagai dekoder
menggunakan IC 74LS47. untuk gambar perancangan dapat dilihat pada Gambar
3.14 .
46
U3
AND2
U17476
J1CLK1PRN1CLRN1K1
Q1
QN1
J2CLK2PRN2CLRN2K2
Q2
QN2
U27476
J1CLK1PRN1CLRN1K1
Q1
QN1
J2CLK2PRN2CLRN2K2
Q2
QN2
U4
NAND3
U5
AND2
QB
QCQA
JK
Pre
setClock
QD
Gambar 3.14 Gambar Perancangan Counter Atau Pencacah Sinkron Modulo 14
0ns 1000ns 2000ns 3000ns
schematic
Context
clock
Signal
'U'
Value
schematic
Context
jk
Signal
'U'
Value
schematic
Context
preset
Signal
'U'
Value
schematic
Context
Outputre
Signal
X
Value
0 1 2 3 4 5 6 7 8 9 10 11 12 13 0 1
Gambar 3.15 Gambar Keluaran Simulasi Pencacah Sinkron Modulo 14
3.7. Pembanding / Comparator
Perancangan komparator atau pembanding digunakan untuk
membandingkan dua inputan. Komparator di dalam perancanangan enkoder dan
dekoder sandi blok linear (7,4) ini dibagi menjadi 4 pembanding / komparator
yaitu:
47
3.7.1. Pembanding / (Comparator) 1
Pembanding 1 digunakan untuk sebagai masukan pada IC pengunci pada
enkoder. komparator ini di set dengan A>B, dimana A diset 3 sehingga pada clok
ke-1 sampai ke-4 keluaran pada komparator akan bernilai 1 karena pencacah
dimulai dari nol. sebelum clock ke-5 akan bernilai nol sehingga pada IC pengunci
akan mengunci data terakhir pada clok ke-4. gambar komparator 1 seperti gambar
3.16 dibawah ini.
0ns 500ns 1000ns 1500ns 2000ns 2500ns 3000
schematic
Context
clock
Signal
'1'
Value
schematic
Context
jk
Signal
'1'
Value
schematic
Context
preset
Signal
'1'
Value
schematic
Context
vcc
Signal
'1'
Value
schematic
Context
gnd
Signal
'0'
Value
schematic
Context
Outputre
Signal
0
Value
0 1 2 3 4 5 6 7 8 9 10 11 12 13 0
schematic
Context
outcomp
Signal
'1'
Value
QA
QC
Clock
QB
JK
Preset QD
OutComp
Vcc
Gnd
U6
NAND3
U17476
J1CLK1PRN1CLRN1K1
Q1
QN1
J2CLK2PRN2CLRN2K2
Q2
QN2
U4
AND2
U5
AND2
U27476
J1CLK1PRN1CLRN1K1
Q1
QN1
J2CLK2PRN2CLRN2K2
Q2
QN2
U37485
A0A1A2A3B0B1B2B3ALBIAEBIAGBI
ALBOAEBOAGBO
Gambar 3.16 Gambar Perancangan Simulasi Pembanding / Komparator 1
Gambar 3.17 Gambar Keluaran Simulasi Pembanding / Komparator 1
48
3.7.2. Pembanding (Comparator) 2
Pembanding 2 digunakan untuk sebagai selektor pada switch 1. komparator
ini di set dengan A>B, dimana A diset 3 sehingga pada clok ke-1 sampai ke-4
keluaran pada komparator akan bernilai 1 karena pencacah dimulai dari nol.
Karena pada switch 1 digunakan untuk memilih data pesan yang didahulukan
daripada data paritas. Bila komparator bernilai 1 maka data pesan yang dikirim ke
rangkaian pembuat galat dan sebaliknya bila komparator bernilai 0 maka data
paritas yang akan dikirimkan ke rangkaian pembuat galat. Sehingga data pesan
akan dikirimkan pada clok ke-1 sampai clok ke-4 ke rangkaian pembuat galat dan
clok ke-5 sampai clok ke-7 data paritas yang akan dikirimkan. Gambar
komparator 2 dapat dilihat pada gambar 3.18 dibawah ini.
QA
QC
Clock
QB
JK
Preset QD
OutComp
Vcc
Gnd
U6
NAND3
U17476
J1CLK1PRN1CLRN1K1
Q1
QN1
J2CLK2PRN2CLRN2K2
Q2
QN2
U4
AND2
U5
AND2
U27476
J1CLK1PRN1CLRN1K1
Q1
QN1
J2CLK2PRN2CLRN2K2
Q2
QN2
U37485
A0A1A2A3B0B1B2B3ALBIAEBIAGBI
ALBOAEBOAGBO
Gambar 3.18 Gambar Perancangan Simulasi Pembanding / Komparator 2
49
0ns 500ns 1000ns 1500ns 2000ns 2500ns 3000
schematic
Context
clock
Signal
'1'
Value
schematic
Context
jk
Signal
'1'
Value
schematic
Context
preset
Signal
'1'
Value
schematic
Context
vcc
Signal
'1'
Value
schematic
Context
gnd
Signal
'0'
Value
schematic
Context
Outputre
Signal
0
Value
0 1 2 3 4 5 6 7 8 9 10 11 12 13 0
schematic
Context
outcomp
Signal
'1'
Value
Gambar 3.19 Gambar Keluaran Simulasi Pembanding / Komparator 2
3.7.3 Pembanding (Comparator) 3
Pembanding 3 digunakan untuk sebagai selektor pada switch 2. komparator
ini di set dengan A=B, dimana A diset 4 sehingga pada clok ke-5 keluaran pada
komparator akan bernilai 1 karena pencacah dimulai dari nol. Prinsipnya saat
clock ke-5 Komparator akan memilih data paritas ke-3 atau P2 yang akan dikirim
ke pembuat galat. Gambar perancangan komparator 3 dapat dilihat pada gambar
3.20 seperti gambar dibawah ini.
U37485
A0A1A2A3B0B1B2B3ALBIAEBIAGBI
ALBOAEBOAGBO
U27476
J1CLK1PRN1CLRN1K1
Q1
QN1
J2CLK2PRN2CLRN2K2
Q2
QN2
U17476
J1CLK1PRN1CLRN1K1
Q1
QN1
J2CLK2PRN2CLRN2K2
Q2
QN2
U4
AND2
U5
AND2
U6
NAND3
Vcc
Preset
QA
OutCOmp
QD
JKClock
QB
QC
Gnd
Gambar 3.20 Gambar Perancangan Simulasi Pembanding / Komparator 3
50
0ns 1000ns 2000ns
schematic
Context
clock
Signal
'U'
Value
schematic
Context
gnd
Signal
'U'
Value
schematic
Context
jk
Signal
'U'
Value
schematic
Context
preset
Signal
'U'
Value
schematic
Context
vcc
Signal
'U'
Value
schematic
Context
Outputre
Signal
X
Value
0 1 2 3 4 5 6 7 8 9 10 11 12 13
schematic
Context
outcomp
Signal
'U'
Value
Gambar 3.21 Gambar Keluaran Simulasi Pembanding / Komparator 3
3.7.4 Pembanding (Comparator) 4
Pembanding 4 digunakan untuk sebagai selektor pada switch 3. komparator
ini di set dengan A=B, dimana A diset 5 sehingga pada clok ke-6 keluaran pada
komparator akan bernilai 1 karena pencacah dimulai dari nol. Prinsipnya saat
clock ke-6 Komparator akan memilih data paritas ke-2 atau P1 yang akan dikirim
ke pembuat galat karena saat itu komparator 4 bernilai 1 atau komparator 3
bernilai 0 dan pada clock ke-7 akan memilih data paritas ke-1 atau P0 karena
komparator 3 dan komparator 4 bernilai nol pada saat clock ke-7. Gambar
perancangan komparator 4 dapat dilihat pada gambar 3.23 .
0ns 500ns 1000ns 1500ns 2000ns 2500ns 3000
schematic
Context
clock
Signal
'1'
Value
schematic
Context
jk
Signal
'1'
Value
schematic
Context
preset
Signal
'1'
Value
schematic
Context
vcc
Signal
'1'
Value
schematic
Context
gnd
Signal
'0'
Value
schematic
Context
Outputre
Signal
3
Value
0 1 2 3 4 5 6 7 8 9 10 11 12 13 0
schematic
Context
outcomp
Signal
'0'
Value
Gambar 3.22 Gambar Keluaran Simulasi Pembanding / Komparator 4
51
QA
QC
Clock
QB
JK
Preset QD
OutComp
Vcc
Gnd
U6
NAND3
U17476
J1CLK1PRN1CLRN1K1
Q1
QN1
J2CLK2PRN2CLRN2K2
Q2
QN2
U4
AND2
U5
AND2
U27476
J1CLK1PRN1CLRN1K1
Q1
QN1
J2CLK2PRN2CLRN2K2
Q2
QN2
U37485
A0A1A2A3B0B1B2B3ALBIAEBIAGBI
ALBOAEBOAGBO
Gambar 3.23 Gambar Perancangan Simulasi Pembanding / Komparator 3
3.10. Penjumlah Penuh / Full Adder
Di dalam perancangan ini membutuhkan IC 74LS83 Atau IC 74LS283. Data
masukan pada input Full adder adalah A1A2A3A4 yang mendapat data masukan
dari Counter QdQcDbQa yang berbentuk bilangan biner. Full adder ini digunakan
agar bilangan ini bisa di baca kedalam bilangan BCD. Untuk angka 0-9 bilangan
biner dan bilangan BCD mengalami persamaan tetapi pada angka 10 bilangan
biner berbeda dengan bilangan biner karena didalam bilangan BCD mengunakan
nibel misalnya biner 10 adalah 1010 sedangkan bilangan BCD adalah untuk nibel
puluhan adalah 0001 sedangkan untuk nibel satuan adalah 0000 bila kita
bandingkan bilangan biner perlu ditambahkan 6 atau kalau dalam bentuk biner
adalah 0110 untuk mendapatkan nilai yang sama pada bilangan BCD. Maka
52
dirancang sedemikian agar memperoleh nilai yang sama dan dari penjumlahan
penuh ini apabila ada carry akan dimasukkan pada dekoder puluhan sedangkan
hasilnya dimasukkan ke nilai satuan pada dekoder. Untuk penambahan angka 6
dapat dilihat pada gambar 3.24 seperti gambar dibawah ini.
U3
74LS
83
10831
1174
16
13
96215
145 12
A1A2A3A4
B1B2B3B4
C0
S1S2S3S4
C4VC
CG
ND
123
147 456
147
123
147
1234
12
GND
VccDekoder
Dekoder
7-Segmen
7-Segmen
Puluhan
Satuan abcdefgCommon
abcdefgCommon
ABCD
Gambar 3.24 Gambar Perancangan Penjumlah Penuh / Full Adder
3.10. IC Pengunci.
Perancangan IC pengunci membutuhkan IC 74LS75. kerja dari IC pengunci
ini adalah apabila enable mendapat input nol dari komparator maka data terakhir
yang ditampilkan akan terkunci sampai direset kembali. Untuk vektor sandi yaitu
antara vektor data dan vektor paritas membutuhkan dua IC pengunci karena setiap
IC 74LS75 mempunyai 4 data input dan 4 data output. Untuk Rangkaian pembuat
galat membutuhkan dua IC 74LS75. Pada rangkaian sindrom hanya membutukan
satu IC 74LS75 karena data yang ditampilkan hanya 3 data sedangkan rangkaian
53
koreksi ( Dekoder ) membutuhkan 2 IC 74LS75 karena data yang ditampilkan
sebanyak 7 data. Untuk gambar perancangan D-latc atau IC pengunci dapat dilihat
seperti gambar 3.25 dibawah ini.
330
330
330
330 2
3
6
7
134
1611514101198
D1
D2
D3
D4
C12C34
Q1Q1Q2Q2Q3Q3Q4Q4
Output
Komparator
Yg Disimpan
Data
Gambar 3.25 Gambar Perancangan IC Pengunci Atau D-latch
3.10. Tampilan Keluaran Enkoder, Simulasi Galat Dan Dekoder.
Pada tampilan keluaran alat ini semua data keluaran ditampilkan dengan Led
dan tujuh segmen ( seven Segment) sedangkan inputan data, Clock dan reset
melalaui saklar 3 kaki. Gambar tampilan keluaran untuk Enkoder, Simulasi Galat
dan Dekoder dapat seperti pada Gambar 3.26, 3.27 dan gambar 3.21.
Saklar Data
Saklar Clear
Saklar Clock Tampilan Clock
ENKODER / PENGIRIM
Led Data Led Paritas
Led Sandi
Gambar 3.26 Gambar Tampilan Keluaran Untuk Enkoder / Pengirim
54
Gambar 3.27 Gambar Tampilan Keluaran Untuk Simulasi Galat
SIMULASI GALAT
Led Data Led Paritas
Led Sandi
Saklar Pembuat Galat
Led Sindrom
Led koreksi
Gambar 3.28 Gambar Tampilan Keluaran Untuk Dekoder / Penerima
DEKODER / PENERIMA
BAB IV
HASIL DAN PEMBAHASAN
Untuk mengetahui apakah rangkaian yang telah dibuat sesuai dengan
perancangan, maka diperlukan suatu pengujian. Pengujian dianggap benar apabila
data yang diterima sama dengan data yang dikirim. Analisis data akan ditampilkan
dalam bentuk tabel.
4.1 Analisa Rangkaian Enkoder
Untuk menguji rangkaian enkoder maka dimasukkan data seperti pada tabel
4.1. Hasil keluaran enkoder alat akan dibandingkan dengan teori di BAB III.
Tabel 4.1 Tabel Keluaran Rangkaian Enkoder
No Pesan Enkoder (Alat) Enkoder (Teori) 1 0000 000 0000 000 0000 2 0001 000 0000 101 0001 3 0010 000 0000 111 0010 4 0011 000 0000 010 0011 5 0100 000 0000 011 0100 6 0101 000 0000 110 0101 7 0110 000 0000 100 0110 8 0111 000 0000 001 0111 9 1000 000 0000 110 1000 10 1001 000 0000 011 1001 11 1010 000 0000 001 1010 12 1011 000 0000 100 1011 13 1100 000 0000 101 1100 14 1101 000 0000 000 1101 15 1110 000 0000 010 1110 16 1111 000 0000 111 1111
55
56
Dari percobaan tabel 4.1 dapat dianalisis bahwa alat enkoder tidak bekerja
sama sekali karena keluaran dari register pada gambar 3.4 bernilai nol.
4.2. Analisa Rangkaian Sindrom
Dari teori seharusnya pada clock ke 14 rangkaian sindrom dapat
mendeteksi data dari enkoder yang dikirim melalui rangkaian pembuat galat.
Oleh karena enkoder tidak bekerja maka untuk semua data baik enkoder maupun
pembuat galat bila data bernilai nol maka keluaran register pada gambar 3.12
dihubungkan dengan ground atau bernilai 0 volt dan bila data bernilai 1 maka
dihubungkan dengan Vcc atau bernilai 5 volt
4.2.1 Analisa Rangkaian Sindrom Dengan Data Tanpa Galat
Tabel 4.2 Tabel Hasil Sindrom Tanpa Galat
No. Data terima Sindrom
1 000 0000 000 2 010 0001 000 3 111 0010 000 4 010 0011 000 5 011 0100 000 6 110 0101 000 7 100 0110 000 8 001 0111 010 9 110 1000 000 10 011 1001 000 11 001 1010 000 12 100 1011 001 13 101 1100 000 14 000 1101 000 15 010 1110 000 16 111 1111 000
57
Dari tabel 4.2 diketahui bahwa setiap data enkoder yang diterima rangkaian
sindrom tidak semua dapat dideteksi dengan benar karena seharusnya setiap data
dari enkoder ini akan terdeteksi pada rangkaian sindrom dengan bernilai 000
karena dari semua data enkoder pada tabel 4.2 tidak diberi galat. Kesalahan
terdapat saat data di enkoder 001 0111 dengan sindrom adalah 010 dan data di
enkoder 100 1011 dengan sindrom adalah 001.
4.2.2 Analisa Rangkaian Sindrom Dengan Galat 1 Bit
Dengan U = 111 0010, didapatkan data pengamatan seperti pada tabel 4.3 di
bawah ini.
Tabel 4.3 Tabel Hasil Sindrom Dengan Galat 1 bit
No V Sindrom ( Alat ) Sindrom (Teori )
1 011 0010 000 100 2 101 0010 010 010 3 110 0010 001 001 4 111 1010 000 110 5 111 0110 011 011 6 111 0000 011 111 7 111 0011 001 101
Untuk U = 101 1100 didapatkan data pengamatan seperti pada tabel 4.4 di bawah
ini.
Tabel 4.4 Tabel Hasil Sindrom Dengan Galat 1 bit
No V Sindrom ( Alat ) Sindrom (Teori )
1 001 1100 000 100 2 111 1100 010 010 3 100 1100 001 001 4 101 0100 010 110 5 101 1000 011 011 6 101 1110 011 111 7 101 1101 000 101
58
Dari tabel 4.3 dan tabel 4.4 diketahui bahwa nilai sindrom antara teori tidak
sama dengan nilai sindrom pada alat pada saat U diberikan galat pada bit ke-1, ke-
4, ke-6 dan ke-7. Kesalahan ini dikarenakan kombinasi penjumlahan modulo-2
pada S0 di gambar 3.12 tidak berjalan sesuai dengan perancangannya karena
apapun nilai dari kombinasi tersebut keluaranya selalu nol.
4.2.3 Analisa Rangkaian Sindrom Dengan Galat Lebih Dari Satu
Dengan U = 111 0010 didapatkan data pengamatan seperti pada tabel 4.5 jika
diberi 2 sampai 7 error.
Tabel 4.5 Tabel Hasil Sindrom Dengan Galat lebih dari 1 bit
No V Sindrom ( Alat ) Sindrom (Teori )
1 001 0010 011 110 2 000 0010 011 111 3 000 1010 001 001 4 000 1110 010 010 5 000 1100 001 101 6 000 1101 000 000
Dari data pada tabel 4.5 rangkain sindrom dapat mendeteksi kesalahan lebih
dari 1 bit kesalahan tetapi tidak dapat mendeteksi data dari enkoder yang semua
bit mendapat galat karena apabila semua bit di dalam enkoder diberikan galat
akan membentuk enkoder yang lain yang tanpa galat sehingga tidak akan
terdeteksi galatnya melainkan rangkaian sindrom akan mendeteksi bahwa data
adalah benar dengan dideteksi pada sindrom bernilai 000. sehingga sindrom pada
sandi blok linear (7,4 ) mampu mendeteksi galat lebih dari 1 bit dan kurang dari 7
bit.
59
4.3 Analisa Pada Rangkaian Koreksi
Dari teori seharusnya pada clock ke-14 rangkaian koreksi dapat
mengkoreksi data dari enkoder yang dikirim melalui rangkaian pembuat galat
dengan cara mengANDkan nilai sindrom sesuai rumus yang di dapatkan yang
selanjutnya diXORkan. Oleh karena rangkaian enkoder, rangkaian pembuat galat
dan juga rangkaian sindrom tidak bekerja seperti perancangannya maka untuk
keluaran register dan data sindrom pada gambar 3.12 akan dihubungkan dengan
ground atau 0 volt bila menginginkan data bernilai 0 atau low dan sebaliknya bila
data yang diinginkan bernilai 1 atau high maka dihubungkan dengan Vcc atau
bernilai 5 volt.
Contoh pengamatan dengan :
U = 111 0010, sehingga didapatkan data pengamatan seperti pada tabel 4.6
Tabel 4.6 Tabel Rangkaian koreksi dengan galat 1 bit
No V Sindrom Koreksi ( Alat ) Koreksi ( Teori )
1 011 0010 100 111 0010 111 0010 2 101 0010 010 111 0110 111 0010 3 110 0010 001 111 0010 111 0010 4 111 1010 110 111 0010 111 0010 5 111 0110 011 111 0010 111 0010 6 111 0000 111 111 0010 111 0010 7 111 0011 101 111 0010 111 0010
60
Contoh pengamatan dengan :
V = 101 1100 sehingga didapatkan data pengamatan seperti pada tabel 4.7 di
bawah ini.
Tabel 4.7 Tabel Rangkaian koreksi dengan galat 1 bit
No Pesan Sindrom Koreksi ( Alat ) Koreksi ( Teori )
1 001 1100 100 101 1100 101 1100 2 111 1100 010 101 1000 101 1100 3 100 1100 001 101 1100 101 1100 4 101 0100 110 101 1100 101 1100 5 101 1000 011 101 1100 101 1100 6 101 1110 111 101 1100 101 1100 7 101 1101 101 101 1100 101 1100
Dari data tabel 4.6 dan 4.7 dapat diketahui bahwa alat koreksi ini tidak dapat
mengkoreksi data kesalahan pada bit ke-2 karena pada tabel diketahui bahwa hasil
koreksi antara hasil koreksi teori tidak sama dengan nilai koreksi yang dihasilkan
pada alat. Pada sandi blok linear (7,4) ini hanya dapat mengkoreksi 1 bit error.
Rangkaian pengoreksi error masih belum mampu mengoreksi error terutama jika
terjadi pada bit ke-2.
BAB V
KESIMPULAN DAN SARAN
5. 1. Kesimpulan
Kesimpulan yang didapat dari penelitian ini adalah:
1. Rangkaian Enkoder tidak dapat bekerja dengan baik.
2. Rangkaian Sindrom dapat mendeteksi adanya error tetapi nilai
sindromnya belum benar.
3. Rangkaian Koreksi error belum mampu mengkoreksi error .
5. 2. Saran Adapun saran yang dapat penulis berikan berkaitan dengan enkoder dan
dekoder menggunakan sandi blok linear (7,4) berbasis rangkaian digital adalah
adalah:
1. Untuk penelitian selanjutnya, penelitian ini masih bisa dikembangkan
dengan menambah Vektor sandinya atau dikembangkan dengan basis
yang lain misalnya dengan mikrokontroler.
61
DAFTAR PUSTAKA
Floyd, Thomas, L., (1997). Digital Fundamental’s, 6thed, Prentice-Hall, Inc., Upper Saddle River, New Jersey.
Lin, S., and Costello, D. J., Jr., (1983). Error Control Coding : Fundamental’s and Application’s, Prentice-Hall, Inc., Engelwood Cliffs, New Jersey.
Malvino, A. P., and Leach, D. P., (1992). Prinsip-prinsip dan Penerapan Digital, Edisi Ketiga, Erlangga, Jakarta.
Muhsin, Muhammad., (2004). Elektronika Digital : Teori dan Soal Penyelesaian, Andi Offset, Yogyakarta.
Tokheim, M.S., Roger, L., (1996). Prinsip-Prinsip digital, Edisi Kedua, Erlangga, Jakarta
LAMPIRAN
QD
CLK
PRC
L
QD
CLK
PRC
L
21
3
21
3 QD
CLK
PRC
L
QD
CLK
PRC
L
21
3
21
3
QD
CLK
PR
CL
QD
CLK
PR
CL
QD
CLK
PR
CL
Data
Preset
clear
Clock
kOMPARATOR3kOMPARATOR2
KOMPARATOR1
Input Rgk.Galat
U1U0 U2 U3
RANGKAIAN ENKODER SANDI BLOK LINEAR (7,4)
D
CLK
Q
Q
PRC
L
D
CLK
Q
Q
PRC
L
D
CLK
Q
Q
PRC
L
D
CLK
Q
Q
PRC
L
D
CLK
Q
Q
PRC
L
D
CLK
Q
Q
PRC
L
213
213
213
213
213
213
213
D
CLK
Q
Q
PRC
L
ClockOutput Enkoder
Clear
Input Rangkaian Sindrom
Preset
RANGKAIAN PEMBUAT GALAT SANDI BLOK LINEAR (7,4)
D
CLK
Q
Q
PR
CL
D
CLK
Q
Q
PR
CL
D
CLK
Q
Q
PR
CL
D
CLK
Q
Q
PR
CL
D
CLK
Q
Q
PR
CL
D
CLK
Q
Q
PR
CL
D
CLK
Q
Q
PR
CL
S0 S2
Preset
Output Rgk. Galat
S1
Clear
Clock
RANGKAIAN SINDROM SANDI BLOK LINEAR (7,4)
S0 S1 S2
r0 r1 r2 r3 r4 r5 r6
C1 C3 C4 C5 C6C0 C2
RANGKAIAN KOREKSI SANDI BLOK LINEAR (7,4)
5-1
FAST AND LS TTL DATA
HEX INVERTER
14 13 12 11 10 9
1 2 3 4 5 6
VCC
8
7
GND
GUARANTEED OPERATING RANGES
Symbol Parameter Min Typ Max Unit
VCC Supply Voltage 5474
4.54.75
5.05.0
5.55.25
V
TA Operating Ambient Temperature Range 5474
–550
2525
12570
°C
IOH Output Current — High 54, 74 –0.4 mA
IOL Output Current — Low 5474
4.08.0
mA
SN54/74LS04
HEX INVERTER
LOW POWER SCHOTTKY
J SUFFIXCERAMIC
CASE 632-08
N SUFFIXPLASTIC
CASE 646-06
141
14
1
ORDERING INFORMATION
SN54LSXXJ CeramicSN74LSXXN PlasticSN74LSXXD SOIC
141
D SUFFIXSOIC
CASE 751A-02
5-2
FAST AND LS TTL DATA
SN54/74LS04
DC CHARACTERISTICS OVER OPERATING TEMPERATURE RANGE (unless otherwise specified)
S b l P
Limits
U i T C di iSymbol Parameter Min Typ Max Unit Test Conditions
VIH Input HIGH Voltage 2.0 VGuaranteed Input HIGH Voltage forAll Inputs
VIL Input LOW Voltage54 0.7
VGuaranteed Input LOW Voltage for
VIL Input LOW Voltage74 0.8
Vp g
All Inputs
VIK Input Clamp Diode Voltage –0.65 –1.5 V VCC = MIN, IIN = –18 mA
VOH Output HIGH Voltage54 2.5 3.5 V VCC = MIN, IOH = MAX, VIN = VIHVOH Output HIGH Voltage74 2.7 3.5 V
CC , OH , IN IHor VIL per Truth Table
VOL Output LOW Voltage54, 74 0.25 0.4 V IOL = 4.0 mA VCC = VCC MIN,
VIN = VIL or VIHVOL Output LOW Voltage74 0.35 0.5 V IOL = 8.0 mA
VIN = VIL or VIHper Truth Table
IIH Input HIGH Current20 µA VCC = MAX, VIN = 2.7 V
IIH Input HIGH Current0.1 mA VCC = MAX, VIN = 7.0 V
IIL Input LOW Current –0.4 mA VCC = MAX, VIN = 0.4 V
IOS Short Circuit Current (Note 1) –20 –100 mA VCC = MAX
ICC
Power Supply CurrentTotal, Output HIGH 2.4 mA VCC = MAXICC p
Total, Output LOW 6.6
mA VCC MAX
Note 1: Not more than one output should be shorted at a time, nor for more than 1 second.
AC CHARACTERISTICS (TA = 25°C)
S b l P
Limits
U i T C di iSymbol Parameter Min Typ Max Unit Test Conditions
tPLH Turn-Off Delay, Input to Output 9.0 15 ns VCC = 5.0 V
tPHL Turn-On Delay, Input to Output 10 15 nsCC
CL = 15 pF
5-1
FAST AND LS TTL DATA
QUAD 2-INPUT AND GATE
14 13 12 11 10 9
1 2 3 4 5 6
VCC
8
7
GND
GUARANTEED OPERATING RANGES
Symbol Parameter Min Typ Max Unit
VCC Supply Voltage 5474
4.54.75
5.05.0
5.55.25
V
TA Operating Ambient Temperature Range 5474
–550
2525
12570
°C
IOH Output Current — High 54, 74 –0.4 mA
IOL Output Current — Low 5474
4.08.0
mA
SN54/74LS08
QUAD 2-INPUT AND GATE
LOW POWER SCHOTTKY
J SUFFIXCERAMIC
CASE 632-08
N SUFFIXPLASTIC
CASE 646-06
141
14
1
ORDERING INFORMATION
SN54LSXXJ CeramicSN74LSXXN PlasticSN74LSXXD SOIC
141
D SUFFIXSOIC
CASE 751A-02
5-2
FAST AND LS TTL DATA
SN54/74LS08
DC CHARACTERISTICS OVER OPERATING TEMPERATURE RANGE (unless otherwise specified)
S b l P
Limits
U i T C di iSymbol Parameter Min Typ Max Unit Test Conditions
VIH Input HIGH Voltage 2.0 VGuaranteed Input HIGH Voltage forAll Inputs
VIL Input LOW Voltage54 0.7
VGuaranteed Input LOW Voltage for
VIL Input LOW Voltage74 0.8
Vp g
All Inputs
VIK Input Clamp Diode Voltage –0.65 –1.5 V VCC = MIN, IIN = –18 mA
VOH Output HIGH Voltage54 2.5 3.5 V VCC = MIN, IOH = MAX, VIN = VIHVOH Output HIGH Voltage74 2.7 3.5 V
CC , OH , IN IHor VIL per Truth Table
VOL Output LOW Voltage54, 74 0.25 0.4 V IOL = 4.0 mA VCC = VCC MIN,
VIN = VIL or VIHVOL Output LOW Voltage74 0.35 0.5 V IOL = 8.0 mA
VIN = VIL or VIHper Truth Table
IIH Input HIGH Current20 µA VCC = MAX, VIN = 2.7 V
IIH Input HIGH Current0.1 mA VCC = MAX, VIN = 7.0 V
IIL Input LOW Current –0.4 mA VCC = MAX, VIN = 0.4 V
IOS Short Circuit Current (Note 1) –20 –100 mA VCC = MAX
ICC
Power Supply CurrentTotal, Output HIGH 4.8 mA VCC = MAXICCTotal, Output LOW 8.8
mA VCC MAX
Note 1: Not more than one output should be shorted at a time, nor for more than 1 second.
AC CHARACTERISTICS (TA = 25°C)
S b l P
Limits
U i T C di iSymbol Parameter Min Typ Max Unit Test Conditions
tPLH Turn-Off Delay, Input to Output 8.0 15 ns VCC = 5.0 V
tPHL Turn-On Delay, Input to Output 10 20 nsCC
CL = 15 pF
5-1
FAST AND LS TTL DATA
TRIPLE 3-INPUT NAND GATE
14 13 12 11 10 9
1 2 3 4 5 6
VCC
8
7
GND
GUARANTEED OPERATING RANGES
Symbol Parameter Min Typ Max Unit
VCC Supply Voltage 5474
4.54.75
5.05.0
5.55.25
V
TA Operating Ambient Temperature Range 5474
–550
2525
12570
°C
IOH Output Current — High 54, 74 –0.4 mA
IOL Output Current — Low 5474
4.08.0
mA
SN54/74LS10
TRIPLE 3-INPUT NAND GATE
LOW POWER SCHOTTKY
J SUFFIXCERAMIC
CASE 632-08
N SUFFIXPLASTIC
CASE 646-06
141
14
1
ORDERING INFORMATION
SN54LSXXJ CeramicSN74LSXXN PlasticSN74LSXXD SOIC
141
D SUFFIXSOIC
CASE 751A-02
5-2
FAST AND LS TTL DATA
SN54/74LS10
DC CHARACTERISTICS OVER OPERATING TEMPERATURE RANGE (unless otherwise specified)
S b l P
Limits
U i T C di iSymbol Parameter Min Typ Max Unit Test Conditions
VIH Input HIGH Voltage 2.0 VGuaranteed Input HIGH Voltage forAll Inputs
VIL Input LOW Voltage54 0.7
VGuaranteed Input LOW Voltage for
VIL Input LOW Voltage74 0.8
Vp g
All Inputs
VIK Input Clamp Diode Voltage –0.65 –1.5 V VCC = MIN, IIN = –18 mA
VOH Output HIGH Voltage54 2.5 3.5 V VCC = MIN, IOH = MAX, VIN = VIHVOH Output HIGH Voltage74 2.7 3.5 V
CC , OH , IN IHor VIL per Truth Table
VOL Output LOW Voltage54, 74 0.25 0.4 V IOL = 4.0 mA VCC = VCC MIN,
VIN = VIL or VIHVOL Output LOW Voltage74 0.35 0.5 V IOL = 8.0 mA
VIN = VIL or VIHper Truth Table
IIH Input HIGH Current20 µA VCC = MAX, VIN = 2.7 V
IIH Input HIGH Current0.1 mA VCC = MAX, VIN = 7.0 V
IIL Input LOW Current –0.4 mA VCC = MAX, VIN = 0.4 V
IOS Short Circuit Current (Note 1) –20 –100 mA VCC = MAX
ICC
Power Supply CurrentTotal, Output HIGH 1.2 mA VCC = MAXICC p
Total, Output LOW 3.3
mA VCC MAX
Note 1: Not more than one output should be shorted at a time, nor for more than 1 second.
AC CHARACTERISTICS (TA = 25°C)
S b l P
Limits
U i T C di iSymbol Parameter Min Typ Max Unit Test Conditions
tPLH Turn-Off Delay, Input to Output 9.0 15 ns VCC = 5.0 V
tPHL Turn-On Delay, Input to Output 10 15 nsCC
CL = 15 pF
This datasheet has been downloaded from:
www.DatasheetCatalog.com
Datasheets for electronic components.
5-1
FAST AND LS TTL DATA
QUAD 2-INPUT OR GATE
14 13 12 11 10 9
1 2 3 4 5 6
VCC
8
7
GND
GUARANTEED OPERATING RANGES
Symbol Parameter Min Typ Max Unit
VCC Supply Voltage 5474
4.54.75
5.05.0
5.55.25
V
TA Operating Ambient Temperature Range 5474
–550
2525
12570
°C
IOH Output Current — High 54, 74 –0.4 mA
IOL Output Current — Low 5474
4.08.0
mA
SN54/74LS32
QUAD 2-INPUT OR GATE
LOW POWER SCHOTTKY
J SUFFIXCERAMIC
CASE 632-08
N SUFFIXPLASTIC
CASE 646-06
141
14
1
ORDERING INFORMATION
SN54LSXXJ CeramicSN74LSXXN PlasticSN74LSXXD SOIC
141
D SUFFIXSOIC
CASE 751A-02
5-2
FAST AND LS TTL DATA
SN54/74LS32
DC CHARACTERISTICS OVER OPERATING TEMPERATURE RANGE (unless otherwise specified)
S b l P
Limits
U i T C di iSymbol Parameter Min Typ Max Unit Test Conditions
VIH Input HIGH Voltage 2.0 VGuaranteed Input HIGH Voltage forAll Inputs
VIL Input LOW Voltage54 0.7
VGuaranteed Input LOW Voltage for
VIL Input LOW Voltage74 0.8
Vp g
All Inputs
VIK Input Clamp Diode Voltage –0.65 –1.5 V VCC = MIN, IIN = –18 mA
VOH Output HIGH Voltage54 2.5 3.5 V VCC = MIN, IOH = MAX, VIN = VIHVOH Output HIGH Voltage74 2.7 3.5 V
CC , OH , IN IHor VIL per Truth Table
VOL Output LOW Voltage54, 74 0.25 0.4 V IOL = 4.0 mA VCC = VCC MIN,
VIN = VIL or VIHVOL Output LOW Voltage74 0.35 0.5 V IOL = 8.0 mA
VIN = VIL or VIHper Truth Table
IIH Input HIGH Current20 µA VCC = MAX, VIN = 2.7 V
IIH Input HIGH Current0.1 mA VCC = MAX, VIN = 7.0 V
IIL Input LOW Current –0.4 mA VCC = MAX, VIN = 0.4 V
IOS Short Circuit Current (Note 1) –20 –100 mA VCC = MAX
ICC
Power Supply CurrentTotal, Output HIGH 6.2 mA VCC = MAXICCTotal, Output LOW 9.8
mA VCC MAX
Note 1: Not more than one output should be shorted at a time, nor for more than 1 second.
AC CHARACTERISTICS (TA = 25°C)
S b l P
Limits
U i T C di iSymbol Parameter Min Typ Max Unit Test Conditions
tPLH Turn-Off Delay, Input to Output 14 22 ns VCC = 5.0 V
tPHL Turn-On Delay, Input to Output 14 22 nsCC
CL = 15 pF
5-56
FAST AND LS TTL DATA
BCD TO 7-SEGMENTDECODER/DRIVER
The SN54/74LS47 are Low Power Schottky BCD to 7-Segment Decod-er /Drivers consisting of NAND gates, input buffers and seven AND-OR-IN-VERT gates. They offer active LOW, high sink current outputs for drivingindicators directly. Seven NAND gates and one driver are connected in pairsto make BCD data and its complement available to the seven decodingAND-OR-INVERT gates. The remaining NAND gate and three input buffersprovide lamp test, blanking input / ripple-blanking output and ripple-blankinginput.
The circuits accept 4-bit binary-coded-decimal (BCD) and, depending onthe state of the auxiliary inputs, decodes this data to drive a 7-segment displayindicator. The relative positive-logic output levels, as well as conditionsrequired at the auxiliary inputs, are shown in the truth tables. Outputconfigurations of the SN54/74LS47 are designed to withstand the relativelyhigh voltages required for 7-segment indicators.
These outputs will withstand 15 V with a maximum reverse current of250 µA. Indicator segments requiring up to 24 mA of current may be drivendirectly from the SN74LS47 high performance output transistors. Displaypatterns for BCD input counts above nine are unique symbols to authenticateinput conditions.
The SN54/74LS47 incorporates automatic leading and/or trailing-edgezero-blanking control (RBI and RBO). Lamp test (LT) may be performed at anytime which the BI /RBO node is a HIGH level. This device also contains anoverriding blanking input (BI) which can be used to control the lamp intensityby varying the frequency and duty cycle of the BI input signal or to inhibit theoutputs.
• Lamp Intensity Modulation Capability (BI/RBO)• Open Collector Outputs• Lamp Test Provision• Leading/Trailing Zero Suppression• Input Clamp Diodes Limit High-Speed Termination Effects
14 13 12 11 10 9
1 2 3 4 5 6
VCC
7
16 15
8
f g a b c d e
B C LT BI / RBO RBI D A GND
CONNECTION DIAGRAM DIP (TOP VIEW)
PIN NAMES LOADING (Note a)
HIGH LOW
A, B, C, DRBILTBI /RBO
a, to g
BCD InputsRipple-Blanking InputLamp-Test InputBlanking Input orRipple-Blanking OutputOutputs
0.5 U.L.0.5 U.L.0.5 U.L.0.5 U.L.1.2 U.L.
Open-Collector
0.25 U.L.0.25 U.L.0.25 U.L.0.75 U.L.
2.0 U.L.15 (7.5) U.L.
NOTES:a) 1 Unit Load (U.L.) = 40 µA HIGH, 1.6 mA LOW.b) Output current measured at VOUT = 0.5 V
The Output LOW drive factor is 7.5 U.L. for Military (54) and 15 U.L. for Commercial (74) Temperature Ranges.
SN54/74LS47
BCD TO 7-SEGMENTDECODER/DRIVER
LOW POWER SCHOTTKY
J SUFFIXCERAMIC
CASE 620-09
N SUFFIXPLASTIC
CASE 648-08
161
16
1
ORDERING INFORMATION
SN54LSXXJ CeramicSN74LSXXN PlasticSN74LSXXD SOIC
161
D SUFFIXSOIC
CASE 751B-03
LOGIC SYMBOL
VCC = PIN 16GND = PIN 8
7 1 2 6 3 5
13 12 11 10 9 15 14 4
A B C D LT RBI
a b c d e f gBI/RBO
INPUTS OUTPUTS
TRUTH TABLE
5-57
FAST AND LS TTL DATA
SN54/74LS47
14 15
LOGIC DIAGRAM
NUMERICAL DESIGNATIONS — RESULTANT DISPLAYS
0 1 2 3 4 5 6 7 8 9 10 11 12 13
INPUT
BLANKING INPUT ORRIPPLE-BLANKINGOUTPUT
RIPPLE-BLANKINGINPUT
LAMP-TESTINPUT
A
B
C
D
a a
b b
c c
d d
e e
f f
g g
OUTPUT
DECIMALOR
FUNCTIONLT RBI D C B A BI/RBO a b c d e f g NOTE
0 H H L L L L H L L L L L L H A
1 H X L L L H H H L L H H H H A
2 H X L L H L H L L H L L H L
3 H X L L H H H L L L L H H L
4 H X L H L L H H L L H H L L
5 H X L H L H H L H L L H L L
6 H X L H H L H H H L L L L L
7 H X L H H H H L L L H H H H
8 H X H L L L H L L L L L L L
9 H X H L L H H L L L H H L L
10 H X H L H L H H H H L L H L
11 H X H L H H H H H L L H H L
12 H X H H L L H H L H H H L L
13 H X H H L H H L H H L H L L
14 H X H H H L H H H H L L L L
15 H X H H H H H H H H H H H H
BI X X X X X X L H H H H H H H B
RBI H L L L L L L H H H H H H H C
LT L X X X X X H L L L L L L L D
H = HIGH Voltage Level L = LOW Voltage Level X = Immaterial
NOTES:(A) BI/RBO is wire-AND logic serving as blanking Input (BI) and/or ripple-blanking output (RBO). The blanking out (BI) must be open or held
at a HIGH level when output functions 0 through 15 are desired, and ripple-blanking input (RBI) must be open or at a HIGH level if blankingof a decimal 0 is not desired. X = input may be HIGH or LOW.
(B) When a LOW level is applied to the blanking input (forced condition) all segment outputs go to a LOW level regardless of the state ofany other input condition.
(C) When ripple-blanking input (RBI) and inputs A, B, C, and D are at LOW level, with the lamp test input at HIGH level, all segment outputsgo to a HIGH level and the ripple-blanking output (RBO) goes to a LOW level (response condition).
(D) When the blanking input/ripple-blanking output (BI/RBO) is open or held at a HIGH level, and a LOW level is applied to lamp test input,all segment outputs go to a LOW level.
5-58
FAST AND LS TTL DATA
SN54/74LS47
GUARANTEED OPERATING RANGES
Symbol Parameter Min Typ Max Unit
VCC Supply Voltage 5474
4.54.75
5.05.0
5.55.25
V
TA Operating Ambient Temperature Range 5474
–550
2525
12570
°C
IOH Output Current — High BI /RBO 54, 74 –50 µA
IOL Output Current — Low BI /RBOBI /RBO
5474
1.63.2
mA
VO (off) Off-State Output Voltage a to g 54, 74 15 V
IO (on) On-State Output Current a to gOn-State Output Current a to g
5474
1224
mA
DC CHARACTERISTICS OVER OPERATING TEMPERATURE RANGE (unless otherwise specified)
Symbol Parameter
Limits
Unit Test ConditionsSymbol Parameter Min Typ Max Unit Test Conditions
VIH Input HIGH Voltage 2.0 VGuaranteed Input HIGH Theshold Voltagefor All Inputs
VIL Input LOW Voltage54 0.7
VGuaranteed Input LOW Threshold Voltagefor All InputsVIL Input LOW Voltage
74 0.8V
Guaranteed Input LOW Threshold Voltagefor All Inputs
VIK Input Clamp Diode Voltage –0.65 –1.5 V VCC = MIN, IIN = –18 mA
VOH Output HIGH Voltage, BI /RBO 2.4 4.2 VVCC = MIN, IOH = –50 µA,VIN = VIN or VIL per Truth TableVOH Output HIGH Voltage, BI /RBO 2.4 4.2 VVCC = MIN, IOH = –50 µA,VIN = VIN or VIL per Truth Table
VOLOutput LOW VoltageBI /RBO
54, 74 0.25 0.4 V IOL = 1.6 mA VCC = MIN, VIN = VIN orVIL per Truth TableVOL
Output LOW VoltageBI /RBO 74 0.35 0.5 V IOL = 3.2 mA
VCC = MIN, VIN = VIN orVIL per Truth Table
IO (off)Off-State Output Currenta thru g 250 µA
VCC = MAX, VIN = VIN or VIL per TruthTable, VO (off) = 15 V
VO (on)On-State Output Voltagea thru g
54, 74 0.25 0.4 V IO (on) = 12 mA VCC = MAX, VIN = VIHor VIL per Truth TableVO (on)
On-State Output Voltagea thru g 74 0.35 0.5 V IO (on) = 24 mA
CC = MAX, VIN = VIHor VIL per Truth Table
IIH Input HIGH Current20 µA VCC = MAX, VIN = 2.7 V
IIH Input HIGH Current0.1 mA VCC = MAX, VIN = 7.0 V
IILInput LOW Current BI/RBOAny Input except BI /RBO
–1.2–0.4 mA VCC = MAX, VIN = 0.4 V
IOS BI /RBO Output Short Circuit Current (Note 1) –0.3 –2.0 mA VCC = MAX, VOUT = 0 V
ICC Power Supply Current 7.0 13 mA VCC = MAX
Note 1: Not more than one output should be shorted at a time, nor for more than 1 second.
AC CHARACTERISTICS (TA = 25°C)
Symbol Parameter
Limits
Unit Test ConditionsSymbol Parameter Min Typ Max Unit Test Conditions
tPHLtPLH
Propagation Delay, AddressInput to Segment Output
100100
nsns VCC = 5.0 V
CL = 15 pFtPHLtPLH
Propagation Delay, RBI InputTo Segment Output
100100
nsns
VCC = 5.0 VCL = 15 pF
AC WAVEFORMS
VIN
VOUT
1.3 V 1.3 V
1.3 V 1.3 V
tPHL tPLH
Figure 1 Figure 2
1.3 V 1.3 V
1.3 V1.3 V
tPLHtPHL
VIN
VOUT
This datasheet has been download from:
www.datasheetcatalog.com
Datasheets for electronics components.
5-72
FAST AND LS TTL DATA
DUAL D-TYPE POSITIVEEDGE-TRIGGERED FLIP-FLOP
The SN54/74LS74A dual edge-triggered flip-flop utilizes Schottky TTL cir-cuitry to produce high speed D-type flip-flops. Each flip-flop has individualclear and set inputs, and also complementary Q and Q outputs.
Information at input D is transferred to the Q output on the positive-goingedge of the clock pulse. Clock triggering occurs at a voltage level of the clockpulse and is not directly related to the transition time of the positive-goingpulse. When the clock input is at either the HIGH or the LOW level, the D inputsignal has no effect.
LOGIC DIAGRAM (Each Flip-Flop)
SET (SD)4 (10)
CLEAR (CD)1 (13)
CLOCK3 (11)
D2 (12)
Q5 (9)
Q6 (8)
MODE SELECT — TRUTH TABLE
OPERATING MODEINPUTS OUTPUTS
OPERATING MODESD SD D Q Q
SetReset (Clear)*UndeterminedLoad “1” (Set)Load “0” (Reset)
LHLHH
HLLHH
XXXhl
HLHHL
LHHLH
* Both outputs will be HIGH while both SD and CD are LOW, but the output states are unpredictableif SD and CD go HIGH simultaneously. If the levels at the set and clear are near VIL maximum thenwe cannot guarantee to meet the minimum level for VOH.
H, h = HIGH Voltage LevelL, I = LOW Voltage LevelX = Don’t Carei, h (q) = Lower case letters indicate the state of the referenced input (or output) one set-up timei, h (q) = prior to the HIGH to LOW clock transition.
SN54/74LS74A
DUAL D-TYPE POSITIVEEDGE-TRIGGERED FLIP-FLOP
LOW POWER SCHOTTKY
J SUFFIXCERAMIC
CASE 632-08
N SUFFIXPLASTIC
CASE 646-06
141
14
1
ORDERING INFORMATION
SN54LSXXJ CeramicSN74LSXXN PlasticSN74LSXXD SOIC
141
D SUFFIXSOIC
CASE 751A-02
LOGIC SYMBOL
VCC = PIN 14GND = PIN 7
2
3
5D Q
CP
QCD
1
4
6
12
11
9D Q
CP
QCD
13
10
8
SD SD
5-73
FAST AND LS TTL DATA
SN54/74LS74A
GUARANTEED OPERATING RANGES
Symbol Parameter Min Typ Max Unit
VCC Supply Voltage 5474
4.54.75
5.05.0
5.55.25
V
TA Operating Ambient Temperature Range 5474
–550
2525
12570
°C
IOH Output Current — High 54, 74 –0.4 mA
IOL Output Current — Low 5474
4.08.0
mA
DC CHARACTERISTICS OVER OPERATING TEMPERATURE RANGE (unless otherwise specified)
Symbol Parameter
Limits
Unit Test ConditionsSymbol Parameter Min Typ Max Unit Test Conditions
VIH Input HIGH Voltage 2.0 VGuaranteed Input HIGH Voltage forAll Inputs
VIL Input LOW Voltage54 0.7
VGuaranteed Input LOW Voltage forAll InputsVIL Input LOW Voltage
74 0.8V
Guaranteed Input LOW Voltage forAll Inputs
VIK Input Clamp Diode Voltage –0.65 –1.5 V VCC = MIN, IIN = –18 mA
VOH Output HIGH Voltage54 2.5 3.5 V VCC = MIN, IOH = MAX, VIN = VIH
or VIL per Truth TableVOH Output HIGH Voltage74 2.7 3.5 V
VCC = MIN, IOH = MAX, VIN = VIHor VIL per Truth Table
VOL Output LOW Voltage54, 74 0.25 0.4 V IOL = 4.0 mA VCC = VCC MIN,
VIN = VIL or VIHper Truth Table
VOL Output LOW Voltage74 0.35 0.5 V IOL = 8.0 mA
VIN = VIL or VIHper Truth Table
IIH
Input High CurrentData, ClockSet, Clear
2040
µA VCC = MAX, VIN = 2.7 V
IIHData, ClockSet, Clear
0.10.2 mA VCC = MAX, VIN = 7.0 V
IIL
Input LOW CurrentData, ClockSet, Clear
–0.4–0.8
mA VCC = MAX, VIN = 0.4 V
IOS Output Short Circuit Current (Note 1) –20 –100 mA VCC = MAX
ICC Power Supply Current 8.0 mA VCC = MAX
Note 1: Not more than one output should be shorted at a time, nor for more than 1 second.
AC CHARACTERISTICS (TA = 25°C, VCC = 5.0 V)
Symbol Parameter
Limits
Unit Test ConditionsSymbol Parameter Min Typ Max Unit Test Conditions
fMAX Maximum Clock Frequency 25 33 MHz Figure 1VCC = 5.0 VCL = 15 pFtPLH
tPHLClock, Clear, Set to Output
13 25 nsFigure 1
VCC = 5.0 VCL = 15 pFtPLH
tPHLClock, Clear, Set to Output
25 40 nsFigure 1 CL = 15 pF
AC SETUP REQUIREMENTS (TA = 25°C)
Symbol Parameter
Limits
Unit Test ConditionsSymbol Parameter Min Typ Max Unit Test Conditions
tW(H) Clock 25 ns Figure 1
VCC = 5.0 V
tW(L) Clear, Set 25 ns Figure 2
VCC = 5.0 Vts
Data Setup Time — HIGHData Setup Time — LOW
20 nsFigure 1
VCC = 5.0 Vts
Data Setup Time — HIGHData Setup Time — LOW 20 ns
Figure 1CC = 5.0 V
th Hold Time 5.0 ns Figure 1
5-74
FAST AND LS TTL DATA
SN54/74LS74A
Figure 1. Clock to Output Delays, DataSet-Up and Hold Times, Clock Pulse Width
Figure 2. Set and Clear to Output Delays,Set and Clear Pulse Widths
AC WAVEFORMS
tW
1.3 V 1.3 V
tW
1.3 V 1.3 V
1.3 V
1.3 V1.3 V
1.3 V
tPLH tPHL
tPLHtPHL
SET
CLEAR
Q
Q
*The shaded areas indicate when the input is permitted to change for predictable output performance.
D *
CP
Q
Q
1.3 V 1.3 V
1.3 V1.3 V
1.3 V
1.3 V1.3 V
tPLHtPHL
tPLHtPHL
th(L)ts(L) tW(H)
tW(L)
ts(H)
th(H)
1fMAX
1.3 V
This datasheet has been download from:
www.datasheetcatalog.com
Datasheets for electronics components.
NOTES:tn = bit time before enablenegative-going transitiontn+1 = bit time after enablenegative-going transition
5-75
FAST AND LS TTL DATA
4-BIT D LATCHThe TTL/MSI SN54/74LS75 and SN54/74LS77 are latches used as tem-
porary storage for binary information between processing units and input /out-put or indicator units. Information present at a data (D) input is transferred tothe Q output when the Enable is HIGH and the Q output will follow the datainput as long as the Enable remains HIGH. When the Enable goes LOW, theinformation (that was present at the data input at the time the transition oc-curred) is retained at the Q output until the Enable is permitted to go HIGH.
The SN54 /74LS75 features complementary Q and Q output from a 4-bitlatch and is available in the 16-pin packages. For higher component densityapplications the SN54/74LS77 4-bit latch is available in the 14-pin packagewith Q outputs omitted.
14 13 12 11 10 9
1 2 3 4 5 6 7
16 15
8
CONNECTION DIAGRAMS DIP (TOP VIEW)
SN54/74LS75
14 13 12 11 10 9
1 2 3 4 5 6
8
7
SN54/74LS77
Q0
Q0
Q1 Q1 E0–1 GND Q2Q2 Q3
D0 D1 E2–3 VCC D2 D3 Q3
Q0 Q1 E0–1 GND NC Q2 Q3
D0 D1 E2–3 VCC D2 D3 NC
PIN NAMES LOADING (Note a)
HIGH LOW
D1–D4E0–1E2–3Q1–Q4Q1–Q4
Data InputsEnable Input Latches 0, 1Enable Input Latches 2, 3Latch Outputs (Note b)Complimentary Latch Outputs (Note b)
0.5 U.L.2.0 U.L.2.0 U.L.10 U.L.10 U.L.
0.25 U.L.1.0 U.L.1.0 U.L.
5 (2.5) U.L.5 (2.5) U.L.
NOTES:a) 1 Unit Load (U.L.) = 40 µA HIGH.b) The Output LOW drive factor is 2.5 U.L. for Military (54) and 5 U.L. for Commercial (74)
Temperature Ranges.
TRUTH TABLE(Each latch)
tn tn+1
DHL
QHL
SN54/74LS75SN54/74LS77
4-BIT D LATCH
LOW POWER SCHOTTKY
J SUFFIXCERAMIC
CASE 620-09
N SUFFIXPLASTIC
CASE 648-08
161
16
1
ORDERING INFORMATION
SN54LSXXJ CeramicSN74LSXXN PlasticSN74LSXXD SOIC
161
D SUFFIXSOIC
CASE 751B-03
J SUFFIXCERAMIC
CASE 632-08
N SUFFIXPLASTIC
CASE 646-06
141
14
1
141
D SUFFIXSOIC
CASE 751A-02
5-76
FAST AND LS TTL DATA
SN54/74LS75
LOGIC SYMBOLS
VCC = PIN 5GND = PIN 12
2 3 6 7
16 1 15 14 10 11 9 8
D0 D1 D2 D313
4
E0–1E2–3
Q0 Q1 Q2 Q3Q0 Q1 Q2 Q3
SN54/74LS75
VCC = PIN 4GND = PIN 11NC = PIN 7, 10
1 2 5 6
14 13 9 8
D0 D1 D2 D312
3
E0–1E2–3
Q0 Q3Q1 Q2
SN54/74LS77
DC CHARACTERISTICS OVER OPERATING TEMPERATURE RANGE (unless otherwise specified)
Symbol Parameter
Limits
Unit Test ConditionsSymbol Parameter Min Typ Max Unit Test Conditions
VIH Input HIGH Voltage 2.0 VGuaranteed Input HIGH Voltage forAll Inputs
VIL Input LOW Voltage54 0.7
VGuaranteed Input LOW Voltage forAll InputsVIL Input LOW Voltage
74 0.8V
Guaranteed Input LOW Voltage forAll Inputs
VIK Input Clamp Diode Voltage –0.65 –1.5 V VCC = MIN, IIN = –18 mA
VOH Output HIGH Voltage54 2.5 3.5 V VCC = MIN, IOH = MAX, VIN = VIH
or VIL per Truth TableVOH Output HIGH Voltage74 2.7 3.5 V
VCC = MIN, IOH = MAX, VIN = VIHor VIL per Truth Table
VOL Output LOW Voltage54, 74 0.25 0.4 V IOL = 4.0 mA VCC = VCC MIN,
VIN = VIL or VIHper Truth Table
VOL Output LOW Voltage74 0.35 0.5 V IOL = 8.0 mA
VIN = VIL or VIHper Truth Table
IIH Input HIGH Current
D InputE Input
2080
µA VCC = MAX, VIN = 2.7 V
IIH Input HIGH CurrentD InputE Input
0.10.4
mA VCC = MAX, VIN = 7.0 V
IIL Input LOW CurrentD InputE Input
–0.4–1.6 mA VCC = MAX, VIN = 0.4 V
IOS Short Circuit Current (Note 1) –20 –100 mA VCC = MAX
ICC Power Supply Current 12 mA VCC = MAX
Note 1: Not more than one output should be shorted at a time, nor for more than 1 second.
AC CHARACTERISTICS (TA = 25°C, VCC = 5.0 V)
Symbol Parameter
Limits
Unit Test ConditionsSymbol Parameter Min Typ Max Unit Test Conditions
tPLHtPHL
Propagation Delay, Data to Q159.0
2717 ns
VCC = 5.0 VCL = 15 pF
tPLHtPHL
Propagation Delay, Data to Q127.0
2015 ns
VCC = 5.0 VCL = 15 pFtPLH
tPHLPropagation Delay, Enable to Q
1514
2725 ns
VCC = 5.0 VCL = 15 pF
tPLHtPHL
Propagation Delay, Enable to Q167.0
3015 ns
5-77
FAST AND LS TTL DATA
SN54/74LS77
DC CHARACTERISTICS OVER OPERATING TEMPERATURE RANGE (unless otherwise specified)
Symbol Parameter
Limits
Unit Test ConditionsSymbol Parameter Min Typ Max Unit Test Conditions
VIH Input HIGH Voltage 2.0 VGuaranteed Input HIGH Voltage forAll Inputs
VIL Input LOW Voltage54 0.7
VGuaranteed Input LOW Voltage forAll InputsVIL Input LOW Voltage
74 0.8V
Guaranteed Input LOW Voltage forAll Inputs
VIK Input Clamp Diode Voltage –0.65 –1.5 V VCC = MIN, IIN = –18 mA
VOH Output HIGH Voltage54 2.5 3.5 V VCC = MIN, IOH = MAX, VIN = VIH
or VIL per Truth TableVOH Output HIGH Voltage74 2.7 3.5 V
VCC = MIN, IOH = MAX, VIN = VIHor VIL per Truth Table
VOL Output LOW Voltage54, 74 0.25 0.4 V IOL = 4.0 mA VCC = VCC MIN,
VIN = VIL or VIHper Truth Table
VOL Output LOW Voltage74 0.35 0.5 V IOL = 8.0 mA
VIN = VIL or VIHper Truth Table
IIH Input HIGH Current
D InputE Input
2080
µA VCC = MAX, VIN = 2.7 V
IIH Input HIGH CurrentD InputE Input
0.10.4
mA VCC = MAX, VIN = 7.0 V
IIL Input LOW CurrentD InputE Input
–0.4–1.6 mA VCC = MAX, VIN = 0.4 V
IOS Short Circuit Current (Note 1) –20 –100 mA VCC = MAX
ICC Power Supply Current 13 mA VCC = MAX
Note 1: Not more than one output should be shorted at a time, nor for more than 1 second.
AC CHARACTERISTICS (TA = 25°C, VCC = 5.0 V)
Symbol Parameter
Limits
Unit Test ConditionsSymbol Parameter Min Typ Max Unit Test Conditions
tPLHtPHL
Propagation Delay, Data to Q119.0
1917 ns
VCC = 5.0 VCL = 15 pFtPLH
tPHLPropagation Delay, Enable to Q
1010
1818 ns
VCC = 5.0 VCL = 15 pF
5-78
FAST AND LS TTL DATA
SN54/74LS75 � SN54/74LS77
LOGIC DIAGRAM
DATA
ENABLE
TO OTHER LATCH
Q (SN54/74LS75 ONLY)Q
GUARANTEED OPERATING RANGES
Symbol Parameter Min Typ Max Unit
VCC Supply Voltage 5474
4.54.75
5.05.0
5.55.25
V
TA Operating Ambient Temperature Range 5474
–550
2525
12570
°C
IOH Output Current — High 54, 74 –0.4 mA
IOL Output Current — Low 5474
4.08.0
mA
AC SETUP REQUIREMENTS (TA = 25°C, VCC = 5.0 V)
Symbol Parameter
Limits
Unit Test ConditionsSymbol Parameter Min Typ Max Unit Test Conditions
tW Enable Pulse Width High 20 ns
VCC = 5.0 Vts Setup Time 20 ns VCC = 5.0 V
th Hold Time 0 ns
CC = 5.0 V
AC WAVEFORMS
D
E
Q
Q
1.3 V 1.3 V
1.3 V 1.3 V 1.3 V
1.3 V 1.3 V
1.3 V1.3 V
thts
tPLH
tPLH tPHL
tPHL
tPLHtPHL
tPHL tPLH
DEFINITION OF TERMS
SETUP TIME (ts) — is defined as the minimum time required for the correct logic level to be present at the logic input prior to theclock transition from HIGH-to-LOW in order to be recognized and transferred to the outputs.
HOLD TIME (th) — is defined as the minimum time following the clock transition from HIGH-to-LOW that the logic level must bemaintained at the input in order to ensure continued recognition. A negative HOLD TIME indicates that the correct logic level maybe released prior to the clock transition from HIGH-to-LOW and still be recognized.
This datasheet has been download from:
www.datasheetcatalog.com
Datasheets for electronics components.
5-79
FAST AND LS TTL DATA
DUAL JK FLIP-FLOPWITH SET AND CLEAR
The SN54/74LS76A offers individual J, K, Clock Pulse, Direct Set and Di-rect Clear inputs. These dual flip-flops are designed so that when the clockgoes HIGH, the inputs are enabled and data will be accepted. The Logic Levelof the J and K inputs will perform according to the Truth Table as long as mini-mum set-up times are observed. Input data is transferred to the outputs on theHIGH-to-LOW clock transitions.
MODE SELECT — TRUTH TABLE
OPERATING MODEINPUTS OUTPUTS
OPERATING MODESD CD J K Q Q
SetReset (Clear)*UndeterminedToggleLoad “0” (Reset)Load “1” (Set)Hold
LHLHHHH
HLLHHHH
XXXhlhl
XXXhhll
HLHqLHq
LHHqHLq
*Both outputs will be HIGH while both SD and CD are LOW, but the output states are unpredictableif SD and CD go HIGH simultaneously.
H,h = HIGH Voltage LevelL,l = LOW Voltage LevelX = Immateriall, h (q) = Lower case letters indicate the state of the referenced input (or output) one setup time priorto the HIGH-to-LOW clock transition
LOGIC DIAGRAM
Q
CLEAR (CD)
J
CLOCK (CP)
K
SET (SD)
Q
SN54/74LS76A
DUAL JK FLIP-FLOPWITH SET AND CLEAR
LOW POWER SCHOTTKY
LOGIC SYMBOL
16
1
4
15
14
K Q
CP
J Q
SD
VCC = PIN 5GND = PIN 13
12
6
9
11
10
K Q
CP
J QCD
7
J SUFFIXCERAMIC
CASE 620-09
N SUFFIXPLASTIC
CASE 648-08
161
16
1
ORDERING INFORMATION
SN54LSXXJ CeramicSN74LSXXN PlasticSN74LSXXD SOIC
161
D SUFFIXSOIC
CASE 751B-03
2
3 8
CD
SD
5-80
FAST AND LS TTL DATA
SN54/74LS76A
GUARANTEED OPERATING RANGES
Symbol Parameter Min Typ Max Unit
VCC Supply Voltage 5474
4.54.75
5.05.0
5.55.25
V
TA Operating Ambient Temperature Range 5474
–550
2525
12570
°C
IOH Output Current — High 54, 74 –0.4 mA
IOL Output Current — Low 5474
4.08.0
mA
DC CHARACTERISTICS OVER OPERATING TEMPERATURE RANGE (unless otherwise specified)
Symbol Parameter
Limits
Unit Test ConditionsSymbol Parameter Min Typ Max Unit Test Conditions
VIH Input HIGH Voltage 2.0 VGuaranteed Input HIGH Voltage forAll Inputs
VIL Input LOW Voltage54 0.7
VGuaranteed Input LOW Voltage forAll InputsVIL Input LOW Voltage
74 0.8V
Guaranteed Input LOW Voltage forAll Inputs
VIK Input Clamp Diode Voltage –0.65 –1.5 V VCC = MIN, IIN = –18 mA
VOH Output HIGH Voltage54 2.5 3.5 V VCC = MIN, IOH = MAX, VIN = VIH
or VIL per Truth TableVOH Output HIGH Voltage74 2.7 3.5 V
VCC = MIN, IOH = MAX, VIN = VIHor VIL per Truth Table
VOL Output LOW Voltage54, 74 0.25 0.4 V IOL = 4.0 mA VCC = VCC MIN,
VIN = VIL or VIHper Truth Table
VOL Output LOW Voltage74 0.35 0.5 V IOL = 8.0 mA
VIN = VIL or VIHper Truth Table
IIH Input HIGH Current
J, KClearClock
206080
µA VCC = MAX, VIN = 2.7 V
IIH Input HIGH CurrentJ, KClearClock
0.10.30.4
mA VCC = MAX, VIN = 7.0 V
IIL Input LOW CurrentJ, KClear, Clock
–0.4–0.8 mA VCC = MAX, VIN = 0.4 V
IOS Short Circuit Current (Note 1) –20 –100 mA VCC = MAX
ICC Power Supply Current 6.0 mA VCC = MAX
Note 1: Not more than one output should be shorted at a time, nor for more than 1 second.
AC CHARACTERISTICS (TA = 25°C, VCC = 5.0 V)
Symbol Parameter
Limits
Unit Test ConditionsSymbol Parameter Min Typ Max Unit Test Conditions
fMAX Maximum Clock Frequency 30 45 MHzVCC = 5.0 VCL = 15 pFtPLH
tPHLClock, Clear, Set to Output
15 20 nsVCC = 5.0 VCL = 15 pFtPLH
tPHLClock, Clear, Set to Output
15 20 nsCL = 15 pF
AC SETUP REQUIREMENTS (TA = 25°C)
Symbol Parameter
Limits
Unit Test ConditionsSymbol Parameter Min Typ Max Unit Test Conditions
tW Clock Pulse Width High 20 ns
VCC = 5.0 VtW Clear Set Pulse Width 25 ns
VCC = 5.0 Vts Setup Time 20 ns
VCC = 5.0 V
th Hold Time 0 ns
This datasheet has been download from:
www.datasheetcatalog.com
Datasheets for electronics components.
Semiconductor Components Industries, LLC, 2001
October, 2001 – Rev. 71 Publication Order Number:
SN74LS76A/D
SN74LS76A
Dual JK Flip-Flopwith Set and Clear
The SN74LS76A offers individual J, K, Clock Pulse, Direct Set andDirect Clear inputs. These dual flip-flops are designed so that whenthe clock goes HIGH, the inputs are enabled and data will be accepted.The Logic Level of the J and K inputs will perform according to theTruth Table as long as minimum set-up times are observed. Input datais transferred to the outputs on the HIGH-to-LOW clock transitions.
MODE SELECT – TRUTH TABLE
OPERATING INPUTS OUTPUTSOPERATINGMODE SD CD J K Q Q
SetReset (Clear)*UndeterminedToggleLoad “0” (Reset)Load “1” (Set)Hold
LHLHHHH
HLLHHHH
XXXhlhl
XXXhhll
HLHqLHq
LHHqHLq
* Both outputs will be HIGH while both SD and CD are LOW, but the outputstates are unpredictable if SD and CD go HIGH simultaneously.
H, h = HIGH Voltage Level
L, I = LOW Voltage Level
X = Immaterial
l, h (q) = Lower case letters indicate the state of the referenced input
i, h (q) = (or output) one setup time prior to the HIGH–to–LOW clock transition
GUARANTEED OPERATING RANGES
Symbol Parameter Min Typ Max Unit
VCC Supply Voltage 4.75 5.0 5.25 V
TA Operating AmbientTemperature Range
0 25 70 °C
IOH Output Current – High –0.4 mA
IOL Output Current – Low 8.0 mA
LOWPOWER
SCHOTTKY
SOICD SUFFIX
CASE 751B
PLASTICN SUFFIXCASE 648
16
1
16
1
Device Package Shipping
ORDERING INFORMATION
SN74LS76AN 16 Pin DIP 2000 Units/Box
SN74LS76AD SOIC–16 38 Units/Rail
SN74LS76ADR2 SOIC–16 2500/Tape & Reel
http://onsemi.com
SN74LS76A
http://onsemi.com2
LOGIC DIAGRAM
Q
CLEAR (CD)
J
CLOCK (CP)
K
SET (SD)
Q
LOGIC SYMBOL
16
1
4
15
14
K Q
CP
J Q
SD
VCC = PIN 5
GND = PIN 13
12
6
9
11
10
K Q
CP
J QCD
72
3 8
CD
SD
DC CHARACTERISTICS OVER OPERATING TEMPERATURE RANGE (unless otherwise specified)
Limits
Symbol Parameter Min Typ Max Unit Test Conditions
VIH Input HIGH Voltage 2.0 VGuaranteed Input HIGH Voltage forAll Inputs
VIL Input LOW Voltage0.8
VGuaranteed Input LOW Voltage forAll Inputs
VIK Input Clamp Diode Voltage –0.65 –1.5 V VCC = MIN, IIN = –18 mA
VOH Output HIGH Voltage2.7 3.5 V VCC = MIN, IOH = MAX, VIN = VIH
or VIL per Truth Table
VOL Output LOW Voltage0.25 0.4 V IOL = 4.0 mA VCC = VCC MIN,
VIN VIL or VIHVOL Output LOW Voltage0.35 0.5 V IOL = 8.0 mA
VIN = VIL or VIHper Truth Table
IIH Input HIGH Current
J, KClearClock
206080
µA VCC = MAX, VIN = 2.7 V
IIH Input HIGH CurrentJ, KClearClock
0.10.30.4
mA VCC = MAX, VIN = 7.0 V
IIL Input LOW CurrentJ, KClear, Clock
–0.4–0.8 mA VCC = MAX, VIN = 0.4 V
IOS Short Circuit Current (Note 1) –20 –100 mA VCC = MAX
ICC Power Supply Current 6.0 mA VCC = MAX
Note 1: Not more than one output should be shorted at a time, nor for more than 1 second.
AC CHARACTERISTICS (TA = 25°C, VCC = 5.0 V)
Limits
Symbol Parameter Min Typ Max Unit Test Conditions
fMAX Maximum Clock Frequency 30 45 MHz
tPLH Clock Clear Set to Output15 20 ns VCC = 5.0 V
CL = 15 pFtPLHtPHL
Clock, Clear, Set to Output15 20 ns
CL = 15 pF
AC SETUP REQUIREMENTS (TA = 25°C)
Limits
Symbol Parameter Min Typ Max Unit Test Conditions
tW Clock Pulse Width High 20 ns
tW Clear Set Pulse Width 25 nsVCC 5 0 V
ts Setup Time 20 nsVCC = 5.0 V
th Hold Time 0 ns
SN74LS76A
http://onsemi.com3
PACKAGE DIMENSIONS
N SUFFIXPLASTIC PACKAGE
CASE 648–08ISSUE R
NOTES:1. DIMENSIONING AND TOLERANCING PER ANSI
Y14.5M, 1982.2. CONTROLLING DIMENSION: INCH.3. DIMENSION L TO CENTER OF LEADS WHEN
FORMED PARALLEL.4. DIMENSION B DOES NOT INCLUDE MOLD FLASH.5. ROUNDED CORNERS OPTIONAL.
–A–
B
F C
S
HG
D
J
L
M
16 PL
SEATING
1 8
916
K
PLANE–T–
MAM0.25 (0.010) T
DIM MIN MAX MIN MAX
MILLIMETERSINCHES
A 0.740 0.770 18.80 19.55
B 0.250 0.270 6.35 6.85
C 0.145 0.175 3.69 4.44
D 0.015 0.021 0.39 0.53
F 0.040 0.70 1.02 1.77
G 0.100 BSC 2.54 BSC
H 0.050 BSC 1.27 BSC
J 0.008 0.015 0.21 0.38
K 0.110 0.130 2.80 3.30
L 0.295 0.305 7.50 7.74
M 0 10 0 10
S 0.020 0.040 0.51 1.01����
D SUFFIXPLASTIC SOIC PACKAGE
CASE 751B–05ISSUE J
NOTES:1. DIMENSIONING AND TOLERANCING PER ANSI
Y14.5M, 1982.2. CONTROLLING DIMENSION: MILLIMETER.3. DIMENSIONS A AND B DO NOT INCLUDE
MOLD PROTRUSION.4. MAXIMUM MOLD PROTRUSION 0.15 (0.006)
PER SIDE.5. DIMENSION D DOES NOT INCLUDE DAMBAR
PROTRUSION. ALLOWABLE DAMBARPROTRUSION SHALL BE 0.127 (0.005) TOTALIN EXCESS OF THE D DIMENSION ATMAXIMUM MATERIAL CONDITION.
1 8
16 9
SEATING
PLANE
F
JM
R X 45�
G
8 PLP–B–
–A–
M0.25 (0.010) B S
–T–
D
K
C
16 PL
SBM0.25 (0.010) A ST
DIM MIN MAX MIN MAX
INCHESMILLIMETERS
A 9.80 10.00 0.386 0.393
B 3.80 4.00 0.150 0.157
C 1.35 1.75 0.054 0.068
D 0.35 0.49 0.014 0.019
F 0.40 1.25 0.016 0.049
G 1.27 BSC 0.050 BSC
J 0.19 0.25 0.008 0.009
K 0.10 0.25 0.004 0.009
M 0 7 0 7
P 5.80 6.20 0.229 0.244
R 0.25 0.50 0.010 0.019
� � � �
SN74LS76A
http://onsemi.com4
ON Semiconductor and are trademarks of Semiconductor Components Industries, LLC (SCILLC). SCILLC reserves the right to make changeswithout further notice to any products herein. SCILLC makes no warranty, representation or guarantee regarding the suitability of its products for any particularpurpose, nor does SCILLC assume any liability arising out of the application or use of any product or circuit, and specifically disclaims any and all liability,including without limitation special, consequential or incidental damages. “Typical” parameters which may be provided in SCILLC data sheets and/orspecifications can and do vary in different applications and actual performance may vary over time. All operating parameters, including “Typicals” must bevalidated for each customer application by customer’s technical experts. SCILLC does not convey any license under its patent rights nor the rights of others.SCILLC products are not designed, intended, or authorized for use as components in systems intended for surgical implant into the body, or other applicationsintended to support or sustain life, or for any other application in which the failure of the SCILLC product could create a situation where personal injury ordeath may occur. Should Buyer purchase or use SCILLC products for any such unintended or unauthorized application, Buyer shall indemnify and holdSCILLC and its officers, employees, subsidiaries, affiliates, and distributors harmless against all claims, costs, damages, and expenses, and reasonableattorney fees arising out of, directly or indirectly, any claim of personal injury or death associated with such unintended or unauthorized use, even if such claimalleges that SCILLC was negligent regarding the design or manufacture of the part. SCILLC is an Equal Opportunity/Affirmative Action Employer.
PUBLICATION ORDERING INFORMATIONJAPAN : ON Semiconductor, Japan Customer Focus Center4–32–1 Nishi–Gotanda, Shinagawa–ku, Tokyo, Japan 141–0031Phone : 81–3–5740–2700Email : [email protected]
ON Semiconductor Website : http://onsemi.com
For additional information, please contact your localSales Representative.
SN74LS76A/D
Literature Fulfillment :Literature Distribution Center for ON SemiconductorP.O. Box 5163, Denver, Colorado 80217 USAPhone : 303–675–2175 or 800–344–3860 Toll Free USA/CanadaFax: 303–675–2176 or 800–344–3867 Toll Free USA/CanadaEmail : [email protected]
N. American Technical Support : 800–282–9855 Toll Free USA/Canada
This datasheet has been download from:
www.datasheetcatalog.com
Datasheets for electronics components.
5-81
FAST AND LS TTL DATA
4-BIT BINARY FULL ADDERWITH FAST CARRY
The SN54 /74LS83A is a high-speed 4-Bit binary Full Adder with internalcarry lookahead. It accepts two 4-bit binary words (A1–A4, B1–B4) and aCarry Input (C0). It generates the binary Sum outputs ∑1–∑4) and the CarryOutput (C4) from the most significant bit. The LS83A operates with eitheractive HIGH or active LOW operands (positive or negative logic). TheSN54/74LS283 is recommended for new designs since it is identical infunction with this device and features standard corner power pins.
14 13 12 11 10 9
1 2 3 4 5 6
B4
7
16 15
8
Σ4 C4 C0 GND B1 A1 Σ1
A4 Σ3 A3 Σ2 B2 A2
CONNECTION DIAGRAM DIP (TOP VIEW)
B3 VCC
NOTE:The Flatpak version has thesame pinouts (ConnectionDiagram) as the Dual In-LinePackage.
PIN NAMES LOADING (Note a)
HIGH LOW
A1–A4B1–B4C0Σ1–Σ4C4
Operand A InputsOperand B InputsCarry InputSum Outputs (Note b)Carry Output (Note b)
1.0 U.L.1.0 U.L.0.5 U.L.10 U.L.10 U.L.
0.5 U.L.0.5 U.L.
0.25 U.L.5 (2.5) U.L.5 (2.5) U.L.
NOTES:a) 1 TTL Unit Load (U.L.) = 40 µA HIGH/1.6 mA LOW.b) The Output LOW drive factor is 2.5 U.L. for Military (54) and 5 U.L. for Commercial (74)
Temperature Ranges.
SN54/74LS83A
4-BIT BINARY FULL ADDERWITH FAST CARRY
LOW POWER SCHOTTKY
J SUFFIXCERAMIC
CASE 620-09
N SUFFIXPLASTIC
CASE 648-08
161
16
1
ORDERING INFORMATION
SN54LSXXJ CeramicSN74LSXXN PlasticSN74LSXXD SOIC
161
D SUFFIXSOIC
CASE 751B-03
LOGIC SYMBOL
10 11 8 7 3 4 1 16
9 6 2 15 14
13 14C0
B1 A2 B2 A3 B3 A4 B4C4
∑1∑2 ∑3∑4 C4
LOGIC DIAGRAMVCC = PIN 5GND = PIN 12 = PIN NUMBERS
C1 C2 C3
C0 A1 B1 A2 B2 A3 B3 A4 B4
C4∑1 ∑2 ∑3 ∑4
15
3 410 11 161
26
7
9
13 8
14
5-82
FAST AND LS TTL DATA
SN54/74LS83A
FUNCTIONAL DESCRIPTION
The LS83A adds two 4-bit binary words (A plus B) plus the incoming carry. The binary sum appears on the sum outputs (∑1–∑4)and outgoing carry (C4) outputs.
C0 + (A1+B1)+2(A2+B2)+4(A3+B3)+8(A4+B4) = ∑1+2∑2+4∑3+8∑4+16C4
Where: (+) = plus
Due to the symmetry of the binary add function the LS83A can be used with either all inputs and outputs active HIGH (positivelogic) or with all inputs and outputs active LOW (negative logic). Note that with active HIGH Inputs, Carry Input can not be left open,but must be held LOW when no carry in is intended.
Example:
C0 A1 A2 A3 A4 B1 B2 B3 B4 ∑1 ∑2 ∑3 ∑4 C4
Logic Levels L L H L H H L L H H H L L H
Active HIGH 0 0 1 0 1 1 0 0 1 1 1 0 0 1 (10+9 = 19)
Active LOW 1 1 0 1 0 0 1 1 0 0 0 1 1 0 (carry+5+6 = 12)
Interchanging inputs of equal weight does not affect the operation, thus C0, A1, B1, can be arbitrarily assigned to pins 10, 11,13, etc.
FUNCTIONAL TRUTH TABLE
C (n–1) An Bn ∑n Cn
L L L L L
L L H H LL H L H LL H H L HH L L H LH L H L HH H L L HH H H H H
C1 — C3 are generated internallyC0 — is an external inputC4 — is an output generated internally
GUARANTEED OPERATING RANGES
Symbol Parameter Min Typ Max Unit
VCC Supply Voltage 5474
4.54.75
5.05.0
5.55.25
V
TA Operating Ambient Temperature Range 5474
–550
2525
12570
°C
IOH Output Current — High 54, 74 –0.4 mA
IOL Output Current — Low 5474
4.08.0
mA
5-83
FAST AND LS TTL DATA
SN54/74LS83A
DC CHARACTERISTICS OVER OPERATING TEMPERATURE RANGE (unless otherwise specified)
Symbol Parameter
Limits
Unit Test ConditionsSymbol Parameter Min Typ Max Unit Test Conditions
VIH Input HIGH Voltage 2.0 VGuaranteed Input HIGH Voltage forAll Inputs
VIL Input LOW Voltage54 0.7
VGuaranteed Input LOW Voltage forAll InputsVIL Input LOW Voltage
74 0.8V
Guaranteed Input LOW Voltage forAll Inputs
VIK Input Clamp Diode Voltage –0.65 –1.5 V VCC = MIN, IIN = –18 mA
VOH Output HIGH Voltage54 2.5 3.5 V VCC = MIN, IOH = MAX, VIN = VIH
per Truth TableVOH Output HIGH Voltage54 2.5 3.5 V VCC = MIN, IOH = MAX, VIN = VIH
per Truth TableVOH Output HIGH Voltage74 2.7 3.5 V
VCC = MIN, IOH = MAX, VIN = VIH per Truth Table
VOL Output LOW Voltage54, 74 0.25 0.4 V IOL = 4.0 mA VCC = VCC MIN,
VIN = VIL or VIHper Truth Table
VOL Output LOW Voltage74 0.35 0.5 V IOL = 8.0 mA
VIN = VIL or VIHper Truth Table
IIH
Input HIGH CurrentC0A or B
2040
µA VCC = MAX, VIN = 2.7 V
IIHC0A or B
0.10.2 mA VCC = MAX, VIN = 7.0 V
IIL
Input LOW CurrentC0A or B
–0.4–0.8
mA VCC = MAX, VIN = 0.4 V
IOS Output Short Circuit Current (Note 1) –20 –100 mA VCC = MAX
ICC Power Supply CurrentAll Inputs GroundedAll Inputs at 4.5 V, Except BAll Inputs at 4.5 V
393434
mA VCC = MAX
Note 1: Not more than one output should be shorted at a time, nor for more than 1 second.
AC CHARACTERISTICS (TA = 25°C)
Symbol Parameter
Limits
Unit Test ConditionsSymbol Parameter Min Typ Max Unit Test Conditions
tPLHtPHL
Propagation Delay, C0 Inputto any Σ Output
1615
2424
ns
VCC = 5.0 VCL = 15 pF
Figures 1 and 2
tPLHtPHL
Propagation Delay, Any A orB Input to Σ Outputs
1515
2424
nsVCC = 5.0 VCL = 15 pF
Figures 1 and 2tPLHtPHL
Propagation Delay, C0 Inputto C4 Output
1115
1722
nsCL = 15 pF
Figures 1 and 2
tPLHtPHL
Propagation Delay, Any A orB Input to C4 Output
1112
1717
ns
Figure 1 Figure 2
AC WAVEFORMS
VIN
VOUT
1.3 V
tPHL
1.3 V
1.3 V 1.3 V
tPLH
VIN
VOUT
1.3 V
tPLH
1.3 V
1.3 V 1.3 V
tPHL
This datasheet has been download from:
www.datasheetcatalog.com
Datasheets for electronics components.
5-84
FAST AND LS TTL DATA
4-BIT MAGNITUDECOMPARATOR
The SN54/74LS85 is a 4-Bit Magnitude Camparator which compares two4-bit words (A, B), each word having four Parallel Inputs (A0–A3, B0–B3); A3,B3 being the most significant inputs. Operation is not restricted to binarycodes, the device will work with any monotonic code. Three Outputs areprovided: “A greater than B” (OA>B), “A less than B” (OA<B), “A equal to B”(OA=B). Three Expander Inputs, IA>B, IA<B, IA=B, allow cascading withoutexternal gates. For proper compare operation, the Expander Inputs to theleast significant position must be connected as follows: IA<B= IA>B = L, IA=B= H. For serial (ripple) expansion, the OA>B, OA<B and OA=B Outputs areconnected respectively to the IA>B, IA<B, and IA=B Inputs of the next mostsignificant comparator, as shown in Figure 1. Refer to Applications section ofdata sheet for high speed method of comparing large words.
The Truth Table on the following page describes the operation of theSN54/74LS85 under all possible logic conditions. The upper 11 lines describethe normal operation under all conditions that will occur in a single device orin a series expansion scheme. The lower five lines describe the operationunder abnormal conditions on the cascading inputs. These conditions occurwhen the parallel expansion technique is used.
• Easily Expandable• Binary or BCD Comparison• OA>B, OA<B, and OA=B Outputs Available
CONNECTION DIAGRAM DIP (TOP VIEW)
NOTE:The Flatpak version has thesame pinouts (ConnectionDiagram) as the Dual In-LinePackage.
14 13 12 11 10 9
1 2 3 4 5 6 7
16 15
8
VCC
B3
A3 B2 A2 A1 A0B1 B0
IA<B IA=B IA>B OA>B OA=B OA<B GND
PIN NAMES LOADING (Note a)
HIGH LOW
A0–A3, B0–B3IA=BIA<B, IA>BOA>BOA<BOA=B
Parallel InputsA = B Expander InputsA < B, A > B, Expander InputsA Greater Than B Output (Note b)B Greater Than A Output (Note b)A Equal to B Output (Note b)
1.5 U.L.1.5 U.L.0.5 U.L.10 U.L.10 U.L.10 U.L.
0.75 U.L.0.75 U.L.0.25 U.L.
5 (2.5) U.L.5 (2.5) U.L.5 (2.5) U.L.
NOTES:a) 1 TTL Unit Load (U.L.) = 40 µA HIGH/1.6 mA LOW.b) The Output LOW drive factor is 2.5 U.L. for Military (54) and 5 U.L. for Commercial (74)
Temperature Ranges.
SN54/74LS85
4-BIT MAGNITUDECOMPARATOR
LOW POWER SCHOTTKY
J SUFFIXCERAMIC
CASE 620-09
N SUFFIXPLASTIC
CASE 648-08
161
16
1
ORDERING INFORMATION
SN54LSXXJ CeramicSN74LSXXN PlasticSN74LSXXD SOIC
161
D SUFFIXSOIC
CASE 751B-03
LOGIC SYMBOL
VCC = PIN 16GND = PIN 8
10 12 13 15 9 11 14 1
423
576
A0 A1 A2 A3 B0 B1 B2 B3IA>BIA<BIA=B
OA>BOA<BOA=B
H = HIGH LevelL = LOW LevelX = IMMATERIAL
5-85
FAST AND LS TTL DATA
SN54/74LS85
LOGIC DIAGRAM
OA>B
OA<B
OA=B
(5)
(6)
(7)
A3B3
A2B2
A<BA=BA>B
A1B1
A0B0
(15)
(1)
(13)
(14)
(12)
(11)
(10)
(9)
(2)(3)(4)
TRUTH TABLE
COMPARING INPUTSCASCADING
INPUTS OUTPUTS
A3,B3 A2,B2 A1,B1 A0,B0 IA>B IA<B IA=B OA>B OA<B OA=BA3>B3 X X X X X X H L LA3<B3 X X X X X X L H LA3=B3 A2>B2 X X X X X H L LA3=B3 A2<B2 X X X X X L H LA3=B3 A2=B2 A1>B1 X X X X H L LA3=B3 A2=B2 A1<B1 X X X X L H LA3=B3 A2=B2 A1=B1 A0>B0 X X X H L LA3=B3 A2=B2 A1=B1 A0<B0 X X X L H LA3=B3 A2=B2 A1=B1 A0=B0 H L L H L LA3=B3 A2=B2 A1=B1 A0=B0 L H L L H LA3=B3 A2=B2 A1=B1 A0=B0 X X H L L HA3=B3 A2=B2 A1=B1 A0=B0 H H L L L LA3=B3 A2=B2 A1=B1 A0=B0 L L L H H L
GUARANTEED OPERATING RANGES
Symbol Parameter Min Typ Max Unit
VCC Supply Voltage 5474
4.54.75
5.05.0
5.55.25
V
TA Operating Ambient Temperature Range 5474
–550
2525
12570
°C
IOH Output Current — High 54, 74 –0.4 mA
IOL Output Current — Low 5474
4.08.0
mA
NOTE:The SN54/74LS85 can be used as a 5-bit comparatoronly when the outputs are used to drive the A0–A3 andB0–B3 inputs of another SN54/74LS85 as shown inFigure 2 in positions #1, 2, 3, and 4.
5-86
FAST AND LS TTL DATA
SN54/74LS85
Figure 1. Comparing Two n-Bit Words
L = LOW LEVELH = HIGH LEVEL
A0 A1 A2 A3 B0 B1 B2 B3
A0 A1 A2 A3 B0 B1 B2 B3 A0 A1 A2 A3 B0 B1 B2 B3L
L
H
IA > BIA < BIA = B
OA > BOA < BOA = B
IA > BIA < BIA = B
OA > BOA < BOA = B
A > B
A < B
A = BSN54/74LS85 SN54/74LS85
An3
An2
An1
An
Bn3
Bn2
Bn1
Bn
APPLICATIONS
Figure 2 shows a high speed method of comparing two 24-bit words with only two levels of device delay. With the techniqueshown in Figure 1, six levels of device delay result when comparing two 24-bit words. The parallel technique can be expandedto any number of bits, see Table 1.
Table 1
WORD LENGTH NUMBER OF PKGS.
1–4 Bits 15–24 Bits 2–6
25–120 Bits 8–31
MSB = MOST SIGNIFICANT BITLSB = LEAST SIGNIFICANT BITL = LOW LEVELH = HIGH LEVELNC = NO CONNECTION
A0 A1 A2 A3 B0 B1 B2 B3
A0 A1 A2 A3 B0 B1 B2 B3L
L
H
IA > BIA < B
IA = B
OA > BOA < B
OA = B
#5
(LSB)
INPUTS
A0 A1 A2 A3 B0 B1 B2 B3IA > BIA < B
IA = B
OA > BOA < B
OA = B
#1
L NC
A20 A21 B23B22B21B20A23A22
A19B19
(MSB)
A5 A6 A7 A8 B5 B6 B7 B8
A0 A1 A2 A3 B0 B1 B2 B3IA > BIA < BIA = B
OA > BOA < BOA = B
#4
NCL
A4B4
A0 A1 A2 A3 B0 B1 B2 B3IA > BIA < BIA = B
OA > BOA < BOA = B
#3
NCL
A9B9
A10 A11 B13B12B11B10A13A12
A0 A1 A2 A3 B0 B1 B2 B3IA > BIA < BIA = B
OA > BOA < BOA = B
#2
NCL
A14B14
A15 A16 B18B17B16B15A18A17
OUTPUTS
A0 A1 A2 A3 B0 B1 B2 B3IA > BIA < BIA = B
OA > BOA < BOA = B
#6
INPUTS
Figure 2. Comparison of Two 24-Bit Words
5-87
FAST AND LS TTL DATA
SN54/74LS85
DC CHARACTERISTICS OVER OPERATING TEMPERATURE RANGE (unless otherwise specified)
Symbol Parameter
Limits
Unit Test ConditionsSymbol Parameter Min Typ Max Unit Test Conditions
VIH Input HIGH Voltage 2.0 VGuaranteed Input HIGH Voltage forAll Inputs
VIL Input LOW Voltage54 0.7
VGuaranteed Input LOW Voltage forAll InputsVIL Input LOW Voltage
74 0.8V
Guaranteed Input LOW Voltage forAll Inputs
VIK Input Clamp Diode Voltage –0.65 –1.5 V VCC = MIN, IIN = –18 mA
VOH Output HIGH Voltage54 2.5 3.5 V VCC = MIN, IOH = MAX, VIN = VIH
or VIL per Truth TableVOH Output HIGH Voltage54 2.5 3.5 V VCC = MIN, IOH = MAX, VIN = VIH
or VIL per Truth TableVOH Output HIGH Voltage74 2.7 3.5 V
VCC = MIN, IOH = MAX, VIN = VIHor VIL per Truth Table
VOL Output LOW Voltage54, 74 0.25 0.4 V IOL = 4.0 mA VCC = VCC MIN,
VIN = VIL or VIHper Truth Table
VOL Output LOW Voltage74 0.35 0.5 V IOL = 8.0 mA
VIN = VIL or VIHper Truth Table
IIH
Input HIGH CurrentA < B, A > BOther Inputs
2060
µA VCC = MAX, VIN = 2.7 V
IIHA < B, A > BOther Inputs
0.10.3 mA VCC = MAX, VIN = 7.0 V
IIL
Input LOW CurrentA < B, A > BOther Inputs
–0.4–1.2
mA VCC = MAX, VIN = 0.4 V
IOS Output Short Circuit Current (Note 1) –20 –100 mA VCC = MAX
ICC Power Supply Current 20 mA VCC = MAX
Note 1: Not more than one output should be shorted at a time, nor for more than 1 second.
AC CHARACTERISTICS (TA = 25°C, VCC = 5.0 V)
Symbol Parameter
Limits
Unit Test ConditionsSymbol Parameter Min Typ Max Unit Test Conditions
tPLHtPHL
Any A or B to A < B, A > B 2420
3630
ns
VCC = 5.0 VCL = 15 pF
tPLHtPHL
Any A or B to A = B 2723
4545
ns
VCC = 5.0 VCL = 15 pF
tPLHtPHL
A < B or A = B to A > B 1411
2217
ns VCC = 5.0 VCL = 15 pF
tPLHtPHL
A = B to A = B 1313
2026
ns
tPLHtPHL
A > B or A = B to A < B 1411
2217
ns
Figure 3 Figure 4
AC WAVEFORMS
VIN
VOUT
1.3 V
tPHL
1.3 V
1.3 V 1.3 V
tPLH
VIN
VOUT
1.3 V
tPHL
1.3 V
1.3 V 1.3 V
tPLH
This datasheet has been download from:
www.datasheetcatalog.com
Datasheets for electronics components.
Semiconductor Components Industries, LLC, 2001
October, 2001 – Rev. 71 Publication Order Number:
SN74LS86/D
SN74LS86
Quad 2-InputExclusive OR Gate
14 13 12 11 10 9
1 2 3 4 5 6
VCC
8
7
GND
TRUTH TABLE
IN OUT
A B Z
L L LL H HH L HH H L
GUARANTEED OPERATING RANGES
Symbol Parameter Min Typ Max Unit
VCC Supply Voltage 4.75 5.0 5.25 V
TA Operating AmbientTemperature Range
0 25 70 °C
IOH Output Current – High –0.4 mA
IOL Output Current – Low 8.0 mA
LOWPOWER
SCHOTTKY
SOICD SUFFIX
CASE 751A
PLASTICN SUFFIXCASE 646
14
1
14
1
SOEIAJM SUFFIXCASE 965
141
http://onsemi.com
Device Package Shipping
ORDERING INFORMATION
SN74LS86N 14 Pin DIP 2000 Units/Box
SN74LS86D SOIC–14 55 Units/Rail
SN74LS86DR2 SOIC–14 2500/Tape & Reel
SN74LS86M SOEIAJ–14 See Note 1
SN74LS86MEL SOEIAJ–14
1. For ordering information on the EIAJ version ofthe SOIC package, please contact your localON Semiconductor representative.
See Note 1
SN74LS86
http://onsemi.com2
DC CHARACTERISTICS OVER OPERATING TEMPERATURE RANGE (unless otherwise specified)
Limits
Symbol Parameter Min Typ Max Unit Test Conditions
VIH Input HIGH Voltage 2.0 VGuaranteed Input HIGH Voltage forAll Inputs
VIL Input LOW Voltage0.8
VGuaranteed Input LOW Voltage forAll Inputs
VIK Input Clamp Diode Voltage –0.65 –1.5 V VCC = MIN, IIN = –18 mA
VOH Output HIGH Voltage2.7 3.5 V VCC = MIN, IOH = MAX, VIN = VIH
or VIL per Truth Table
VOL Output LOW Voltage0.25 0.4 V IOL = 4.0 mA VCC = VCC MIN,
VIN VIL or VIHVOL Output LOW Voltage0.35 0.5 V IOL = 8.0 mA
VIN = VIL or VIHper Truth Table
IIH Input HIGH Current40 µA VCC = MAX, VIN = 2.7 V
IIH Input HIGH Current0.2 mA VCC = MAX, VIN = 7.0 V
IIL Input LOW Current –0.8 mA VCC = MAX, VIN = 0.4 V
IOS Short Circuit Current (Note 2) –20 –100 mA VCC = MAX
ICC Power Supply Current 10 mA VCC = MAX
2. Not more than one output should be shorted at a time, nor for more than 1 second.
AC CHARACTERISTICS (TA = 25°C)
Limits
Symbol Parameter Min Typ Max Unit Test Conditions
tPLHtPHL
Propagation Delay,Other Input LOW
1210
2317 ns
VCC = 5.0 V
tPLHtPHL
Propagation Delay,Other Input HIGH
2013
3022 ns
VCC = 5.0 VCL = 15 pF
SN74LS86
http://onsemi.com3
PACKAGE DIMENSIONS
1 7
14 8
B
ADIM MIN MAX MIN MAX
MILLIMETERSINCHES
A 0.715 0.770 18.16 18.80
B 0.240 0.260 6.10 6.60
C 0.145 0.185 3.69 4.69
D 0.015 0.021 0.38 0.53
F 0.040 0.070 1.02 1.78
G 0.100 BSC 2.54 BSC
H 0.052 0.095 1.32 2.41
J 0.008 0.015 0.20 0.38
K 0.115 0.135 2.92 3.43
L
M --- 10 --- 10
N 0.015 0.039 0.38 1.01� �
NOTES:1. DIMENSIONING AND TOLERANCING PER ANSI
Y14.5M, 1982.2. CONTROLLING DIMENSION: INCH.3. DIMENSION L TO CENTER OF LEADS WHEN
FORMED PARALLEL.4. DIMENSION B DOES NOT INCLUDE MOLD FLASH.5. ROUNDED CORNERS OPTIONAL.
F
H G DK
C
SEATING
PLANE
N
–T–
14 PL
M0.13 (0.005)
L
MJ
0.290 0.310 7.37 7.87
NOTES:1. DIMENSIONING AND TOLERANCING PER ANSI
Y14.5M, 1982.2. CONTROLLING DIMENSION: MILLIMETER.3. DIMENSIONS A AND B DO NOT INCLUDE
MOLD PROTRUSION.4. MAXIMUM MOLD PROTRUSION 0.15 (0.006)
PER SIDE.5. DIMENSION D DOES NOT INCLUDE DAMBAR
PROTRUSION. ALLOWABLE DAMBARPROTRUSION SHALL BE 0.127 (0.005) TOTALIN EXCESS OF THE D DIMENSION ATMAXIMUM MATERIAL CONDITION.
–A–
–B–
G
P 7 PL
14 8
71M0.25 (0.010) B M
SBM0.25 (0.010) A ST
–T–
FR X 45
SEATING
PLANED 14 PL K
C
JM
�DIM MIN MAX MIN MAX
INCHESMILLIMETERS
A 8.55 8.75 0.337 0.344
B 3.80 4.00 0.150 0.157
C 1.35 1.75 0.054 0.068
D 0.35 0.49 0.014 0.019
F 0.40 1.25 0.016 0.049
G 1.27 BSC 0.050 BSC
J 0.19 0.25 0.008 0.009
K 0.10 0.25 0.004 0.009
M 0 7 0 7
P 5.80 6.20 0.228 0.244
R 0.25 0.50 0.010 0.019
� � � �
D SUFFIXPLASTIC SOIC PACKAGE
CASE 751A–03ISSUE F
N SUFFIXPLASTIC PACKAGE
CASE 646–06ISSUE M
SN74LS86
http://onsemi.com4
PACKAGE DIMENSIONS
HE
A1
DIM MIN MAX MIN MAX
INCHES
--- 2.05 --- 0.081
MILLIMETERS
0.05 0.20 0.002 0.008
0.35 0.50 0.014 0.020
0.18 0.27 0.007 0.011
9.90 10.50 0.390 0.413
5.10 5.45 0.201 0.215
1.27 BSC 0.050 BSC
7.40 8.20 0.291 0.323
0.50 0.85 0.020 0.033
1.10 1.50 0.043 0.059
0
0.70 0.90 0.028 0.035
--- 1.42 --- 0.056
A1
HE
Q1
LE
� 10 � 0 � 10
�
LEQ1
�
NOTES:1. DIMENSIONING AND TOLERANCING PER ANSI
Y14.5M, 1982.2. CONTROLLING DIMENSION: MILLIMETER.3. DIMENSIONS D AND E DO NOT INCLUDE MOLD
FLASH OR PROTRUSIONS AND ARE MEASUREDAT THE PARTING LINE. MOLD FLASH ORPROTRUSIONS SHALL NOT EXCEED 0.15 (0.006)PER SIDE.
4. TERMINAL NUMBERS ARE SHOWN FORREFERENCE ONLY.
5. THE LEAD WIDTH DIMENSION (b) DOES NOTINCLUDE DAMBAR PROTRUSION. ALLOWABLEDAMBAR PROTRUSION SHALL BE 0.08 (0.003)TOTAL IN EXCESS OF THE LEAD WIDTHDIMENSION AT MAXIMUM MATERIAL CONDITION.DAMBAR CANNOT BE LOCATED ON THE LOWERRADIUS OR THE FOOT. MINIMUM SPACEBETWEEN PROTRUSIONS AND ADJACENT LEADTO BE 0.46 ( 0.018).
0.13 (0.005) M 0.10 (0.004)
DZ
E
1
14 8
7
e A
b
VIEW P
c
L
DETAIL P
M
A
b
c
D
E
e
0.50
M
Z
M SUFFIXSOEIAJ PACKAGE
CASE 965–01ISSUE O
ON Semiconductor and are trademarks of Semiconductor Components Industries, LLC (SCILLC). SCILLC reserves the right to make changeswithout further notice to any products herein. SCILLC makes no warranty, representation or guarantee regarding the suitability of its products for any particularpurpose, nor does SCILLC assume any liability arising out of the application or use of any product or circuit, and specifically disclaims any and all liability,including without limitation special, consequential or incidental damages. “Typical” parameters which may be provided in SCILLC data sheets and/orspecifications can and do vary in different applications and actual performance may vary over time. All operating parameters, including “Typicals” must bevalidated for each customer application by customer’s technical experts. SCILLC does not convey any license under its patent rights nor the rights of others.SCILLC products are not designed, intended, or authorized for use as components in systems intended for surgical implant into the body, or other applicationsintended to support or sustain life, or for any other application in which the failure of the SCILLC product could create a situation where personal injury ordeath may occur. Should Buyer purchase or use SCILLC products for any such unintended or unauthorized application, Buyer shall indemnify and holdSCILLC and its officers, employees, subsidiaries, affiliates, and distributors harmless against all claims, costs, damages, and expenses, and reasonableattorney fees arising out of, directly or indirectly, any claim of personal injury or death associated with such unintended or unauthorized use, even if such claimalleges that SCILLC was negligent regarding the design or manufacture of the part. SCILLC is an Equal Opportunity/Affirmative Action Employer.
PUBLICATION ORDERING INFORMATIONJAPAN : ON Semiconductor, Japan Customer Focus Center4–32–1 Nishi–Gotanda, Shinagawa–ku, Tokyo, Japan 141–0031Phone : 81–3–5740–2700Email : [email protected]
ON Semiconductor Website : http://onsemi.com
For additional information, please contact your localSales Representative.
SN74LS86/D
Literature Fulfillment :Literature Distribution Center for ON SemiconductorP.O. Box 5163, Denver, Colorado 80217 USAPhone : 303–675–2175 or 800–344–3860 Toll Free USA/CanadaFax: 303–675–2176 or 800–344–3867 Toll Free USA/CanadaEmail : [email protected]
N. American Technical Support : 800–282–9855 Toll Free USA/Canada
This datasheet has been download from:
www.datasheetcatalog.com
Datasheets for electronics components.
5-1
FAST AND LS TTL DATA
SERIAL-IN PARALLEL-OUTSHIFT REGISTER
The SN54/74LS164 is a high speed 8-Bit Serial-In Parallel-Out Shift Regis-ter. Serial data is entered through a 2-Input AND gate synchronous with theLOW to HIGH transition of the clock. The device features an asynchronousMaster Reset which clears the register setting all outputs LOW independent ofthe clock. It utilizes the Schottky diode clamped process to achieve highspeeds and is fully compatible with all Motorola TTL products.
• Typical Shift Frequency of 35 MHz• Asynchronous Master Reset• Gated Serial Data Input• Fully Synchronous Data Transfers• Input Clamp Diodes Limit High Speed Termination Effects• ESD > 3500 Volts
CONNECTION DIAGRAM DIP (TOP VIEW)
14 13 12 11 10 9
1 2 3 4 5 6
8
7
VCC Q7 Q6 Q5 Q4 MR CP
A B Q0 Q1 Q2 Q3 GND
NOTE:The Flatpak versionhas the same pinouts(Connection Diagram) asthe Dual In-Line Package.
PIN NAMES LOADING (Note a)
HIGH LOW
A, BCPMRQ0–Q7
Data InputsClock (Active HIGH Going Edge) InputMaster Reset (Active LOW) InputOutputs (Note b)
0.5 U.L.0.5 U.L.0.5 U.L.10 U.L.
0.25 U.L.0.25 U.L.0.25 U.L.
5 (2.5) U.L.
NOTES:a) 1 TTL Unit Load (U.L.) = 40 µA HIGH/1.6 mA LOW.b) The Output LOW drive factor is 2.5 U.L. for Military (54) and 5 U.L. for Commercial (74)
Temperature Ranges.
SN54/74LS164
SERIAL-IN PARALLEL-OUTSHIFT REGISTER
LOW POWER SCHOTTKY
J SUFFIXCERAMIC
CASE 632-08
N SUFFIXPLASTIC
CASE 646-06
141
14
1
ORDERING INFORMATION
SN54LSXXXJ CeramicSN74LSXXXN PlasticSN74LSXXXD SOIC
141
D SUFFIXSOIC
CASE 751A-02
LOGIC SYMBOL
1
28
9 3 4 5 6 10 11 12 13
A
BCP
LS1648-BIT SHIFT REGISTER
MR Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
VCC = PIN 14GND = PIN 7
5-2
FAST AND LS TTL DATA
SN54/74LS164
LOGIC DIAGRAM
Q6 Q7
A
B
Q0 Q1 Q3Q2 Q5Q4
MR
CP
D Q
CD
D Q
CD
D Q
CD
D Q
CD
D Q
CD
D Q
CD
D Q
CD
D Q
CD
63 4 5 11 1210 13VCC = PIN 14GND = PIN 7
= PIN NUMBERS
1
2
8
9
FUNCTIONAL DESCRIPTION
The LS164 is an edge-triggered 8-bit shift register with seri-al data entry and an output from each of the eight stages. Datais entered serially through one of two inputs (A or B); either ofthese inputs can be used as an active HIGH Enable for dataentry through the other input. An unused input must be tiedHIGH, or both inputs connected together.
Each LOW-to-HIGH transition on the Clock (CP) input shiftsdata one place to the right and enters into Q0 the logical ANDof the two data inputs (A•B) that existed before the rising clockedge. A LOW level on the Master Reset (MR) input overridesall other inputs and clears the register asynchronously, forcingall Q outputs LOW.
MODE SELECT — TRUTH TABLE
OPERATINGMODE
INPUTS OUTPUTSMODE
MR A B Q0 Q1–Q7
Reset (Clear) L X X L L – L
H I I L q0 – q6Shift H I h L q0 – q6
H h I L q0 – q6H h h H q0 – q6
L (l) = LOW Voltage LevelsH (h) = HIGH Voltage LevelsX = Don’t Careqn = Lower case letters indicate the state of the referenced input or output oneqn = set-up time prior to the LOW to HIGH clock transition.
GUARANTEED OPERATING RANGES
Symbol Parameter Min Typ Max Unit
VCC Supply Voltage 5474
4.54.75
5.05.0
5.55.25
V
TA Operating Ambient Temperature Range 5474
–550
2525
12570
°C
IOH Output Current — High 54, 74 –0.4 mA
IOL Output Current — Low 5474
4.08.0
mA
5-3
FAST AND LS TTL DATA
SN54/74LS164
DC CHARACTERISTICS OVER OPERATING TEMPERATURE RANGE (unless otherwise specified)
Symbol Parameter
Limits
Unit Test ConditionsSymbol Parameter Min Typ Max Unit Test Conditions
VIH Input HIGH Voltage 2.0 VGuaranteed Input HIGH Voltage forAll Inputs
VIL Input LOW Voltage54 0.7
VGuaranteed Input LOW Voltage forAll InputsVIL Input LOW Voltage
74 0.8V
Guaranteed Input LOW Voltage forAll Inputs
VIK Input Clamp Diode Voltage –0.65 –1.5 V VCC = MIN, IIN = –18 mA
VOH Output HIGH Voltage54 2.5 3.5
VVCC = MIN, IOH = MAX, VIN = VIHor VIL per Truth TableVOH Output HIGH Voltage
74 2.7 3.5V
VCC = MIN, IOH = MAX, VIN = VIHor VIL per Truth Table
VOL Output LOW Voltage54, 74 0.25 0.4 V IOL = 4.0 mA VCC = VCC MIN,
VIN = VIH or VILper Truth Table
VOL Output LOW Voltage74 0.35 0.5 V IOL = 8.0 mA
VIN = VIH or VILper Truth Table
IIH Input HIGH Current20 µA VCC = MAX, VIN = 2.7 V
IIH Input HIGH Current0.1 mA VCC = MAX, VIN = 7.0 V
IIL Input LOW Current –0.4 mA VCC = MAX, VIN = 0.4 V
IOS Short Circuit Current (Note 1) –20 –100 mA VCC = MAX
ICC Power Supply Current 27 mA VCC = MAX
Note 1: Not more than one output should be shorted at a time, nor for more than 1 second.
AC CHARACTERISTICS (TA = 25°C)
Symbol Parameter
Limits
Unit Test ConditionsSymbol Parameter Min Typ Max Unit Test Conditions
fMAX Maximum Clock Frequency 25 36 MHz
VCC = 5.0 VCL = 15 pF
tPHLPropagation DelayMR to Output Q 24 36 ns VCC = 5.0 V
CL = 15 pFtPLHtPHL
Propagation DelayClock to Output Q
1721
2732 ns
CL = 15 pF
AC SETUP REQUIREMENTS (TA = 25°C)
Symbol Parameter
Limits
Unit Test ConditionsSymbol Parameter Min Typ Max Unit Test Conditions
tW CP, MR Pulse Width 20 ns
VCC = 5.0 Vts Data Setup Time 15 ns
VCC = 5.0 Vth Data Hold Time 5.0 ns
VCC = 5.0 V
trec MR to Clock Recovery Time 20 ns
5-4
FAST AND LS TTL DATA
SN54/74LS164
AC WAVEFORMS
*The shaded areas indicate when the input is permitted to change for predictable output performance.
Figure 1. Clock to Output Delaysand Clock Pulse Width
Figure 2. Master Reset Pulse Width,Master Reset to Output Delay and
Master Reset to Clock Recovery Time
Figure 3. Data Setup and Hold Times
CONDITIONS: MR = H
1.3 V
1.3 V 1.3 V 1.3 V
1.3 V
1.3 V 1.3 V
1.3 V
1.3 V
tPHL tPLH
CP
Q CP
Q
MR
trectW
tPHL
tW
I/fmax
1.3 V
1.3 V 1.3 V
1.3 V 1.3 V 1.3 V 1.3 VCP
D
Q
ts(H)th(H)
ts(L)th(L)
tW
1/fmax
1.3 V 1.3 V* 1.3 V
This datasheet has been download from:
www.datasheetcatalog.com
Datasheets for electronics components.