Circuitos Integrados Digitais, 2006/2007 Projecto 1 1
Universidade do AlgarveFaculdade de Ciencias e Tecnologia
Engenharia de Sistemas e Informatica
Circuitos Integrados Digitais
Projecto 1:
Projeccao, Simulacao e Layout de um Circuito
Logico usando Logica Complementar
Aluno:
Manuel Rocha, Numero 11497
Docente: Prof. Dr. Jose Bastos
Data: Segunda-Feira, 27 de Novembro de 2006
Circuitos Integrados Digitais, 2006/2007 Projecto 1 2
Conteudo
1 Objectivos 5
2 Fundamentos Teoricos 6
2.1 Estrutura Fısica dos Transistores do Tipo Enhancement-type NMOS e Enhancement-type PMOS . . 6
2.2 Capacitancias dos MOSFET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
2.2.1 Efeito Capacitivo do gate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
2.2.2 Efeitos Capacitivos das Juncoes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
2.3 Tempos de Propagacao . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
2.4 Estrutura Basica de um Circuito Logico . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
2.5 Dimensionamento dos Transistores MOSFET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
2.6 Tecnologia CN20 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
3 Desenvolvimento 17
3.1 Tabela de Verdade . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
3.2 Mapas de Karnaugh e Expressoes Minimizadas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
3.3 Obtencao das Expressoes Booleanas da Pull Up Network e Pull Down Network dos Circuitos Associados
a cada Saıda . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
3.4 Circuitos Associados a cada Saıda . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
3.4.1 Circuito CMOS para a Saıda O0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
3.4.2 Circuito CMOS para a Saıda O1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
3.4.3 Circuito CMOS para a Saıda O2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
3.4.4 Circuito CMOS para a Saıda O3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
3.4.5 Circuito CMOS para a Saıda O4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
3.4.6 (Sub)Circuito CMOS para o Inversor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
4 Resultados Obtidos 27
4.1 Comportamento Logico . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
4.2 Tempos de Propagacao LOW - HIGH e HIGH - LOW : Nıvel 1 . . . . . . . . . . . . . . . . . . . . . 34
4.3 Tempos de Propagacao LOW - HIGH e HIGH - LOW : Nıvel 2 . . . . . . . . . . . . . . . . . . . . . 40
5 Layouts 46
6 Calculos 51
6.1 Calculos Tempos de Propagacao Esperados . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
6.2 Tempos de Propagacao Nıvel 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
6.3 Tempos de Propagacao Nıvel 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
6.4 Frequencias de Funcionamento Nıvel 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
Circuitos Integrados Digitais, 2006/2007 Projecto 1 36.5 Frequencias de Funcionamento Nıvel 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
7 Discussao dos Resultados 58
8 Conclusoes 60
9 Bibliografia 61
Circuitos Integrados Digitais, 2006/2007 Projecto 1 4
Lista de Figuras
1 Estrutura fısica de um transistor NMOS , em perspectiva [1] . . . . . . . . . . . . . . . . . . . . . . . 6
2 Estrutura fısica de um transistor NMOS , em corte transversal [1] . . . . . . . . . . . . . . . . . . . . 6
3 Estrutura fısica de um circuito integrado CMOS , em corte transversal [1] . . . . . . . . . . . . . . . . 7
4 Estrutura fısica de um MOSFET , em corte transversal, especificando zonas de difusao debaixo do gate
[2] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
5 Estrutura fısica de um MOSFET , em corte transversal [2] . . . . . . . . . . . . . . . . . . . . . . . . . 9
6 Modelo equivalente de um MOSFET [1] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
7 Esquema que apresenta tempos de atraso e de transicao [2] . . . . . . . . . . . . . . . . . . . . . . . . 12
8 Circuito do inversor logico CMOS [2] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
9 Esquema representativo de uma porta CMOS de tres entradas. A Pull Up Network e realizada com
transistores PMOS e a Pull Down Network e realizada com transistores NMOS [1] . . . . . . . . . . . 14
10 Dimensionamento adequado de um aporta logica NOR de 4 entradas [1] . . . . . . . . . . . . . . . . . 16
11 Dimensionamento adequado de um aporta logica NAND de 4 entradas [1] . . . . . . . . . . . . . . . . 16
12 Circuito CMOS para a saıda O0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
13 Circuito CMOS para a saıda O1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
14 Circuito CMOS para a saıda O2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
15 Circuito CMOS para a saıda O3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
16 Circuito CMOS para a saıda O4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
17 Circuito CMOS para o inversor utilizado . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
18 Sımbolo do inversor utilizado . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
19 Resposta do inversor (figura 17) em funcao da entrada I0 . . . . . . . . . . . . . . . . . . . . . . . . . 28
20 Resposta do circuito da figura 12 em funcao das entradas I0, I1 e I2 . . . . . . . . . . . . . . . . . . . 29
21 Resposta do circuito da figura 13 em funcao das entradas I0, I1 e I2 . . . . . . . . . . . . . . . . . . . 30
22 Resposta do circuito da figura 14 em funcao das entradas I0, I1 e I2 . . . . . . . . . . . . . . . . . . . 31
23 Resposta do circuito da figura 15 em funcao das entradas I0, I1 e I2 . . . . . . . . . . . . . . . . . . . 32
24 Resposta do circuito da figura 16 em funcao das entradas I1 e I2 . . . . . . . . . . . . . . . . . . . . . 33
25 Pontos usados para a determinacao do Tempo de Propagacao LOW - HIGH do inversor (figura 17) em
Nıvel 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
26 Pontos usados para a determinacao do Tempo de Propagacao HIGH - LOW do inversor (figura 17) em
Nıvel 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
27 Pontos usados para a determinacao do Tempo de Propagacao LOW - HIGH do circuito da figura 12
em Nıvel 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
28 Pontos usados para a determinacao do Tempo de Propagacao HIGH - LOW do circuito da figura 12
em Nıvel 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
Circuitos Integrados Digitais, 2006/2007 Projecto 1 529 Pontos usados para a determinacao do Tempo de Propagacao HIGH - LOW do circuito da figura 13
em Nıvel 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
30 Pontos usados para a determinacao do Tempo de Propagacao LOW - HIGH do circuito da figura 13
em Nıvel 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
31 Pontos usados para a determinacao do Tempo de Propagacao LOW - HIGH do circuito da figura 14
em Nıvel 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
32 Pontos usados para a determinacao do Tempo de Propagacao HIGH - LOW do circuito da figura 14
em Nıvel 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
33 Pontos usados para a determinacao do Tempo de Propagacao HIGH - LOW do circuito da figura 15
em Nıvel 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
34 Pontos usados para a determinacao do Tempo de Propagacao LOW - HIGH do circuito da figura 15
em Nıvel 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
35 Pontos usados para a determinacao do Tempo de Propagacao HIGH - LOW do circuito da figura 16
em Nıvel 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
36 Pontos usados para a determinacao do Tempo de Propagacao LOW - HIGH do circuito da figura 16
em Nıvel 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
37 Pontos usados para a determinacao do Tempo de Propagacao LOW - HIGH do inversor 17 em Nıvel 2 40
38 Pontos usados para a determinacao do Tempo de Propagacao HIGH - LOW do inversor 17 em Nıvel 2 40
39 Pontos usados para a determinacao do Tempo de Propagacao LOW - HIGH do circuito da figura 12
em Nıvel 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
40 Pontos usados para a determinacao do Tempo de Propagacao HIGH - LOW do circuito da figura 12
em Nıvel 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
41 Pontos usados para a determinacao do Tempo de Propagacao HIGH - LOW do circuito da figura 13
em Nıvel 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
42 Pontos usados para a determinacao do Tempo de Propagacao LOW - HIGH do circuito da figura 13
em Nıvel 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
43 Pontos usados para a determinacao do Tempo de Propagacao LOW - HIGH do circuito da figura 14
em Nıvel 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
44 Pontos usados para a determinacao do Tempo de Propagacao HIGH - LOW do circuito da figura 14
em Nıvel 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
45 Pontos usados para a determinacao do Tempo de Propagacao HIGH - LOW do circuito da figura 15
em Nıvel 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
46 Pontos usados para a determinacao do Tempo de Propagacao LOW - HIGH do circuito da figura 15
em Nıvel 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
47 Pontos usados para a determinacao do Tempo de Propagacao HIGH - LOW do circuito da figura 16
em Nıvel 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
48 Pontos usados para a determinacao do Tempo de Propagacao LOW - HIGH do circuito da figura 16
em Nıvel 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
49 layout do inversor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
Circuitos Integrados Digitais, 2006/2007 Projecto 1 650 layout da saıda O0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
51 layout da saıda O1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
52 layout da saıda O2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
53 layout da saıda O3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
54 layout da saıda O4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
55 layout de todas as celulas e inversores . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
Circuitos Integrados Digitais, 2006/2007 Projecto 1 7
Lista de Tabelas
1 Tabela de verdade para o circuito logico com as entradas I0, I1, I2 e com as saıdas O0, O1, O2, O3 e O4 17
2 Mapa de Karnaugh para a saıda O0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
3 Expressao Minimizada para a saıda O0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
4 Mapa de Karnaugh para a saıda O1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
5 Expressao Minimizada para a saıda O1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
6 Mapa de Karnaugh para a saıda O2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
7 Expressao Minimizada para a saıda O2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
8 Mapa de Karnaugh para a saıda O3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
9 Expressao Minimizada para a saıda O3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
10 Mapa de Karnaugh para a saıda O4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
11 Expressao Minimizada para a saıda O4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
12 Tabela com as expressoes mınimas obtidas pelos mapas de karnaugh, expressoes associadas a cada Pull
Down Network e Pull Up Network de cada circuito lgico CMOS para cada uma das saıdas . . . . . . . 20
13 Tabela com as configuracoes introduzidas nos geradores de pulsos correspondentes a I0, I1 e I2 . . . . 27
14 Tabela com as dimensoes W e L de cada zona activa utilizada nas varias celulas . . . . . . . . . . . . 50
15 Tabela com os valores obtidos dos sinais apresentados nas figuras 25 a 36 e resultados dos tempos de
propagacao . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
16 Tabela com os valores obtidos dos sinais apresentados nas figuras 37 a 48 e resultados dos tempos de
propagacao . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
17 Tabela com os das frequencias de funcionamento dos circuitos referidos com base nos valores mencio-
nados na tabela 15 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
18 Tabela com os das frequencias de funcionamento dos circuitos referidos com base nos valores mencio-
nados na tabela 16 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
Circuitos Integrados Digitais, 2006/2007 Projecto 1 8
1 Objectivos
Este trabalho tem como objectivos:
• Desenhar um circuito em logica estatica complementar, por forma a que este funcione a maior frequencia possıvel
1;
• Minimizar a area do layout (objectivo secundario).
A tecnologia a utilizar e a tecnologia CN20.
O circuito tem uma tensao de alimentacao de 5 V, sendo os sinais de entrada gerados por um geradores de sinais
com uma impedancia de saısa de 50 Ω.
1atraves da minimizacao dos tempos de propagacao das portas tp HL ≈ tp LH
Circuitos Integrados Digitais, 2006/2007 Projecto 1 9
2 Fundamentos Teoricos
2.1 Estrutura Fısica dos Transistores do Tipo Enhancement-type NMOS e Enhancement-
type PMOS
Embora neste trabalho nao se pretenda caracterizar os aspectos relacionados com o funcionamento dos transistores
do tipo Enhancement-type NMOS e Enhancement-type PMOS 2, e importante apresentar a sua estrutura fısica pois
atraves do seu conhecimento e possivel compreender aspectos relacionados com a forma como o layout , presenca de
capacitancias intrınsecas no transistor e perceber como as dimensoes de cada parte do transistor influencia algumas
propriedades do mesmo.
Nas figuras 1 e 2 estao respectivamente apresentadas as estruturas fısicas de um transistor NMOS , em perspectiva
e num corte transversal.
Figura 1: Estrutura fısica de um transistor NMOS ,
em perspectiva [1]
.
Figura 2: Estrutura fısica de um transistor NMOS ,
em corte transversal [1]
Atraves da figuras anteriores podemos verificar que o transistor NMOS (e o mesmo se pode aplicar para o transistor
PMOS ), e definido pelas dimensoes W e L, que definem respectivamente a largura e o comprimento do canal formado
entre a regiao da source e do drain . Atraves das figuras 1 e 2 podemos igualmente observar que o transistor esta feito
sobre uma regiao designada de substrato (no caso do NMOS do tipo p e no caso do PMOS do tipo n) que providencia
o suporte fısico para o dispositivo. Duas regioes fortemente dopadas, source n+ e drain n+ , nas figuras anteriores,
sao criadas no substrato (no caso do PMOS estas regioes sao do tipo p+ ). Uma pequena camada de oxido de silicio
SiO2 de espessura tox que e um excelente isolador electrico e feita crescer na superfıcie do substrato, cobrindo a area
entre as regioes do drain e da source .
2Remete-se para [1], capıtulos 4 e 6
Circuitos Integrados Digitais, 2006/2007 Projecto 1 10
Metal e posteriormente depositado no topo da camada de oxido de silicio para formar o electrodo gate do dispositivo.
Contactos metalicos sao igualmente feitos sobre as regioes do drain da source e tambem na regiao do substrato que e
tambem conhecido como body . [1]
A tecnologia PMOS originalmente foi dominante, mas por causa da tecnologia NMOS permitir criar dispositivos
mais pequenos, de funcionamento mais rapido e por historicamente requerer tensoes de alimentacao mais baixas do que
o PMOS , a tecnologia NMOS veio a substituir virtualmente a tecnologia PMOS . Salienta-se contudo que dispositivos
PMOS ainda sao utilizados, em especial na tecnologia Complementary MOS ou CMOS . [1]
Na figura 3 esta apresentado um corte transversal de um circuito integrado CMOS .
Figura 3: Estrutura fısica de um circuito integrado CMOS , em corte transversal [1]
Um aspecto importante que ate anteriormente nao podia ser mostrado consiste no facto do circuito PMOS ser
criado numa regiao do tipo n separada, conhecida como n-well [1].
Embora, nao seja apresentado aqui a deducao das expressoes para a corrente electrica atraves do drain 3, nem a
caracterizacao das zonas de funcionamento dos transistores MOSFET 4, as expressoes para a intensidade da corrente
electrica atraves da regiao do drain sao:
Zona de Corte : iD = 0 (1)
Zona de T riodo : iD = µnCoxW
L
[
(vGS − Vt · vDS −1
2v2
DS)
]
(2)
Zona de Saturacao : iD =1
2µnCox
W
L(vGS − Vt)
2(3)
3Consultar [1] paginas 243 ate 2454Consultar [1], capıtulo 4
Circuitos Integrados Digitais, 2006/2007 Projecto 1 11
onde, nas equacoes anteriores: µn e a mobilidade dos electroes no canal 5, Cox = εox
toxe a capacitancia por unidade
de area da regiao do gate (sendo εox a permitividade do oxido de silicio e tox a espessura da camada de oxido de
silicio), Vt e a tensao de threshold, vGS e a tensao aplicada entre o gate e a source , vDS e a tensao aplicada entre o
drain e a source , W o comprimento do gate e L a largura do gate . [1]
Quando se implantam as zonas activas n+ e p+ , os atomos dopantes sofrem difusao por debaixo do gate do
MOSFET . Como pode ser visto pela figura figura 4, a difusao lateral Ldiff faz com que a largura real do gate seja
inferior a desejada.
Figura 4: Estrutura fısica de um MOSFET , em corte transversal, especificando zonas de difusao debaixo do gate [2]
Desta forma a largura efectiva do gate e dada pela relacao seguinte: [2]
Leff = Ldrawn − 2 · Ldiff (4)
De modo semelhante, se desenharmos o MOSFET com um gate com comprimento W, o comprimento efectivo sera
dado por: [2]
Weff = Wdrawn − 2 · Wenc (5)
5no caso dos PMOS usa-se µp para designar a mobilidade das lacunas no canal
Circuitos Integrados Digitais, 2006/2007 Projecto 1 12
2.2 Capacitancias dos MOSFET
Podemos agora fazer uma melhor avaliacao das capacitancias e das resistencias intrınsecas associadas ao processo
CMOS .
Se considerarmos a figura 5 que apresenta o corte transversal de um MOSFET , podemos utiliza-la para visualizar
as capacitancias.
Figura 5: Estrutura fısica de um MOSFET , em corte transversal [2]
Para visualizarmos as origens fısicas das varias capacitancias internas, podemos dividı-las em dois tipos de capa-
citancias internas [1]
1. Efeito capacitivo do gate : O electrodo do gate forma um condensador de pratos paralelos com o canal, com a
camada de oxido de silicio servindo como dielectrico do condensador. Esta capacidade, referida anteriormente e
denotada por Cox.
2. Capacitancias na zona de depleccao entre source -body e drain -body : Estas sao as capacitancias das juncoes pn
inversamente polarizadas formadas pela regiao n+ da source e do substrato do tipo p e pela regiao n+ do drain
e o substrato.
Estes dois efeito capacitivos podem ser modelados e incluıdos no modelo do MOSFET , como apresentado na figura
5 e na figura 6
Circuitos Integrados Digitais, 2006/2007 Projecto 1 13
Figura 6: Modelo equivalente de um MOSFET [1]
2.2.1 Efeito Capacitivo do gate
O efeito capacitivo do gate pode ser modelado por tres capacitancias Cgs, Cgd e Cgb. Os valores destas capacidades
sao determinados da seguinte forma: [1]
• Quando o MOSFET e a funcionar na regiao de trıodo, com um vDS pequeno 6, o canal tera uma profundidade
uniforme. A capacidade do gate -canal sera dada por
Cgate,channel = W · L · Cox (6)
As capacidades gate -source e gate -drain podem ser obtidas a partir da expressao 6:
Cgs =1
2Cgate,channel =
1
2W · L · Cox (7)
Cgd = Cgs (8)
• Quando o MOSFET esta na regiao de saturacao e o canal sofre pinch-off na zona do drain , pode demonstrar-se
que:
Cgs =3
2Cgate,channel =
3
2W · L · Cox (9)
Cgd = 0 (10)
6De acordo com [1] mesmo quando a tensao sDS nao e muito pequena esta relacao ainda e satisfatoria
Circuitos Integrados Digitais, 2006/2007 Projecto 1 14
• Quando o MOSFET esta na zona de corte, o canal nao existe. Contudo, a capacidade entre o gate e o body e
ainda modelada como referido na expressao (6), e verificam-se as seguintes relacoes
Cgd = Cgs = 0 (11)
• Existem ainda pequenas capacidades que devem ser adicionadas a Cgs e a Cgd em todas as expressoes anteriores.
Estas capacidades resultam do facto das regioes de difusao do drain e da source se extenderem ligeiramente pode
debaixo da zona do gate . Estas capacidades sao dadas por
Cov = W · Ldiff · Cox (12)
2.2.2 Efeitos Capacitivos das Juncoes
As zonas de depleccao das duas juncoes pn inversamente polarizadas formadas entre as zonas do drain e da source
com o body podem ser determinadas pela relacao
Csb = Cdb = Cj · W · LDE (13)
onde LDE e o comprimento da difusion edge. A capacidade Cj sera diferente consoante o transistor em causa seja
um NMOS Cjn ou um PMOS Cjp e W = WNMOS ou W = WPMOS consoante estejamos perante um NMOS ou um
PMOS .
2.3 Tempos de Propagacao
Um aspecto que temos de ter em mente esta relacionado com o facto de num circuito real, o tempo que este leva a
produzir uma resposta a um estımulo adequado, apesar de poder ser relativamente pequeno nao e todavia nulo. Por
mais simples que seja um circuito integrado, a resposta deste esta sempre influenciada por caracteristicas intrınsecas a
tecnologia, como por exemplo, caracteristicas fısicas dos materiais que influenciam as mobilidade dos electroes, entre
outros aspectos. Desta forma torna-se necessario definir os designados tempos de atraso e tempos de transicao nos
circuitos logicos.
Se considerarmos a figura 7, onde no grafico de cima esta apresentado o sinal de entrada num circuito logico
e no grafico de baixo a resposta desse circuito logico, os tempos de subida e de descida do sinal de entrada sao,
respectivamente, designados por tr (rise time) e tf (fall time). Para o sinal de saıda os tempos de subida e de descida
sao designados, respectivamente, por tLH e tHL. O tempo de atraso entre os pontos que representam 50% da amplitude
do sinal de entrada em relacao ao sinal de saıda sao representados, respectivamente, por tpLHe tpHL
, dependendo se
o sinal de saıda esta a variar da amplitude maxima para a mınima ou vice-versa. [2]
Circuitos Integrados Digitais, 2006/2007 Projecto 1 15
Figura 7: Esquema que apresenta tempos de atraso e de transicao [2]
Se assumirmos que um MOSFET pode ser modelado por uma resistencia cujo valor e determinado pela expressao:
R =1
µ · Cox · WL · (VDD − |Vt|)
(14)
onde Vt representa a tensao de Threshold para um PMOS ou para um NMOS consoante o caso,e que µ = µn ou µ =
µp e onde W = WNMOS ou W = WPMOS consoante estejamos perante um NMOS ou um PMOS , pode demonstrar-se
que o tempo atraso de esquema de MOSFET e obtido atraves da relacao
tpLHou tpHL
= ln(2) · R · Ctotal (15)
onde R e obtido atraves da expressao (14) e Ctotal representa a capacitancia total vista da saıda do circuito logico
em causa, dada por
Ctotal =
No PMOS∑
j=1
µp
µn· WNMOS · Cj PMOS · LDE · Factor de Escalaj + (16)
No NMOS∑
j=1
WNMOS · Cj NMOS · LDE · Factor de Escalaj (17)
onde o termo Factor de Escalaj esta relacionado com o factor multiplicativo adicional devido a dois ou mais
transistores PMOS ou NMOS estarem em serie (ver seccao 2.5, pagina 14). Na equacao (17) e assumido que, do ponto
de vista da saıda, apenas as capacidades entre o drain e o body e a capacidade entre a source e a body sao revelantes,
e que apenas os transistores MOSFET directamente em contacto com a saıda contribuem com as suas capacidades
intrınsecas.
O tempo de propagacao tp pode ser determinado atraves da relacao
tp =tpLH
+ tpHL
2(18)
Circuitos Integrados Digitais, 2006/2007 Projecto 1 16
Demonstra-se igualmente que, para se minimizar os tempos de atraso tpLHe tpHL
as seguintes condicoes devem ser
respeitadas dentro do possıvel [1]
1. As duas componentes de tp (tpLHe tpHL
) podem ser igualadas seleccionando as razoes WP MOS
WNMOSentre os MOSFET
por forma a que WP MOS
WNMOS= µNMOS
µP MOS, isto e, a dimensao de um PMOS face a um NMOS e maior numa proporcao
dada por µNMOS
µP MOS
7.
2. Como tp e proporcional a Ctotal o designer deve tentar reduzir as capacidades existentes, diminuindo ao mınimo
possıvel o comprimento do canal, a dimensao das ligacoes e outras capacidades parasitas.
3. O uso de razoes WL pode resultar na diminuicao do tp. Deve contudo ter-se em consideracao que ao aumentar o
tamanho dos MOSFET aumenta-se igualmente o valor de C, e como tal a diminuicao de tp pode nao materializar-
se.
4. Um valor maior de VDD resulta num valor menor de tp, contudo o VDD maximo e determinado pelo processo
tecnologico e assim frequentemente este parametro esta fora de controlo do designer.
2.4 Estrutura Basica de um Circuito Logico
Um circuito CMOS e de facto uma generalizacao do inversor CMOS (figura 8).
Figura 8: Circuito do inversor logico CMOS [2]
O inversor consiste de um transistor pull-down NMOS e um transistor pull-up PMOS , que funcionam atraves
da tensao de entrada de uma forma complementar. Uma porta logica CMOS consiste de dois networks a Pull
Down Network construıda por transistores NMOS e uma Pull Up Network construıda de transistores PMOS , como
esquematizado na figura 9. [1]
As duas networks sao controladas pelas variaveis de entrada, de um modo complementar. Desta forma, para a
porta de tres entradas apresentada na figura 9, a Pull Down Network ira conduzir para todas as combinacoes da
entrada que irao fazer com que a saıda seja LOW (Y=0) e ira fazer com que a tensao no nodo da saıda seja colocado
a um potencial nulo (vY = 0V ). Simultaneamente, a Pull Up Network estara desligada, e nao existira um caminho
para a passagem de corrente por essa network desde a fonte VDD a terra. Por outro lado, todas as combinacoes que
farao com que a saıda seja HIGH (Y = 1) irao fazer com que a Pull Up Network conduza, tendo como consequencia
a colocacao no nodo de saıda da tensao vY = VDD.
7Para a tecnologia CN20, verifica-se que a proporcao µNMOS
µP MOS= 3 [2]
Circuitos Integrados Digitais, 2006/2007 Projecto 1 17
Simultaneamente, a Pull Down Network estara desligada, e nesta network nao existira um caminho para a passagem
de corrente desde a fonte VDD a terra. [1]
Figura 9: Esquema representativo de uma porta CMOS de tres entradas. A Pull Up Network e realizada com
transistores PMOS e a Pull Down Network e realizada com transistores NMOS [1]
Como a Pull Down Network e composta por transistores NMOS , e dado que o transistor NMOS conduz quando
o sinal no seu gate e HIGH , a Pull Down Network e activada (isto e, conduz) quando as entradas sao HIGH . De
forma semelhante, a Pull Up Network , formada por transistores PMOS que ficam activados quando o sinal no seu
gate e LOW , a Pull Up Network e activada quando as entradas sao LOW . [1]
A Pull Down Network e a Pull Up Network cada uma usa dispositivos que em paralelo formam a funcao logica
OR , e que em serie formam a funcao logica AND . [1]
Uma aspecto a considerar numa porta logica CMOS esta relacionado com o facto das Pull Up Network e Pull
Down Network serem networks duais, ou seja, onde existir um conjunto de entradas em serie numa, estas mesmas
entradas surgirao em paralelo na outra network. Desta forma, podemos obter a Pull Down Network a partir da Pull
Up Network ou vice-versa 8. [1]
2.5 Dimensionamento dos Transistores MOSFET
Uma vez a porta logica CMOS tenha sido criada, o passo significativo que falta realizar no design e o de decidir as
dimensoes W/L para todos os transistores. As dimensoes W/L sao usualmente seleccionadas por forma a providenciar
a porta logica a capacidade de conducao de corrente em ambas as direccoes iguais a registada no inversor basico CMOS
(figura 8). [1]
8Se bem que consoante a complexidade do circuito esta tarefa podera nao ser muito trivial.
Circuitos Integrados Digitais, 2006/2007 Projecto 1 18
Por simplificacao, iremos adoptar as seguinte notacoes para designar as dimensoes do um MOSFET
(W/L)NMOS = n
(W/L)PMOS = p
p =µn
µp· n (para a tecnologia CN20 : p = 3 · n)
Se desejarmos seleccionar as dimensoes W/L para todos os transistores na porta logica para que a Pull Down
Network possa providenciar uma descarga de corrente do condensador pelo menos igual a de um transistor NMOS
de dimensao (W/L)NMOS = n e, para que a Pull Up Network possa providenciar uma descarga de corrente do
condensador pelo menos igual a de um transistor PMOS de dimensao (W/L)PMOS = p, entao devemos encontrar as
combinacoes da entrada que resultam na menor corrente de saıda e escolher as dimensoes que irao fazer esta corrente
igual a encontrada no inversor CMOS basico. [1]
A derivacao da relacao W/L equivalente e feita baseada no facto da resistencia de um MOSFET ser inversamente
proporcional a W/L [ver equacao (14)]. Se um conjunto de MOSFET com dimensoes (W/L)1, (W/L)2, . . . estao
conectados em serie, a resistencia equivalente em serie e obtida da expressao: [1]
Rserie = R1 + R2 + . . . (19)
=constante
(W/L)1+
constante
(W/L)2+ . . .
=
[
1
(W/L)1+
1
(W/L)2+ . . .
]
=constante
(W/L)eq(20)
de onde resulta que
(W/L)eq =1
1(W/L)1
+ 1(W/L)2
+ . . .(21)
De forma semelhante, se um conjunto de MOSFET com dimensoes (W/L)1, (W/L)2, . . . estao conectados em
paralelo, a resistencia equivalente em serie e obtida da expressao: [1]
(W/L)eq = (W/L)1 + (W/L)2 + . . . (22)
Circuitos Integrados Digitais, 2006/2007 Projecto 1 19
Nas figuras 10 e 11 apresentam-se exemplos de como resultara o dimensionamento dos transistores para as portas
logicas NAND4 e NOR4, respectivamente.
Figura 10: Dimensionamento adequado de um
aporta logica NOR de 4 entradas [1]
.
Figura 11: Dimensionamento adequado de um
aporta logica NAND de 4 entradas [1]
2.6 Tecnologia CN20
Neste trabalho, o layout dos dispositivos logicos sera realizado segundo as regras da Orbit Semiconductor 2.0 µ double-
poly, double-metal, n-well process. A consulta destas regras pode ser realizada em [2].
Circuitos Integrados Digitais, 2006/2007 Projecto 1 20
3 Desenvolvimento
3.1 Tabela de Verdade
A tabela de verdade que permite caracterizar os circuitos combinatorios a conceber est apresentada na tabela 1. Nela
pode verificar-se que se ira trabalhar com tres entradas e com cinco saıdas 9.
I2 I1 I0 O0 O1 O2 O3 O4
0 0 0 0 1 0 1 1
0 0 1 1 1 1 1 1
0 1 0 0 1 1 1 1
0 1 1 0 0 1 1 1
1 0 0 0 0 0 1 1
1 0 1 0 0 0 0 1
1 1 0 0 0 0 0 0
1 1 1 0 0 0 0 0
Tabela 1: Tabela de verdade para o circuito logico com as entradas I0, I1, I2 e com as saıdas O0, O1, O2, O3 e O4
9Neste trabalho decidi para cada saıda apresentar um circuito, nao tentando encontrar termos comuns entre as saıdas por forma a
reduzir o numero de circuitos isolados necessarios para definir a tabea de verdade apresentada.
Circuitos Integrados Digitais, 2006/2007 Projecto 1 21
3.2 Mapas de Karnaugh e Expressoes Minimizadas
Antes de se iniciar com a elaboracao do esquema de cada circuito capaz de caracterizar cada uma das saıdas
O0, O1, O2, O3, O4 em funcao das entradas I0, I1, I2 ha que obter a expressao mınima associada a cada saıda.
Para tal recorre-se aos Mapas de Karnaugh que permitem obter a minimizacao das expressoes associadas a cada saıda.
O desenvolvimento dos Mapas de Karnaugh sera realizada obtendo-se o resultado sob a forma SOP Sum Of Products.
I1 I0
I2 00 01 11 10
0 0 1 0 0
1 0 0 0 0
Tabela 2: Mapa de Karnaugh para a saıda O0
.O0 = I2 · I1 · I0
Tabela 3: Expressao Minimizada para a saıda O0
I1 I0
I2 00 01 11 10
0 1 1 0 1
1 0 0 0 0
Tabela 4: Mapa de Karnaugh para a saıda O1
.O1 = I2 · (I1 + I0)
Tabela 5: Expressao Minimizada para a saıda O1
I1 I0
I2 00 01 11 10
0 0 1 1 1
1 0 0 0 0
Tabela 6: Mapa de Karnaugh para a saıda O2
.O2 = I2 · (I1 + I0)
Tabela 7: Expressao Minimizada para a saıda O2
Circuitos Integrados Digitais, 2006/2007 Projecto 1 22
I1 I0
I2 00 01 11 10
0 1 1 1 1
1 1 0 0 0
Tabela 8: Mapa de Karnaugh para a saıda O3
.O3 = I2 + I1 · I0
Tabela 9: Expressao Minimizada para a saıda O3
I1 I0
I2 00 01 11 10
0 1 1 1 1
1 1 1 0 0
Tabela 10: Mapa de Karnaugh para a saıda O4
.O4 = I2 + I1
Tabela 11: Expressao Minimizada para a saıda O4
Circuitos Integrados Digitais, 2006/2007 Projecto 1 23
3.3 Obtencao das Expressoes Booleanas da Pull Up Network e Pull Down Network
dos Circuitos Associados a cada Saıda
Por forma a poder identificar correctamente as variaveis de entrada nos circuitos e as configuracoes das Pull Up
Network e Pull Down Network temos de rearranjar a forma como escrevemos as equacoes booleanas apresentadas na
seccao 3.2 (pagina 18). Desta forma iremos obter as sequintes equacoes boolenas apresentadas na tabela 12.
Saıda Expressao Mınima Expressao para a
Pull Down Network
Expressao para a
Pull Up Network
Variaveis de En-
trada no circuito
CMOS
O0 I2 · I1 · I0 I0 + I1 + I2 I2 · I1 · I0 I0, I1, I2
O1 I2 · (I1 + I0) I0 · I1 + I2 I2 · (I1 + I0) I0, I1, I2
O2 I2 · (I1 + I0) I0 · I1 + I2 I2 · (I1 + I0) I0, I1, I2
O3 I2 + I1 · I0 (I0 + I1) · I2 I2 + I1 · I0 I0, I1, I2
O4 I2 + I1 I1 · I2 I2 + I1 I1, I2
Tabela 12: Tabela com as expressoes mınimas obtidas pelos mapas de karnaugh, expressoes associadas a cada Pull
Down Network e Pull Up Network de cada circuito lgico CMOS para cada uma das saıdas
3.4 Circuitos Associados a cada Saıda
Tendo como base o referido na seccao 2.4, pagina 13, no que se refere sobre na Pull Down Network e na Pull Up
Network cada uma usar dispositivos que em paralelo formam a funcao logica OR , e que em serie formam a funcao
logica AND [1], vamos obter para cada uma das funcoes logicas associadas as saıdas anteriormente obtidas os seguintes
circuitos CMOS :
Circuitos Integrados Digitais, 2006/2007 Projecto 1 24
3.4.1 Circuito CMOS para a Saıda O0
Figura 12: Circuito CMOS para a saıda O0
Circuitos Integrados Digitais, 2006/2007 Projecto 1 25
3.4.2 Circuito CMOS para a Saıda O1
Figura 13: Circuito CMOS para a saıda O1
Circuitos Integrados Digitais, 2006/2007 Projecto 1 26
3.4.3 Circuito CMOS para a Saıda O2
Figura 14: Circuito CMOS para a saıda O2
Circuitos Integrados Digitais, 2006/2007 Projecto 1 27
3.4.4 Circuito CMOS para a Saıda O3
Figura 15: Circuito CMOS para a saıda O3
Circuitos Integrados Digitais, 2006/2007 Projecto 1 28
3.4.5 Circuito CMOS para a Saıda O4
Figura 16: Circuito CMOS para a saıda O4
Circuitos Integrados Digitais, 2006/2007 Projecto 1 29
3.4.6 (Sub)Circuito CMOS para o Inversor
Igualmente, tendo em consideracao de que algumas entradas surgem negadas, sendo por isso sujeitas ao processamento
realizado pelo inversor logico, ha a necessidade de determinar os tempos de propagacao do inversor logico utilizado,
cujo esquema em SPICE e simbolo sao apresentados nas figuras 17 e 18, respectivamente.
Figura 17: Circuito CMOS para o inversor utilizado
Figura 18: Sımbolo do inversor utilizado
Circuitos Integrados Digitais, 2006/2007 Projecto 1 30
4 Resultados Obtidos
4.1 Comportamento Logico
Antes de se apresentarem os resultados obtidos em relacao as respostas do circuitos apresentados em na seccao
3.4 (pagina 20), convem referir a configuracao utilizada para definir cada pulso gerado pelas fontes de tensao. As
configuracoes usadas no SPICE sao apresentadas na tabela 13:
Entrada Initial
Ten-
sion/V
Final
Ten-
sion/V
Delay/s Rise
Time/s
Fall
Time/s
Pulse
Width/s
Period/s
I0 0 5 0.1n 0.1n 0.1n 5n 10n
I1 0 5 0.1n 0.1n 0.1n 10n 20n
I2 0 5 0.1n 0.1n 0.1n 20n 40n
Tabela 13: Tabela com as configuracoes introduzidas nos geradores de pulsos correspondentes a I0, I1 e I2
Circu
itos
Integ
rados
Dig
itais,
2006/2007
Pro
jecto1
31
Para o Inversor
Figura 19: Resposta do inversor (figura 17) em funcao da entrada I0
Circu
itos
Integ
rados
Dig
itais,
2006/2007
Pro
jecto1
32
Para a saıda O0
Figura 20: Resposta do circuito da figura 12 em funcao das entradas I0, I1 e I2
Circu
itos
Integ
rados
Dig
itais,
2006/2007
Pro
jecto1
33
Para a saıda O1
Figura 21: Resposta do circuito da figura 13 em funcao das entradas I0, I1 e I2
Circu
itos
Integ
rados
Dig
itais,
2006/2007
Pro
jecto1
34
Para a saıda O2
Figura 22: Resposta do circuito da figura 14 em funcao das entradas I0, I1 e I2
Circu
itos
Integ
rados
Dig
itais,
2006/2007
Pro
jecto1
35
Para a saıda O3
Figura 23: Resposta do circuito da figura 15 em funcao das entradas I0, I1 e I2
Circu
itos
Integ
rados
Dig
itais,
2006/2007
Pro
jecto1
36
Para a saıda O4
Figura 24: Resposta do circuito da figura 16 em funcao das entradas I1 e I2
Circuitos Integrados Digitais, 2006/2007 Projecto 1 37
4.2 Tempos de Propagacao LOW - HIGH e HIGH - LOW : Nıvel 1
Para o Inversor
Figura 25: Pontos usados para a determinacao do Tempo de Propagacao LOW - HIGH do inversor (figura 17) em
Nıvel 1
Figura 26: Pontos usados para a determinacao do Tempo de Propagacao HIGH - LOW do inversor (figura 17) em
Nıvel 1
Circuitos Integrados Digitais, 2006/2007 Projecto 1 38
Para a saıda O0
Figura 27: Pontos usados para a determinacao do Tempo de Propagacao LOW - HIGH do circuito da figura 12 em
Nıvel 1
Figura 28: Pontos usados para a determinacao do Tempo de Propagacao HIGH - LOW do circuito da figura 12 em
Nıvel 1
Circuitos Integrados Digitais, 2006/2007 Projecto 1 39
Para a saıda O1
Figura 29: Pontos usados para a determinacao do Tempo de Propagacao HIGH - LOW do circuito da figura 13 em
Nıvel 1
Figura 30: Pontos usados para a determinacao do Tempo de Propagacao LOW - HIGH do circuito da figura 13 em
Nıvel 1
Circuitos Integrados Digitais, 2006/2007 Projecto 1 40
Para a saıda O2
Figura 31: Pontos usados para a determinacao do Tempo de Propagacao LOW - HIGH do circuito da figura 14 em
Nıvel 1
Figura 32: Pontos usados para a determinacao do Tempo de Propagacao HIGH - LOW do circuito da figura 14 em
Nıvel 1
Circuitos Integrados Digitais, 2006/2007 Projecto 1 41
Para a saıda O3
Figura 33: Pontos usados para a determinacao do Tempo de Propagacao HIGH - LOW do circuito da figura 15 em
Nıvel 1
Figura 34: Pontos usados para a determinacao do Tempo de Propagacao LOW - HIGH do circuito da figura 15 em
Nıvel 1
Circuitos Integrados Digitais, 2006/2007 Projecto 1 42
Para a saıda O4
Figura 35: Pontos usados para a determinacao do Tempo de Propagacao HIGH - LOW do circuito da figura 16 em
Nıvel 1
Figura 36: Pontos usados para a determinacao do Tempo de Propagacao LOW - HIGH do circuito da figura 16 em
Nıvel 1
Circuitos Integrados Digitais, 2006/2007 Projecto 1 43
4.3 Tempos de Propagacao LOW - HIGH e HIGH - LOW : Nıvel 2
Para o Inversor
Figura 37: Pontos usados para a determinacao do Tempo de Propagacao LOW - HIGH do inversor 17 em Nıvel 2
Figura 38: Pontos usados para a determinacao do Tempo de Propagacao HIGH - LOW do inversor 17 em Nıvel 2
Circuitos Integrados Digitais, 2006/2007 Projecto 1 44
Para a saıda O0
Figura 39: Pontos usados para a determinacao do Tempo de Propagacao LOW - HIGH do circuito da figura 12 em
Nıvel 2
Figura 40: Pontos usados para a determinacao do Tempo de Propagacao HIGH - LOW do circuito da figura 12 em
Nıvel 2
Circuitos Integrados Digitais, 2006/2007 Projecto 1 45
Para a saıda O1
Figura 41: Pontos usados para a determinacao do Tempo de Propagacao HIGH - LOW do circuito da figura 13 em
Nıvel 2
Figura 42: Pontos usados para a determinacao do Tempo de Propagacao LOW - HIGH do circuito da figura 13 em
Nıvel 2
Circuitos Integrados Digitais, 2006/2007 Projecto 1 46
Para a saıda O2
Figura 43: Pontos usados para a determinacao do Tempo de Propagacao LOW - HIGH do circuito da figura 14 em
Nıvel 2
Figura 44: Pontos usados para a determinacao do Tempo de Propagacao HIGH - LOW do circuito da figura 14 em
Nıvel 2
Circuitos Integrados Digitais, 2006/2007 Projecto 1 47
Para a saıda O3
Figura 45: Pontos usados para a determinacao do Tempo de Propagacao HIGH - LOW do circuito da figura 15 em
Nıvel 2
Figura 46: Pontos usados para a determinacao do Tempo de Propagacao LOW - HIGH do circuito da figura 15 em
Nıvel 2
Circuitos Integrados Digitais, 2006/2007 Projecto 1 48
Para a saıda O4
Figura 47: Pontos usados para a determinacao do Tempo de Propagacao HIGH - LOW do circuito da figura 16 em
Nıvel 2
Figura 48: Pontos usados para a determinacao do Tempo de Propagacao LOW - HIGH do circuito da figura 16 em
Nıvel 2
Circuitos Integrados Digitais, 2006/2007 Projecto 1 49
5 Layouts
Salienta-se que o inversor utilizado e o ja existente na
biblioteca WCN20 do LASI versao 6.0.
Figura 49: layout do inversor
.
Figura 50: layout da saıda O0
Circuitos Integrados Digitais, 2006/2007 Projecto 1 50
Figura 51: layout da saıda O1
.
Figura 52: layout da saıda O2
Circuitos Integrados Digitais, 2006/2007 Projecto 1 51
Figura 53: layout da saıda O3
.
Figura 54: layout da saıda O4
Circuitos Integrados Digitais, 2006/2007 Projecto 1 52
Figura 55: layout de todas as celulas e inversores
Circuitos Integrados Digitais, 2006/2007 Projecto 1 53
Como introduzir as medidas dos varios elementos apresentados em cada layout , directamente nas figuras iria
conduzir a alguma diminuicao da clareza presente em cada layout , apresenta-se na tabela 14 as medidas usadas em
cada elemento, nas diferentes celulas.
No entanto, destacam-se as seguintes medidas associadas a ementos comuns em todas as celulas apresentadas na
seccao 5:
• Todos os contactos apresentados tem as dimensoes de W × L = 2µm × 2µm;
• Todos os quadrados de area activa usados para definir as regioes de GND e de VDD tem as dimensoes de
W × L = 6µm × 6µm;
• Em todas as celulas, as medidas da pista de metal que cobre as regioes de GND e de VDD sao de W × L =
variavel × 7µm;
• Todos os gates de todos os transistores apresentados tem uma largura de L = 2µm;
• Todas as pistas de metais que cobrem os contactos que estao sitados sobre zonas activas tem a largura de
L = 4µm;
Zona p+ Zona n+
Celula W/µm × L/µm W/µm × L/µm
Inversor Usou-se o inversor existente no LASI 6
saıda O0 (164 × 35) (35 × 6)
saıda O1 (36 × 27) e (36 × 16) (24 × 27) e (6 × 16)
saıda O2 (36 × 27) e (36 × 16) (24 × 27) e (6 × 16)
saıda O3 (72 × 26) e (16 × 17) (12 × 26) e (12 × 16)
saıda O4 (36 × 27) (24 × 27)
Tabela 14: Tabela com as dimensoes W e L de cada zona activa utilizada nas varias celulas
Circuitos Integrados Digitais, 2006/2007 Projecto 1 54
6 Calculos
6.1 Calculos Tempos de Propagacao Esperados
Com base nas equacoes (14), (15) e (17), vamos obter os resultados apresentados a seguir, usando os seguintes valores
para as constantes:
kp = µ · Cox = 4.5494× 10−5 (V · Ω)−1
WNMOSmin= 6 × 10−6 m
LNMOSmin= 2 × 10−6 m
Vt NMOS = 0.8756 V
Vt PMOS = −0.8889 V
Cj PMOS = 3.2456× 10−4 F
Cj NMOS = 1.0375× 10−4 F
LDE = 7 × 10−6 m
VDD = 5 V
Para qualquer circuito que apresentado anteriormente (seccao 3.4, pagina 20) o dimensionamento dos transistores
MOSFET estao de acordo com o referido na seccao 2.5, pagina 14, desta forma a resistencia R a utilizar e:
RNMOS =1
4.5494× 10−5 · WL · (VDD − |Vt|)
=1
4.5494× 10−5 · 6×10−6
2×10−6 · (5 − 0.8756) Ω
= 1.7765 × 10+3 Ω
RPMOS =1
4.5494× 10−5 · WL · (VDD − |Vt|)
=1
4.5494× 10−5 · 6×10−6
2×10−6 · (5 − 0.8889) Ω
= 1.7827 × 10+3 Ω
R =RPMOS + RNMOS
2= 1.7796× 10+3 Ω
Circuitos Integrados Digitais, 2006/2007 Projecto 1 55
• Para o Inversor
Ctotal =
No PMOS∑
j=1
µp
µn· WNMOSmin
· Cj PMOS · LDE · Factor de Escalaj +
No NMOS∑
j=1
WNMOSmin· Cj NMOS · LDE · Factor de Escalaj
= 1 · 3 · 6 × 10−6 · 3.2456 × 10−4 · 7 × 10−6 · 1
+ 1 · 6 × 10−6 · 1.0375× 10−4 · 7 × 10−6
⇔ Ctotal = 4.5252× 10−14 F
tp = ln(2) · R · Ctotal
= 0.6931 · 1.7796× 10+3 · 1.2268× 10−13
= 5.5820× 10−11 s = 0.056 ns
• Para a Saıda O0
Ctotal =
No PMOS∑
j=1
µp
µn· WNMOSmin
· Cj PMOS · LDE · Factor de Escalaj +
No NMOS∑
j=1
WNMOSmin· Cj NMOS · LDE · Factor de Escalaj
= 1 · 3 · 6 × 10−6 · 3.2456 × 10−4 · 7 × 10−6 · 3
+ 3 · 6 × 10−6 · 1.0375× 10−4 · 7 × 10−6
⇔ Ctotal = 1.3576× 10−13 F
tp = ln(2) · R · Ctotal
= 0.6931 · 1.7796× 10+3 · 1.2268× 10−13
= 1.6746× 10−10 s = 0.167 ns
Circuitos Integrados Digitais, 2006/2007 Projecto 1 56
• Para a Saıda O1
Ctotal =
No PMOS∑
j=1
µp
µn· WNMOSmin
· Cj PMOS · LDE · Factor de Escalaj +
No NMOS∑
j=1
WNMOSmin· Cj NMOS · LDE · Factor de Escalaj
= 3 · 6 × 10−6 · 3.2456× 10−4 · 7 × 10−6 · 2
+ 3 · 6 × 10−6 · 1.0375× 10−4 · 7 × 10−6
⇔ Ctotal = 9.4862× 10−14 F
tp = ln(2) · R · Ctotal
= 0.6931 · 1.7796× 10+3 · 9.4862× 10−14
= 1.1701× 10−10 s = 0.117 ns
• Para a Saıda O2
Ctotal =
No PMOS∑
j=1
µp
µn· WNMOSmin
· Cj PMOS · LDE · Factor de Escalaj +
No NMOS∑
j=1
WNMOSmin· Cj NMOS · LDE · Factor de Escalaj
= 3 · 6 × 10−6 · 3.2456× 10−4 · 7 × 10−6 · 2
+ 3 · 6 × 10−6 · 1.0375× 10−4 · 7 × 10−6
⇔ Ctotal = 9.4862× 10−14 F
tp = ln(2) · R · Ctotal
= 0.6931 · 1.7796× 10+3 · 9.4862× 10−14
= 1.1701× 10−10 s = 0.117 ns
Circuitos Integrados Digitais, 2006/2007 Projecto 1 57
• Para a Saıda O3
Ctotal =
No PMOS∑
j=1
µp
µn· WNMOSmin
· Cj PMOS · LDE · Factor de Escalaj +
No NMOS∑
j=1
WNMOSmin· Cj NMOS · LDE · Factor de Escalaj
= 3 · 6 × 10−6 · 3.2456× 10−4 · 7 × 10−6 · 3
+ 4 · 6 × 10−6 · 1.0375× 10−4 · 7 × 10−6
⇔ Ctotal = 1.4011× 10−13 F
tp = ln(2) · R · Ctotal
= 0.6931 · 1.7796× 10+3 · 1.4011× 10−13
= 1.7283× 10−10 s = 0.173 ns
• Para a Saıda O4
Ctotal =
No PMOS∑
j=1
µp
µn· WNMOSmin
· Cj PMOS · LDE · Factor de Escalaj +
No NMOS∑
j=1
WNMOSmin· Cj NMOS · LDE · Factor de Escalaj
= 3 · 6 × 10−6 · 3.2456× 10−4 · 7 × 10−6 · 2
+ 2 · 6 × 10−6 · 1.0375× 10−4 · 7 × 10−6
⇔ Ctotal = 9.0504× 10−14 F
tp = ln(2) · R · Ctotal
= 0.6931 · 1.7796× 10+3 · 1.4011× 10−13
= 1.1164× 10−10 s = 0.112 ns
Circuitos Integrados Digitais, 2006/2007 Projecto 1 58
6.2 Tempos de Propagacao Nıvel 1
Porta
tempos10 Inversor Saıda O0 Saıda O1 Saıda O2 Saıda O3 Saıda O4
tteorico 0.0560 ns 0.1670 ns 0.1170 ns 0.1170 ns 0.1730 ns 0.1120 ns
tinicio HL * 15.252 ns 35.252 ns 25.254 ns 35.252 ns 15.253 ns 10.252 ns
tfinal HL * 15.523 ns 36.600 ns 25.868 ns 36.738 ns 15.585 ns 10.500 ns
tp HL * 0.2710 ns 1.3480 ns 0.6140 ns 1.4860 ns 0.3320 ns 0.2480 ns
tinicio LH * 20.152 ns 30.152 ns 40.154 ns 20.152 ns 40.153 ns 40.152 ns
tfinal LH * 20.671 ns 31.276 ns 40.423 ns 20.744 ns 40.685 ns 40.603 ns
tp LH * 0.5190 ns 1.1240 ns 0.2690 ns 0.5920 ns 0.5320 ns 0.4510 ns
tp medio1=
tp LH+tp HL
2 *
0.3950 ns 1.2360 ns 0.4415 ns 1.0390 ns 0.4320 ns 0.3495 ns
tinicio HL ** 15.309 ns 35.990 ns 25.440 ns 35.690 ns 15.331 ns 10.326 ns
tfinal HL ** 15.523 ns 36.600 ns 25.868 ns 36.738 ns 15.585 ns 10.500 ns
tp HL ** 0.2140 ns 0.6100 ns 0.4280 ns 1.0480 ns 0.2540 ns 0.1740 ns
tinicio LH ** 20.276 ns 30.856 ns 40.268 ns 20.307 ns 40.387 ns 40.341 ns
tfinal LH ** 20.671 ns 31.276 ns 40.423 ns 20.744 ns 40.685 ns 40.603 ns
tp LH ** 0.3950 ns 0.4200 ns 0.1550 ns 0.4370 ns 0.2980 ns 0.2620 ns
tp medio2=
tp LH+tp HL
2 **
0.3045 ns 0.5150 ns 0.2915 ns 0.7425 ns 0.2760 ns 0.2180 ns
Tabela 15: Tabela com os valores obtidos dos sinais apresentados nas figuras 25 a 36 e resultados dos tempos de
propagacao
* Calculo considerando o pico de tensao ** Calculo nao considerando o pico de tensao
Circuitos Integrados Digitais, 2006/2007 Projecto 1 59
6.3 Tempos de Propagacao Nıvel 2
Porta
tempos11 Inversor Saıda O0 Saıda O1 Saıda O2 Saıda O3 Saıda O4
tteorico 0.056 ns 0.167 ns 0.117 ns 0.117 ns 0.173 ns 0.112 ns
tinicio HL * 5.2519 ns 35.252 ns 25.254 ns 35.252 ns 15.253 ns 10.252 ns
tfinal HL * 5.5231 ns 36.597 ns 25.869 ns 36.739 ns 15.585 ns 10.499 ns
tp HL * 0.2712 ns 1.3450 ns 0.6150 ns 1.4870 ns 0.3320 ns 0.2470 ns
tinicio LH * 10.152 ns 30.152 ns 40.154 ns 20.152 ns 40.153 ns 40.152 ns
tfinal LH * 10.683 ns 31.279 ns 40.424 ns 20.742 ns 40.686 ns 40.603 ns
tp LH * 0.5310 ns 1.1270 ns 0.2700 ns 0.5900 ns 0.5330 ns 0.4510 ns
tp medio1=
tp LH+tp HL
2 *
0.4011 ns 1.2360 ns 0.4425 ns 1.0385 ns 0.4325 ns 0.3490 ns
tinicio HL ** 5.3100 ns 35.990 ns 25.445 ns 35.696 ns 15.333 ns 10.326 ns
tfinal HL ** 5.5231 ns 36.597 ns 25.869 ns 36.739 ns 15.585 ns 10.499 ns
tp HL ** 0.2131 ns 0.6070 ns 0.4240 ns 1.0430 ns 0.2520 ns 0.1730 ns
tinicio LH ** 10.256 ns 30.855 ns 40.286 ns 20.308 ns 40.386 ns 40.342 ns
tfinal LH ** 10.683 ns 31.279 ns 40.424 ns 20.742 ns 40.686 ns 40.603 ns
tp LH ** 0.4270 ns 0.4240 ns 0.1380 ns 0.4340 ns 0.3000 ns 0.2610 ns
tp medio2=
tp LH+tp HL
2 **
0.3201 ns 0.5155 ns 0.2810 ns 0.7385 ns 0.2760 ns 0.2170 ns
Tabela 16: Tabela com os valores obtidos dos sinais apresentados nas figuras 37 a 48 e resultados dos tempos de
propagacao
* Calculo considerando o pico de tensao ** Calculo nao considerando o pico de tensao
Circuitos Integrados Digitais, 2006/2007 Projecto 1 60
6.4 Frequencias de Funcionamento Nıvel 1
Porta
frequencia Inversor Saıda O0 Saıda O1 Saıda O2 Saıda O3 Saıda O4
f = 1tteorico
17.8571 GHz 5.9880 GHz 8.5470 GHz 8.5470 GHz 5.7803 GHz 8.9286 GHz
f = 1p medio1
2.5316 GHz 0.8091 GHz 2.2650 GHz 0.9625 GHz 2.3148 GHz 2.8612 GHz
f = 1p medio2
3.2841 GHz 1.9417 GHz 3.4305 GHz 1.3468 GHz 3.6232 GHz 4.5872 GHz
Tabela 17: Tabela com os das frequencias de funcionamento dos circuitos referidos com base nos valores mencionados
na tabela 15
6.5 Frequencias de Funcionamento Nıvel 2
Porta
frequencia Inversor Saıda O0 Saıda O1 Saıda O2 Saıda O3 Saıda O4
f = 1tteorico
17.8571 GHz 5.9880 GHz 8.5470 GHz 8.5470 GHz 5.7803 GHz 8.9286 GHz
f = 1p medio1
2.4931 GHz 0.8091 GHz 2.2599 GHz 0.9629 GHz 2.3121 GHz 2.8653 GHz
f = 1p medio2
3.1245 GHz 1.9399 GHz 3.5587 GHz 1.3541 GHz 3.6232 GHz 4.6083 GHz
Tabela 18: Tabela com os das frequencias de funcionamento dos circuitos referidos com base nos valores mencionados
na tabela 16
Circuitos Integrados Digitais, 2006/2007 Projecto 1 61
7 Discussao dos Resultados
Com base na tabela de verdade (tabela 1), e nos resultados obtidos para o comportamento logico dos circuitos
apresentados nas figuras 20, 21, 22, 23 e 24 podemos concluir que em termos da resposta logica os circuito estao
correctamente concebidos, pois as saıdas apresentam respostas conforme o desejado e apresentado na tabela 1. Apesar
de nao serem apresentados os resultados logicos para o nıvel 1, estes sao iguais aos do nıvel 2.
Antes de se discutir sobre os valores obtidos para os tempos de propagacao, e de salientar que apesar de se ter
utilizado um inversor para produzir as entradas negadas, para os calculos dos tempos de propagacao usaram-se as
entradas nao negadas, assumindo que o sinal negado e tal como se fosse produzido por uma fonte de pulsos ideal, nao
existindo nesta situacao o atraso provocado pelo inversor.
Observando os resultados obtidos para os tempos de propagacao apresentados na tabela 15 verificamos que os
tempos de propagacao obtidos atraves da simulacao do SPICE sao (tp medio1e tp medio2
) sao todos superiores aos
correspondentes tempos de propagacao teoricos. Apesar de ser ter utilizado o nıvel 1 para o numero de parametro a
utilizar nos MOSFET pelo SPICE (menor numero de parametros que no nıvel 2) fazendo com que os calculos sejam
menos rigorosos, estes valores estao ainda muito afastados dos valores tericos.
Observando os resultados obtidos para os tempos de propagacao apresentados na tabela 16 verificamos que os
tempos de propagacao obtidos atraves da simulacao do SPICE sao (tp medio1e tp medio2
) sao todos superiores aos
correspondentes tempos de propagacao teoricos. Mesmo sendo utilizado o nıvel 2 para o numero de parametro a
utilizar nos MOSFET pelo SPICE (maior numero de parametros que no nıvel 1) fazendo com que os calculos sejam
mais rigorosos, estes valores estao ainda muito afastados dos valores teoricos.
Com base no discutido nos dois paragrafos anteriores, podemos assumir que temos de considerar que os calculos
teoricos sao muito simplificados, pois o numero de factores em causa para o calculo dos mesmos e inferior aos numero
de parametros utilizados pelo SPICE. Ate porque alem de termos calculos simplificados (com base no numero de
parametros em causa) ha que salientar outros factores que nao sao considerados nestes calculos teoricos, como situacoes
em que a resposta de um dado componente um comportamento nao linear, todos os condensadores intrinsecos presentes
no modelo (ver figura 5) e como a sequencia logica dos sinais de entrada podem alterar o tempo de resposta do circuito,
precisamente pela sequencia das capacidades intrınsecas carregas e por carregar variar.
Comparando os valores apresentados nas tabelas 15 e 16 verificamos que ao aumentar o nıvel de parametros em
causa no calculo por parte do SPICE aumentamos a fiabilidade do modelo considerado pelo SPICE e vamos obter
calculos mais precisos. Todavia, verifica-se que em algumas portas o aumento do nıvel de factores veio a diminuir os
tempos de propagacao medio, enquando noutros casos, o nıvel 1 apresenta valores de tempos de propagacao iguais
(para o numero de algarismos significativos considerados) ou inferiores.
Com base na diferenca entre os valores dos tempos de propagacao teoricos e os obtidos atraves do SPICE, nao os
surpreendera que teoricamente a frequencia maxima de funcionamento dos circuitos apresente valores maiores do que
quando consideramos os valores obtidos por simulacao (ver tabelas 17 e 18).
Circuitos Integrados Digitais, 2006/2007 Projecto 1 62
Tendo em consideracao que a equacao (17) depende do numero de transistores conectados directamente a saıda,
nalgumas situacoes a disposicao dos transistores ira influenciar o valor teorico da capacidade total vista da saıda e
consequentemente o correspondente tempo de propagacao.
Se agora considerarmos as ordens de grandeza entre os valores teoricos e os valores obtidos por simulacao para os
nıveis 1 e 2, verificamos que a variacao entre os valores teoricos e os simulados nao e sistematica, ou seja constante.
Nas tabelas 15 e 16 e possivel verificar situacao em que os tempos de propagacao obtidos por simulacao chegam a ser
cerca de 7 vezes superiores aos valores teoricos (por exemplo, no caso do inversor e da saıda O2 nas tabelas 15 e 16),
a situacoes onde os valores simulados sao apenas o dobro dos valores teoricos como no caso das saıdas O1, O3 e O4
em ambas as tabelas, para o calculo dos tempos de propagacao em que nao se considera o pico de tensao.
Um exemplo de tal situacao e o que ocorre com os circuitos apresentados nas figuras 13 e 14, onde neste caso na
Pull Up Network apenas um transistor PMOS esta directamente conectado a saıda. Se nesta Pull Up Network os
blocos forem trocados, teriamos os transistores M3 e M6 em contacto directo com a saıda, o tempo de propagacao
iria aumentar pois teriamos mais um PMOS de dimensoes W=36µmL=2µm e a capacitancia intrınseca seria mais um facto
a incrementar o tempo de propagacao. Por sua vez, no circuito apresentado na figura 15, na Pull Down Network
verifica-se que a escolha da disposicao nao foi a mais adequada pois temos os MOSFET M9 e M10 em contacto directo
com a saıda em vez de termos apenas o MOSFET M10. Este estudo nao foi realizado em termos de calculo teorico,
mas a simples analise da equacao (17) permite chegar a esta conclusao.
Se observarmos os tempos de propagacao obtidos por simulacao, verificamos que mesmo tendo em consideracao
que a dimensao dos transistores e a adequada, tal como referido na seccao 2.5, pagina 14, verificamos que os valores
obtidos para os tempos tp HL e tp LH apresentados nas tabelas 15 e 16 nao sao iguais, ao contrario do que se esperava.
Mais uma vez podemos associar esta situacao a sequencia de entrada em funcionamento dos MOSFET nas Pull Up
Network e nas Pull Down Network , dado que a sequencia de entrada em funcionamento dos MOSFET ira influenciar
os valores dos tempos de propagacao.
Um melhoramento a considerar neste trabalho sera de gerar os sinais negados atraves de fontes de tensao ideais,
removendo a presenca dos inversores. Neste trabalho, assumiu-se que a presenca destes nao tinha uma presenca
significativa nos tempos de propagacao das portas, apenas por uma questao de simplicidade de calculo, no entanto,
observando os valores simulados pelo SPICE (para ambos os nıveis) verificamos que, pela ordem de grandeza dos
tempos de propagacao dos inversores, estes nao devem ser negligenciados.
Circuitos Integrados Digitais, 2006/2007 Projecto 1 63
8 Conclusoes
Com base no referido na discussao podemos concluir que o modelo usado para os calculos teoricos e um modelo muito
simplificado pois apresenta valores afastados dos obtidos pelo SPICE quer utilizando o nıvel 1 ou o nıvel 2 (em qualquer
dos casos o numero de parametro em uso e maior do que no modelo teorico utilizado).
Comparando os valores apresentados nas tabelas 15 e 16 verificamos que ao aumentar o nıvel de parametros em
causa no calculo por parte do SPICE, verificamos que para os calculos em questao, os nıveis 1 ou 2 permitem a
obtencao de valores proximos entre si, todavia, afastados dos valores teoricos.
Concluimos igualmente que, independentemente do nıvel usado na simulacao os valores obtidos para os tempos
tp HL e tp LH apresentados nas tabelas 15 e 16 nao sao iguais, ao contrario do que se esperava.
Com base na equacao (17) podemos verificar que a forma como e estruturada a Pull Up Network e/ou a Pull Down
Network assim o valor do tempo de propagacao (equacao 15) e afectado.
Circuitos Integrados Digitais, 2006/2007 Projecto 1 64
9 Bibliografia
Referencias
[1] Sedra, Adel, S. ; Smith, Kenneth C. ; Microelectronic Circuits; 5a edicao; Oxford University Press; 2004; ISBN
0-19-514252-7
[2] Baker, R. Jacob; Boyce, David E.; Li, Harry W.; CMOS Circuit Design, Layout and Simulation; IEEE Press Series
on Microelectronic Systems; John Wiley and Sons; 1998; ISBN 0-7803-3416-7
[3] Floyd, Thomas L.; Digital Fundamentals - International Edition; 8a edicao; 2003; Prentice Hall; ISBN 0-13-046411-
2