Download - :UtlraScael FPGA UltraScale FPGA での SPI...SPI の基本 XAPP1233 (v1.0) 2015 年 5 月 29 日 japan.xilinx.com 4 表 1: SPI フラッシュのデータピン SPI 信号名 UltraScale

XAPP1233 (v1.0) 2015 年 5 月 29 日 japan.xilinx.com 1

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概要このアプリケーションノートでは、UltraScale™ FPGA のマスターシリアルペリフェラルインターフェイス (SPI)、 4 ビットデータパス (x4 またはクワッド ) コンフィギュレーションモードについて説明します。 x4 モードを推奨しますが、必要に応じて、 x4 モードから 1 ビットのデータパス (x1) モードおよび 2 ビットのデータパス (x2) モードに簡単に変更できます。このアプリケーションノートでは、デザインのデザインの初の起動段階で SPI コンフィギュレーションとコンフィギュレーションデバッグを問題なく完了させるために役立つマスター SPI コンフィギュレーションの基本について説明します。

ここでは、Vivado® Design Suite 統合設計環境 (IDE) やコマンドラインから使用できる Tcl フローを使用して、SPI コンフィギュレーションのビットストリームを生成し、このビットストリームを SPI メモリデバイスにプログラムする手順についても説明します。 SPI メモリデバイスとマスター SPI x4 に必要な FPGA 間の接続サンプル一式も提供されます。

はじめにUltraScale FPGA のマスター SPI コンフィギュレーションモードでは、ピン数の少ないコンフィギュレーションオプションが可能です。 UltraScale FPGA は、コンフィギュレーションバンク (バンク 0) に 4 つの専用データピンがあるため、クワッド SPI フラッシュ規格に準拠するクワッド SPI シリアル NOR フラッシュデバイスを介して中速のコンフィギュレーションに対応できます。

ザイリンクスでは、ボードを x4 幅向けにレイアウトして、コンフィギュレーション時間を x1 マスター SPI の 4 分の 1 に短縮することを推奨します。 SPI x4 のすべてのピンは専用のバンク 0 にあるため、 x4 の利用によってユーザー I/O ピンがさらに使用されることはありません。 x1 幅および x2 幅がサポートされており、このアプリケーションノートで示すように x4 のケースから簡単に変更できます。UltraScale FPGA では、2 つのクワッド SPI を並列に使用することでより高速なコンフィギュレーションを可能にするマスター SPI デュアルクワッドモードも導入しています。デュアルクワッド SPI コンフィギュレーションの詳細は、このアプリケーションノートでは扱いません。 x8 モードの詳細は、『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570) [参照 1] を参照してください。

フラッシュのインシステムプログラムは、 Vivado Design Suite で可能です。 Vivado Design Suite は、間接プログラムと呼ばれるように、UltraScale FPGA のコンフィギュレーションビットストリームを JTAG を経由で SPI フラッシュにプログラムできます。 Vivado Design Suite は、大の UltraScale FPGA のビットストリームを複数個格納するのに十分な容量のメモリで広範な SPI フラッシュ集積度をサポートします。コンフィギュレーション後は、追加の格納領域にインターコネクトロジックに追加されたエンベデッド SPI コントローラーを介してアクセスできます。図 1 に、間接プログラムフローとコンフィギュレーションシーケンスの概略図を示します。

アプリケーションノート : UltraScale FPGA

XAPP1233 (v1.0) 2015 年 5 月 29 日

UltraScale FPGA での SPI コンフィギュレーションおよびフラッシュプログラミング著者 : Matt Nielson、 Ryan Rumsey

http://japan.xilinx.com

http://japan.xilinx.com/about/feedback.html?docType=Application_Notes&docId=XAPP1233&Title=UltraScale%20FPGA%20%26%2312391%3B%26%2312398%3B%20SPI%20%26%2312467%3B%26%2312531%3B%26%2312501%3B%26%2312451%3B%26%2312462%3B%26%2312517%3B%26%2312524%3B%26%2312540%3B%26%2312471%3B%26%2312519%3B%26%2312531%3B%26%2312362%3B%26%2312424%3B%26%2312403%3B%26%2312501%3B%26%2312521%3B%26%2312483%3B%26%2312471%3B%26%2312517%3B%20%26%2312503%3B%26%2312525%3B%26%2312464%3B%26%2312521%3B%26%2312511%3B%26%2312531%3B%26%2312464%3B&releaseVersion=1.0&docPage=1

はじめに


プロセスフローの概要を次に示します。

1. SPI フラッシュはボード上にあり、ターゲット FPGA のコンフィギュレーションインターフェイスと直接接続されています。このボードは、ザイリンクスプラットフォームケーブル USB II または Digilent プログラミングモジュールなどのプログラミングケーブルを介してローカルワークステーションに接続されます。

2. Vivado Design Suite は、ローカルワークステーションにインストールされており、間接プログラムビットストリームを含みます。 SPI フラッシュへプログラムされる終的なビットストリームにもアクセスできます。

3. Vivado Design Suite のハードウェアマネージャーを用いて、ターゲットの UltraScale FPGA を間接プログラムビットストリームでコンフィギュレーションします。その後、 Vivado Design Suite で、間接プログラムビットストリームを通じて、 JTAG 接続を介し SPI フラッシュをターゲットビットストリームでプログラムします。

4. これで、 SPI フラッシュがターゲットビットストリームによってプログラムされたので、 UltraScale FPGA は、PROGRAM_B のアサート後に SPI フラッシュから直接コンフィギュレーションされます。あるいは、マスター SPI コンフィギュレーションモードに合わせてモードピンを設定している場合は、電源を入れ直します。

UltraScale FPGA は、SPI fast read コマンドおよび SPI quad output fast read コマンドをサポートするシリアル NOR フラッシュメモリからデバイス自身をコンフィギュレーションできます。このコンフィギュレーションモードは、ユーザー I/O ピンを必要とせずに、シンプルで信頼できるコンフィギュレーションソリューションです。このモードは x4 幅のコンフィギュレーションインターフェイスであるため、中速のコンフィギュレーションに対応できます。コンフィギュレーション時間の短縮が必要な場合は、スレーブ SelectMAP (x8、 x16、 x32)、マスター BPI (x16)、マスター SPI x8 (2 つの SPI フラッシュデバイスを並列に使用) など、ほかのコンフィギュレーションオプションを検討してください。これらのコンフィギュレーションモードの詳細は、『UltraScale FPGA の BPI コンフィギュレーションおよびフラッシュプログラム』 (XAPP1220) [参照 2] または『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570) [参照 1] を参照してください。コンフィギュレーション時間計算の詳細は、「付録」を参照してください。

X-Ref Target - Figure 1

図 1 : Vivado SPI フラッシュのプログラミングフローおよびコンフィギュレーションフロー



SPI の基本


SPI フラッシュから UltraScale FPGA をコンフィギュレーションするために必要な大まかな手順は次のとおりです。

1. SPI とマスター SPI クワッドコンフィギュレーションの基本を理解する - 「SPI の基本」。

2. SPI フラッシュを介して FPGA コンフィギュレーション用にボードをレイアウトする - 「マスター SPI コンフィギュレーション用のボードレイアウト」。

3. Vivado Design Suite により、ターゲットビットストリームを (.bin ファイルとして) 準備する - 「マスター SPI コンフィギュレーションファイル」。

4. Vivado Design Suite ハードウェアマネージャーを使用して、 NOR フラッシュをシステム内でプログラムする - 「SPIフラッシュのプログラム」。

5. シリアル NOR フラッシュからターゲット FPGA をコンフィギュレーションする - 「ターゲット FPGA のコンフィギュレーション」。

これらの手順の説明がこのアプリケーションノートの主要部分です。「付録」には次の追加事項が記載されています。

1. プログラム時間

2. コンフィギュレーション時間

3. SPI フラッシュの選択

4. マスター SPI x1、 x2、および x8

5. SPI コンフィギュレーションの生成に関する制約 : IDE フロー

6. デバッグとトラブルシュートのガイドライン

SPI の基本UltraScale FPGA でのマスター SPI コンフィギュレーションに使用される SPI 規格およびクワッド SPI 規格のサブセットを基本的な理解は、正常なコンフィギュレーションを確実に行うことと、考えられるコンフィギュレーションエラーのトラブルシュートに役立ちます。

実際の SPI 規格は、メモリやセンサーと通信するためのエンベデッドシステムでよく使用されるシンプルなチップ間データリンクです。このアプリケーションノートで x1 幅と呼ばれる元の形式では、 SPI は、マスター出力、スレーブ入力(MOSI) ラインを介してマスターからコマンドおよびアドレスを送信し、マスター入力、スレーブ出力 (MISO) ラインを介してデータを受信する全二重モードで動作します。データは SPI クロック (SCLK) 信号と同期しており、スレーブデバイスは SPI セレクト (SS#) 信号を介して選択されます。図 2 に、 SPI マスターと SPI スレーブ間の x1 インターフェイスを示します。

SPI フラッシュには上記に示したピン以外にもいくつかのピンがあり、特別な機能を制御するために使用できます。これらのピンは SPI フラッシュベンダーによって異なりますが、共通する 2 つの特殊機能ピンとしてホールドピンおよび書き込み禁止ピンがあります。ホールドピンおよび書き込み禁止ピンは、表 1 に示すように、 SPI x4 モードでは追加のデータピンとして機能します。この表は、データピン、ならびにさまざまなベンダーで一般的に使用されている名前をまとめたものです。


図 2 : SPI マスター /スレーブのインターフェイス



SPI の基本


表 1 : SPI フラッシュのデータピン

SPI 信号名UltraScale FPGA のピン名 (UltraScale FPGA の信号名)

N25Q256A(1) のピン名

その他の一般的な名前

ピンの機能

SCLK CCLK (CCLK) C SCK、 CLK マスターによってスレーブまで駆動される同期クロック。

SS# RDWR_FCS_B (FCS_B) S# CS# アクティブ Low のスレーブセレクト。

MOSI D00_MOSI (D00_MOSI) DQ0 SI、 IO0、 SIO0、 DI マスター出力、スレーブ入力。x2 および x4 出力モードでは LSB データビットとして使用。

MISO D01_DIN (D01_DIN) DQ1 SI、 IO1、 SIO1、 DO マスター入力、スレーブ出力。

W# D02 (D02) DQ2 WP#、 IO2、 SIO2 書き込み禁止。 x4 モードでデータピンとして使用。

HOLD# D03 (D03) DQ3 HOLD#、 IO3、 SIO3 デバイスの選択を解除せずにホールド /ポーズ。 x4 モードでは MSB データビットとして使用。

注記 :1. Micron 社のシリアル NOR フラッシュメモリです [参照 3]。



SPI の基本


スレーブのアドレス 0 に有効な UltraScale FPGA コンフィギュレーションビットストリームがある場合、図 3 の波形は、そのスレーブによって返された同期ワードの初の数ビットまでの fast read コマンド (0Bh) を示します。この read コマンドは、スレーブセレクトラインがマスターによってディアサートされるまで続行されます。データは常に上位ビットをから送信されます。

図 3 について説明します。

• クロック a = 24 ビットのアドレス指定の場合は 32 サイクル、 32 ビットのアドレス指定 fast read コマンドの場合は 40サイクルです。

• クロック b = fast read コマンドの場合、クロック a + SPI フラッシュによるダミーサイクル出力の数です。

• クロック c = クロック b + ビットストリームヘッダーバイトの数です。ビットストリームヘッダーは、 0xFF と、write_bitstream によって同期ワードの前にビットストリームに挿入された 32 ビットアドレス幅の検出ワードのバイト数です。

クワッド SPI フラッシュ

x1 幅でのスループットを向上するため、メモリベンダーは、 2 本の追加ラインをデータに使用するクワッド SPI モードを提供しています。UltraScale FPGA コンフィギュレーションロジックは、MOSI ラインを介して x1 幅でコマンドおよびデータを送出できます。その後、 MOSI ラインと MISO ラインおよび 2 本の追加データラインを使用して、 x4 幅でデータを受信します。図 4 にこのインターフェイスを示します。この図では、マスターとスレーブのピン名を変更して、 UltraScaleFPGA および N25Q256A の名前に対応させています。


図 3 : マスター SPI の x1 0Bh コマンド


図 4 : クワッド (x4) SPI マスター /スレーブのインターフェイス



SPI の基本


図 5 に、 quad output fast read コマンド (6Bh) および quad output fast read (32 ビットアドレス) コマンド (6Ch) を示します。fast read コマンドの場合と同様に、コマンドおよびアドレスは D00_MOSI (D[00]) ラインを介して送信されますが、データは D[03:00] ラインを介して受信されます。データは常に D[03] で MSB から送信されます。

UltraScale FPGA のマスター SPI コンフィギュレーション

UltraScale FPGA は、マスター SPI のコンフィギュレーションモードに設定した場合、接続されている SPI フラッシュデバイスから FPGA 自身をコンフィギュレーションできます。 UltraScale FPGA が送信するのは、表 2 に示す SPI fast read コマンドおよび SPI output fast read コマンドのみです。

UltraScale FPGA の電源投入後または PROGRAM_B パルスと INIT_B のリリース後、 FPGA コンフィギュレーションモードピンをマスター SPI のコンフィギュレーションモード (M[2:0] = 001) に設定されていれば、FPGA はフラッシュチップセレクトピン (FCS_B) をアサートして、 SPI fast read コマンド (0Bh) を D00_MOSI に駆動出力します。図 3 に波形を示します。

UltraScale FPGA コンフィギュレーションに使用されるすべての SPI コマンドでは、 SPI コマンドのコマンド部とアドレス部が常に MOSI を介して x1 幅で送信されます。データはコマンドに合わせて適宜 x1、 x2、または x4 幅でリードバックされます。 MOSI ラインはディアサートされ、後のアドレスビットの送信後にフロート状態にできます。 x2 幅および x4幅の場合は、このラインは read コマンドの下位ビット D00 として使用されます。


図 5 : マスター SPI の x4 6Bh/6Ch コマンド

表 2 : SPI コマンド

SPI コマンドオペコード

Fast read 0Bh

Dual output fast read 3Bh

Quad output fast read 6Bh

Fast read (32 ビットアドレス) 0Ch

Dual output fast read (32 ビットアドレス) 3Ch

Quad output fast read (32 ビットアドレス) 6Ch



SPI の基本


UltraScale FPGA マスター SPI コンフィギュレーションシーケンス

コンフィギュレーションモードピンをマスター SPI のコンフィギュレーションモード (M[2:0] = 001) に設定すると、FPGA の電源投入後または PROGRAM_B のディアサート後に、 UltraScale FPGA はマスター SPI のコンフィギュレーションシーケンスを開始します。このシーケンスは、図 3 に示すように、 fast read コマンドを駆動出力するコンフィギュレーションロジックから必ず始まります。

1. fast read コマンド (0Bh) を駆動します。

2. 3 つのアドレスバイトとして 0 を送信します。

3. D00_MOSI ピンの駆動を停止します。

4. FCS_B のアサート状態を維持して、クロック CCLK を供給し続けます。

5. D01_DIN のデータをスキャンして、同期ワード (0xAA995566 の 32 ビットパターン) の有無を調べます。

6. 後続のデータを 32 ビットワードとして同期ワードに揃えます。

7. FPGA コンフィギュレーションパケットおよびコマンドとして各 32 ビットワードの処理を開始します。

8. 次のいずれかの状況が起こるまで FCS_B アサート状態を維持します。

° コンフィギュレーションコマンドが、新しい SPI コマンドを発行ようコンフィギュレーションロジックに命令した

° デバイス ID エラーが発生した

° 巡回冗長検査 (CRC) エラーが発生した

° コンフィギュレーションが完了した

たとえば、同期ワードの読み取り完了後に、エンベデッド FPGA コンフィギュレーションコマンドを実行すると、 FPGAコンフィギュレーションロジックは、ビットストリームに指定したアドレスで 4 バイトの quad output fast read コマンド(6Ch) を発行できます。このアドレスが 16MB (0x01000000) であった場合、 FPGA は FCS_B をディアサートしてから再アサートし、 D00_MOSI で 0x6C の後に 0x01000000 を送信します。コンフィギュレーションロジックは、 FCS_B のアサート状態を維持しつつ、D[03:00] を読み出します。FPGA コンフィギュレーションロジックは、入力データを再度スキャンして同期ワードの有無を調べます。同期ワード検出後の動作は、エンベデッド SPI コマンドをスキップする以外は前述した内容と同様です。

注記 : UltraScale FPGA コンフィギュレーションロジックは同期ワードの有無をスキャンしてデータの位置を 32 ビット境界に揃えるため、 SPI フラッシュが使用するダミーサイクルの数は、マスター SPI のコンフィギュレーションでは重要ではありません。コンフィギュレーションロジックは、データの位置を揃えるためにダミービットの数を数えて必要はなく、むしろ同期ワードでのラッチに依存します。



マスター SPI コンフィギュレーション用のボードレイアウト


マスター SPI コンフィギュレーション用のボードレイアウトSPI インターフェイスは高性能インターフェイスではありませんが、シグナルインテグリティの問題やボードレイアウト上の決定によってクロックレートが制限されたり、CCLK ライン上での反射のような信号上の問題につながらないように注意する必要があります。

Kintex UltraScale FPGA KCU105 評価キット [参照 4] は、マスター SPI x4 コンフィギュレーションに関してよい指針を示します。このボードには、マスター SPI x8 モードを実現する 2 つの N25Q256A デバイスがあります。ただし、このアプリケーションノートで扱うのはマスター SPI x4 モードで使用される 1 個の SPI フラッシュ (U35) のみですが、これと同じセットアップを必要に応じて x1 モードや x2 モードに使用できます。

マスター SPI x4 用のボードレイアウトは、前世代のマスター x1/x2 レイアウト要件と非常に似ています。x4 幅では 2 つの追加信号が必要です。これらの信号はこのボード上では High に接続されていることがあり、 7 シリーズ FPGA のコンフィギュレーションレイアウトでは FPGA に接続されません。 (D[03:02] を SPI フラッシュに接続する ) これらの追加信号、ならびにマスター SPI x4 コンフィギュレーションに必要な残りの接続を図 6 に示します。表 3 では、 SPI コンフィギュレーション特有のこれらの信号について説明します。


図 6 : マスター SPI x4 コンフィギュレーションのインターフェイス





表 3 : マスター SPI x4 コンフィギュレーションピン

ピン名バンク/方向 (タイプ)

コンフィギュレーション機能

SPIx4 の推奨事項説明

POR_OVERRIDE N/A

入力

(専用)

パワーオンリセット遅延の無効化

x4 コンフィギュレーションでは、通常は GND 接続を推奨します。このオプションによって短縮される時間は、 UltraScaleFPGA のコンフィギュレーションに必要な合計時間に対して短いものです。

TPOR (電源投入から INIT_B の立ち上がりまで) をデータシートに記載された値まで短縮します。 [参照 5][参照 6]。TPOR を短縮する必要がある場合は、このピンを VCCINT に直接接続します (ただしコンフィギュレーションデータソースの電源投入タイミングが短縮した遅延時間をサポートしている必要がある )。標準の POR 遅延でよければ、 GNDに接続します。

注意 : コンフィギュレーション

前およびコンフィギュレーショ

ン中は、このピンをフロートにし

ないでください。必ず VCCINT または GND に接続してください。

VCCO_0 には接続しないでくだ

さい。

VBATT N/A

N/A

(電源電圧)

バックアップバッテリの電源電圧

揮発性のキーメモリ領域に格納されている復号化キーを使用する必要がない場合は、 GND またはVCCAUX に接続してください。このアプリケーションでは暗号化を扱わないため、図 6 では VBATTを GND に接続しています。

AES 復号化キーを格納する、 FPGAの内部揮発性メモリのバックアップバッテリの電源です。。ビットストリームを暗号化した場合、 FPGAの電源がオフの間、復号化キーを格納した揮発性メモリの内容を保持するためにこのピンをバックアップバッテリに接続する必要があります。

M[2:0] 0

入力

(専用)

コンフィギュレーションモード

マスター SPI コンフィギュレーションの場合は、1k (またはより強い) 抵抗を GND または VCCO_0に接続して 001 に設定します。

コンフィギュレーションモードを指定します。各モードピンを直接、または 1kの抵抗を介して VCCO_0 または GND に接続します。

TCK 0

入力

(専用)

IEEE Standard for Test Access Port and Boundary-Scan Architecture (IEEE Std 1149.1) (JTAG) テストクロック

JTAG ケーブルヘッダーに接続して 10k 抵抗にプルアップします。SPI フラッシュの Vivado ツール間接プログラムで必須です。

JTAG チェーン上のすべてのデバイスに対するクロックです。ザイリンクスケーブルヘッダーの TCKピンに接続します。クリティカルなクロック信号であるため、複数のデバイスを JTAG チェーンで接続する場合は、必要に応じてケーブルヘッダーのこの信号をバッファーしてください。 TCK 信号をバッファーする場合は、バッファー入力を外部の弱いプルアップ抵抗 (たとえば、10k) に接続し、ケーブルを接続していない場合も有効な Highを維持するようにします。





TMS 0

入力

(専用)

JTAG テストモードセレクト


JTAG チェーン上のすべてのデバイスに対するモードセレクト信号です。ザイリンクスケーブルヘッダーの TMS ピンに接続します。複数のデバイスを JTAG チェーンで接続する場合は、必要に応じてケーブルヘッダーのこの信号をバッファーしてください。 TMS 信号をバッファーする場合は、バッファー入力を外部の弱いプルアップ抵抗 (たとえば、10k) に接続して、ケーブルを接続していない場合も有効な High を維持するようにします。

TDI 0

入力

(専用)

JTAG テストデータ入力


JTAG チェーンのシリアルデータ入力です。デバイスが 1 つしかない場合、または JTAG チェーンの初のデバイスの場合は、ザイリンクスケーブルヘッダーの TDI ピンに接続します。それ以外の場合 (FPGAが JTAG チェーンの初のデバイスでない場合) は、 JTAG スキャンチェーンの上位 JTAG デバイスのTDO ピンに接続してください。

TDO 0

出力

(専用)

JTAG テストデータ出力

JTAG ケーブルヘッダーに接続します。 SPI フラッシュの Vivado ツール間接プログラムで必須です。

JTAG チェーンのシリアルデータ出力です。デバイスが 1 つしかない場合、または JTAG チェーンの後のデバイスの場合は、ザイリンクスケーブルヘッダーの TDO ピンに接続します。それ以外の場合 (JTAGチェーンの後の FPGA デバイスでない場合) は、 JTAG スキャンチェーンの下位 JTAG デバイスのTDI ピンに接続してください。

PROGRAM_B 0

入力

(専用)

プログラム (負論理) 4.7k 以下の抵抗を介して VCCO_0 にプルアップします。通常はオープンのプッシュボタンを GNDに接続してコンフィギュレーションの手動リセットを有効にし、コンフィギュレーションに使用するときに役立つようにします。

コンフィギュレーションロジックに対する、アクティブ Low のリセット信号です。この信号を Lowにすると FPGA コンフィギュレーションがクリアされ、新しいコンフィギュレーションシーケンスが開始します。コンフィギュレーションのリセットは立ち下がりエッジで始まり、コンフィギュレーション(すなわちプログラム) シーケンスが次の立ち上がりエッジで始まります。安定した High 入力とするため、4.7k 以下の外付けプルアップ抵抗を介して VCCO_0 に接続してください。

表 3 : マスター SPI x4 コンフィギュレーションピン (続き)








INIT_B 0

双方向、オープンドレイン

(専用)

初期化 (負論理) 4.7k の抵抗を介して VCCO_0 に接続します。KCU105 ボードに使用しているような 2 色 LED を追加すると、 DONE ピンと共にコンフィギュレーションステータスを視覚的にすばやく確認できます。 LED は必須ではありませんが、追加しない場合は、コンフィギュレーションに使用するときにこのピンを容易にプローブできるようにしてください。

アクティブ Low の FPGA 初期化ピンまたはコンフィギュレーションエラー信号です。FPGA がコンフィギュレーションリセット状態にある場合や、コンフィギュレーションメモリを初期化 ( クリア) 中の場合、またはコンフィギュレーションエラーを検出した場合に、このピンを Low に駆動します。VCCINT が電源が供給されていない場合、INIT_B は Low に駆動しません。FPGA の初期化プロセスが完了すると、 INIT_B はハイインピーダンスとなります。この時点で INIT_Bが High になるように外部プルアップ抵抗を接続してください。電源投入時に INIT_B を外部から Low に保持すると、初期化プロセスが完了した後もコンフィギュレーションシーケンスの開始を遅らせることができます。初期化プロセス完了後、INIT_B 入力で High が検出されると FPGA は M[2:0] ピンの設定に従って残りのコンフィギュレーションシーケンスを実行します。コンフィギュレーション完了後は、FPGA がコンフィギュレーションエラーを検出したかどうかを示す目的で INIT_B をオプションで使用できます。4.7k のプルアップ抵抗を介して VCCO_0 に接続し、Lowから High へ確実に遷移するようにしてください。

DONE 0

双方向

(専用)

コンフィギュレーション完了

アクティブなプルアップまたはプルダウンしないでください。

DONE がアサートされると導通する LED を追加するか、容易にアクセス可能なテストポイントを追加して、コンフィギュレーションに使用するときに役立つようにします。

DONE ピンが High になると、コンフィギュレーションシーケンスが完了したことを表します。デフォルトでは、 DONE 出力はオープンドレインです。 DONE にはデフォルトで約 10k の内部プルアップ抵抗があります。外付け抵抗回路は必須ではありません。使用する場合は4.7 の抵抗を推奨します。









CCLK 0

入力または出力

(専用)

コンフィギュレーションクロック

SPI コンフィギュレーションで必須です。FPGA から SPI フラッシュまでのこの接続上で信号品質が低いと、コンフィギュレーション速度に悪影響を及ぼすか、正常なコンフィギュレーションが妨げられることがあります。ザイリンクスは、 SPI フラッシュをFPGA 近くに配置して、データピンと極めて近い長さに整合させることを推奨しています。また、この信号はコンフィギュレーションに使用するときに、フラッシュデバイスの近くでプローブできるようにすることを推奨します。

デフォルトでは、 FPGA コンフィギュレーションシーケンスが同期で実行されます。FPGA がコンフィギュレーションクロックソースとなり、CCLK を出力として駆動します。CCLK はクリティカルなクロック信号のため、シグナルインテグリティが重要です。

PUDC_B 0

入力

(専用)

コンフィギュレーション中のプルアップ (負論理)

コンフィギュレーション中の SelectIO™ インターフェイスピンのステート要件に従って、直接または1k以下の抵抗を介してVCCO_0 あるいは GND に接続します。

このアクティブ Low 入力は、電源投入後およびコンフィギュレーション時に SelectIO インターフェイスピンの内部プルアップ抵抗を有効にします。 Low にすると、各SelectIO インターフェイスピンの内部プルアップ抵抗が有効になります。 High にすると、各 SelectIOインターフェイスピンの内部プルアップ抵抗が無効になります。PUDC_B は直接、または 1k 以下の抵抗を介して VCCO_0 あるいはGND に接続してください。

RDWR_FCS_B 0

出力

(専用)

アクティブ Low のフラッシュチップセレクト (FCS_B)

SPI コンフィギュレーションで必須です。 SPI フラッシュチップセレクトピンに接続して、4.7k 以下の抵抗を介してプルアップします。コンフィギュレーションに使用するときに容易にプローブできるポイントがあることを確認してください。

コンフィギュレーションで使用する SPI フラッシュデバイスを有効化するアクティブ Low のチップセレクト出力です。フラッシュデバイスのチップセレクト入力に接続すると共に、4.7k 以下の外付けプルアップ抵抗 (2.4k を推奨) を介して VCCO_0 にも接続します。

D00_MOSI 0

双方向

(専用)

SPI x1 シリアルデータ出力、 SPI x2/x4/x8 データピン 0 (D00_MOSI)

SPI コンフィギュレーションで必須です。 SPI フラッシュのシリアルデータ入力 (DQ0/D/SI/IO0) ピンに接続します。コンフィギュレーションに使用するときに容易にプローブできるポイントがあることを確認してください。

すべての SPI 幅を対象に SPI ( スレーブ) フラッシュデバイスにコマンドを送信するための出力です。 SPI コマンドおよびアドレスは、コンフィギュレーション中は常にこのピンを介してスレーブにx1 幅で送信されます。 x2、 x4、および x8 幅では、これは下位データビットとして使用される多目的ピンです。









D01_DIN 0

入力

(専用)

SPI x1 シリアルデータ入力 (DIN)、SPI x2/x4/x8データピン 1 (D01)

SPI コンフィギュレーションで必須です。SPI フラッシュのシリアルデータ出力 (DQ1/Q/SO/IO1) ピンに接続します。コンフィギュレーションに容易に使用するときにプローブできるポイントがあることを確認してください。

x1 モードでは、スレーブからシリアルデータを受信するデータ入力です。 x2、 x4、および x8 モードでデータ入力ビット 1 です。デフォルトでは、DIN からのデータが CCLKの立ち上がりエッジでキャプチャされます。

D02 0

入力

(専用)

SPI x4/x8 のデータビット 2

必須ではありませんが、非常に推奨されています。 4.7k の抵抗を介して VCCO_0 にプルアップします。これを SPI フラッシュのデータビット 2 ピン (DQ2/W#/WP#/IO2) に接続します。

x4 および x8 モードで SPI データを受信するデータ入力です。このピンは一般に SPI フラッシュデバイスの書き込み禁止ピンとして使用されるため、x4 または x8 モードで動作しない場合は、プルアップして正しい SPI 機能を確保してください。

D03 0

入力

(専用)

SPI x4/x8 のデータビット 3

必須ではありませんが、大いに推奨します。4.7kの抵抗を介して VCCO_0にプルアップします。 SPIフラッシュのクワッドデータビット 3 出力 (DQ3/HOLD#/IO3) ピンに接続します。

x4 および x8 モードで SPI データを受信するデータ入力です。このピンは一般に SPI フラッシュデバイスのホールドまたはリセットピンとして使用されるため、 x4 または x8モードで動作しない場合は、プルアップして正しい SPI 機能を確保してください。

CFGBVS 0

入力

(専用)

コンフィギュレーションバンク電圧の選択

このアプリケーションノートと同様に 1.8V のSPI フラッシュを使用する場合は、 GND に直接接続します。

コンフィギュレーション専用バンク 0、およびバンク 65 のコンフィギュレーションピンについて I/O電圧の動作範囲と電圧の許容範囲を決定します。 CFGBVS は、すべての UltraScale FPGA で常に専用バンク 0 の動作電圧を選択し、コンフィギュレーション中は多目的バンク 65 の動作電圧を選択します。CFGBVS はバンク電圧の要件に従って High または Low に接続してください。バンク 0 の VCCO_0 電源が 2.5V または 3.3V の場合は、このピンを High (つまり VCCO_0) に接続する必要があります。バンク 0の VCCO_0 が 1.8V 以下の場合にのみ、 Low (つまりGND) に接続します。バンク 65 をコンフィギュレーションで使用する場合、電圧はバンク 0 と同じにする必要があります。

注意 : デバイスの損傷を防ぐた

め、このピンは必ず VCCO_0 また

は GND のいずれかに正しく接続

してください。









EMCCLK 65

入力

(多機能)

外部マスターコンフィギュレーションクロック

コンフィギュレーションクロックの高速度が必要な場合は推奨します。詳細は、「コンフィギュレーションクロックの大周波数」を参照してください。そうでない場合、このアプリケーションノートでの場合と同様にこの入力は未接続のままでかまいません。

マスターモードで内部コンフィギュレーションオシレーターの代わりにコンフィギュレーションロジックのクロックソースとなるオプションの外部クロック入力です。FPGA は内部コンフィギュレーションエンジンを駆動するクロックソースとして、内部オシレーターの代わりに EMCCLK に切り替えることができます。 EMCCLKの周波数はビットストリーム設定で分周でき、マスター CCLK 信号として出力できます。







マスター SPI コンフィギュレーションファイル


マスター SPI コンフィギュレーションファイルこのセクションでは、UltraScale FPGA マスター SPI コンフィギュレーションに使用するさまざまなコンフィギュレーションファイルの概要を説明し、これらのファイルの生成に利用するツールについてまとめています。ファイルの作成手順については、以降のセクションで説明します。

SPI x4 プログラミングファイル

UltraScale FPGA Bitstream (.bit)

FPGA コンフィギュレーションに使用されるデフォルトのバイナリビットストリームです。このビットストリームには、メタデータを含むヘッダーがあります。メタデータは、ビットストリームを用いた作業時にツールによって使用されます。JTAG を介して FPGA をコンフィギュレーションする場合、この情報は Vivado ツールで削除されます。

UltraScale FPGA Bitstream (.bin)

FPGA ビットストリームのバージョンの 1 つで、コンフィギュレーションデータのみが含まれており、 .bit ファイルに存在するメタデータは削除されています。このファイルを使用することにより、 x1、 x2、および x4 幅の SPI フラッシュをVivado ツールでプログラムできます。

UltraScale FPGA Intel HEX (.mcs)

16 進数表記のプログラミングビットストリームを含む ASCII テキストファイル形式で、アドレス指定情報とデータサイズ情報が追加されています。 MCS はマスター SPI x8 および BPI プログラムでは必須ですが、 SPI x1、 x2、および x4 ではオプションであり、このアプリケーションノートでは説明対象外です。必要な場合は write_cfgmem Tcl コマンドを使用して生成できます。詳細は、 Vivado ツールの Tcl コンソールで次のコマンドを実行してください。

write_cfgmem -help

マスター SPI コンフィギュレーションのビットストリームを生成する前に、 SPI コンフィギュレーション固有のいくつかのプロパティを有効にする必要があります。これらの設定には、次が含まれます。

BITSTREAM.CONFIG.CONFIGRATEBITSTREAM.CONFIG.SPI_32BIT_ADDRBITSTREAM.CONFIG.SPI_BUSWIDTHBITSTREAM.CONFIG.SPI_FALL_EDGECONFIG_VOLTAGECFGBVSBITSTREAM.GENERAL.COMPRESSBITSTREAM.CONFIG.EXTMASTERCCLK_EN





BITSTREAM.CONFIG.CONFIGRATE

(Configuration rate (MHz) : 3、 6、 9、 12、 22、 33、 ...)

マスターモードのコンフィギュレーションで EMCCLK を有効にしていない場合は、 CCLK の公称周波数を設定します。可能な値のリストを取得するには、Vivado ツールでターゲット FPGA の合成済みデザインまたはインプリメント済みデザインを開いて、次のコマンドを実行します。

list_property_value BITSTREAM.CONFIG.CONFIGRATE [current_design]

推奨設定 : 33

注記 : このアプリケーションノートでは、一般的に安全なコンフィギュレーションレートとして 33 を選択します。SPI レイアウトを適切に考慮したほとんどのデザインは、はるかに高いコンフィギュレーションレートで実行できます。大許容コンフィギュレーションレートの計算方法については、「コンフィギュレーションクロックの大周波数」を参照してください。 CCLK ラインにシグナルインテグリティの問題があると、小周波数の場合でもエラーが発生する可能性があることにも注意してください。たとえば、 CCLK の配線が SPI フラッシュの C ピンでの反射につながる場合には、二重クロックが生じることがあります。

BITSTREAM.CONFIG.SPI_32BIT_ADDR

(Enable SPI 32-bit address style : NO、 YES)

SPI コンフィギュレーションロジックに命令して、表 2 に示す 4 バイトのアドレス指定コマンドを発行します。SPI フラッシュの集積度が 256Mb 以上の場合は YES に設定します。

推奨設定 :

• フラッシュの集積度が 128Mb を超える場合は YES

• 集積度が 128Mb 以下の場合は NO

BITSTREAM.CONFIG.SPI_BUSWIDTH

(Bus width : None、 1、 2、 4、 8)

SPI データを SPI フラッシュから読み出すときのデータ幅を設定します。 UltraScale FPGA SPI コンフィギュレーションの場合は、このアプリケーションノートで推奨しているように 4 に設定します。コンフィギュレーションに使用する際は 1 に設定するのと便利です。

推奨設定 : 4

BITSTREAM.CONFIG.SPI_FALL_EDGE

(Enables the FPGA to use a falling edge clock for the SPI data capture : NO、 YES)

SPI フラッシュデバイスは、立ち下がりエッジでデータを出力します。通常、 FPGA は CCLK の立ち上がりエッジでこのデータにクロックを供給します。これを YES に設定すると、読み出しデータが次のエッジでクロック供給の対象になるためにタイミングマージンが向上して、より高速の CCLK レートが可能になります。

推奨設定 : Yes

CONFIG_VOLTAGE

(Configuration voltage : 1.5、 1.8、 2.5、 3.3)

コンフィギュレーションに使用する電圧をツールに通知します。コンフィギュレーションバンク (バンク 0 およびEMCCLK を使用する場合はバンク 65) で使用する電圧をこの値に設定します。このアプリケーションノートでは 1.8V の電圧を想定しているため 1.8 に設定します。

推奨設定 : ターゲットボードでのコンフィギュレーション電圧と一致する必要があります。





CFGBVS

(Configuration bank voltage selection : GND、 VCCO)

CFGBVS ピンを駆動する電圧をツールに通知します。このアプリケーションノートと同様に 1.8V を使用し、かつバンク 65も 1.8V の場合、またはバンクからのコンフィギュレーションピン (EMCCLK など) をまったく使用しない場合は、これをGND に設定できます。詳細は、『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570) [参照 1] の「コンフィギュレーションバンク電圧の選択」を参照してください。

推奨設定 : CFGBVS ピンでの実際の接続と一致させる必要があります。

BITSTREAM.GENERAL.COMPRESS

(Enable bitstream compression : TRUE、 FALSE)

コンフィギュレーション中に FPGA によって解凍できるやり方で生成済みのビットストリームを圧縮するようツールに通知します。ザイリンクスでは、これを有効にしてコンフィギュレーション時間と SPI のプログラム時間を短縮することを推奨します。ただし、必要な格納容量を計算する場合は、コンフィギュレーションビットストリームサイズに依存しないようにしてください。小さなデザイン変更によって圧縮率が大きく変わることがあります。必要な格納容量を計算する場合は、『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570) の「UltraScale FPGA のビットストリーム長」の表を参照してください。

推奨設定 : Yes

BITSTREAM.CONFIG.EXTMASTERCCLK_EN

(Enable external configuration clock and set divide value : DISABLE、 DIV-1、 DIV-2、 DIV-3、 DIV-4、 ...)

コンフィギュレーションに命令して、コンフィギュレーションプロセスの早期に EMCCLK ピンを CCLK のソースとして使用するよう切り替えます。これにより、かなり高いコンフィギュレーションレートを有効にできますが、 EMCCLK ピンをバンク 65 から使用することが必要です。コンフィギュレーションレートの向上については、「コンフィギュレーション時間」および「コンフィギュレーションクロックの大周波数」を参照してください。追加の DIV 値を使用できます。ターゲットにする FPGA の全リストを取得するには、Vivado ツールでターゲット FPGA の合成済みデザインまたはインプリメント済みデザインを開いて、次のコマンドを実行します。

list_property_value BITSTREAM.CONFIG.EXTMASTERCCLK_EN [current_design]

推奨設定 : 可能な高速のコンフィギュレーションレートが必要な場合は DIV-1 (または該当する分周値)、そうでない場合は DISABLE。

これらのプロパティはデザイン上の制約で設定されます。これらは XDC 制約ファイルで設定するか、 Tcl コマンドを使用して実行時に指定できます。 Vivado IDE では、 [Bitstream Settings] での選択に基づいて、制約が自動的に設定されます。推奨方法は、次に示す推奨制約をデザイン制約ファイルに追加し、制約ファイルを介して設定を追加する方法です。

set_property BITSTREAM.GENERAL.COMPRESS TRUE [current_design]set_property BITSTREAM.CONFIG.CONFIGRATE 33 [current_design]set_property CONFIG_VOLTAGE 1.8 [current_design]set_property CFGBVS GND [current_design]set_property BITSTREAM.CONFIG.SPI_32BIT_ADDR YES [current_design]set_property BITSTREAM.CONFIG.SPI_BUSWIDTH 4 [current_design]set_property BITSTREAM.CONFIG.SPI_FALL_EDGE YES [current_design]





ビットストリームの生成 : Vivado Design Suite IDE の例

Vivado ツールデザインでプロジェクトモードに基づいて次の IDE フローを使用し、マスター SPI x4 コンフィギュレーションのビットストリームを生成します。

1. 「SPI x4 プログラミングファイル」からデザインの制約ファイルに推奨の制約を追加します。この手順は、理想的には合成およびインプリメンテーションの前に実行します。合成およびインプリメンテーションの後に制約を追加すると、これらの run は、制約ファイルの保存時に期限切れとマークされます。変更された制約 (またはデザインファイル) がほかにない場合は、「SPI コンフィギュレーションの生成に関する制約 : IDE フロー」で説明したように、 [ForceUp-to-Date] オプションを使用して run を安全に新状態に変更するよう強制できます。

2. 図 7 に示すように、 Flow Navigator で [Program and Debug] の [Bitstream Settings] をクリックします。

3. [Project Settings] ダイアログボックスで、 -bin_file を選択します。これにより、 write_bitstream コマンドが命令され、SPI フラッシュをプログラムするためのヘッダーのないビットストリームが生成されます。 [OK] をクリックして、この変更を確定します。

4. Flow Navigator で、 [Program and Debug] の下にある [Generate Bitstream] をクリックするか、 [Flow] → [Generate Bitstream] をクリックします。


図 7 : Flow Navigator





これにより、 [Generate Bitstream] フローが起動します。完了後、エラーが検出されなかった場合、 SPI のプログラムに使用できるビットストリームは次の場所にあります。

<Project_Dir>\<Project_Name>.runs\impl_1\

以前に -bin_file オプションを選択していたため、ビットストリームは標準の .bit ファイルのほかに .bin 拡張子の付いた BIN ファイルとして生成されました。 .bin ファイルは、「SPI プログラミングファイルの生成」で SPI フラッシュをプログラムするために使用します。

ビットストリームの生成 : Vivado ツール Tcl バッチファイルの例

前のセクションで説明した IDE フローの代替手段として、プロジェクト以外の Vivado ツールフローで使用できる Tcl バッチファイルをここに示します。このフローを正常に実行するには、事前にチェックポイントを作成しておく必要があります。次のスクリプトでは、スクリプトの実行元である現在のディレクトリのサブディレクトリにチェックポイントが保存されるとしています。

## Non-project Tcl flow to generate a BIN file used for SPI flash# programming# NOTE: write_checkpoint must have been run prior to running this scriptopen_checkpoint {post_route.dcp}set_property BITSTREAM.GENERAL.COMPRESS TRUE [current_design]set_property BITSTREAM.CONFIG.CONFIGRATE 33 [current_design]set_property CONFIG_VOLTAGE 1.8 [current_design]set_property CFGBVS GND [current_design]set_property BITSTREAM.CONFIG.SPI_32BIT_ADDR YES [current_design]set_property BITSTREAM.CONFIG.SPI_BUSWIDTH 4 [current_design]





SPI プログラミングファイルの生成


set_property BITSTREAM.CONFIG.SPI_FALL_EDGE YES [current_design]write_bitstream -verbose -force -bin_file spi_programming.bit

SPI プログラミングファイルの生成Vivado Design Suite をオプションで使用して、 SPI フラッシュをプログラムするための MCS ファイルを生成できます。 SPIx8 では 2 つの異なるプログラムファイルが必要なのでこれは必須です。ただし、 SPI x1、 x2、または x4 では MCS ファイルは必ずしも必要ではないため、このアプリケーションノートでは、前のセクションで作成した .bin ファイルを使用して SPI フラッシュをプログラムします。

SPI フラッシュのプログラムVivado Design Suite は、 SPI コントローラーを内蔵しているターゲット FPGA に間接プログラムビットストリームをダウンロードして、FPGA に接続している SPI フラッシュをプログラムできます。Vivado ツールは JTAG ケーブルを介して SPIコントローラーと通信して、プログラミングファイルを SPI フラッシュに転送します。このインシステムプログラム機能により、プロトタイプ段階における反復作業を要するデザインのテストやデバッグを可能にしますが、量産品のプログラムを目的としたものではありません。量産品のプログラムには、 BPM Microsystems 社または Data I/O 社が提供するプログラミングソリューションを使用してください。

SPI フラッシュのプログラム : Vivado Design Suite IDE の例

Vivado IDE による SPI フラッシュのプログラムは、前述したビットストリーム生成フローの一部として実行するか、プロジェクトを開かずに実行することができます。 Vivado ツールにインプリメント済みのデザインが現在読み込まれていない場合、 Vivado ツールはハードウェアマネージャーフローで開くことができます。プロジェクトを開かずにハードウェアマネージャーフローで直接開いた場合は、 Flow Navigator が表示されませんが、それ以外は次の手順となります。

1. ボードが接続されていて、プログラムケーブルが接続されていることを確認します。ターゲットボードの電源をオンにします。



SPI フラッシュのプログラム


2. 図 9 に示すように、 [Program and Debug] の下にある [Open Hardware Manager] をクリックして、Vivado ツールのハードウェアマネージャーを開きます。または、 [Flow] → [Open Hardware Manager] をクリックします。


図 9 : [Open Hardware Manager] の選択





3. 図 10 に示すように、 [Hardware Manager] の [Open target] リンクをクリックし、 [Auto Connect] をクリックして、ハードウェアターゲットを開いて接続します。

注記 : Vivado Design Suite を実行しているワークステーションにターゲットの UltraScale FPGA を接続していて、ケーブルが適切に接続され、ボードに電源が供給されている場合、この手順を実行するとターゲットに自動的に接続されます。 hw_server を実行していて、プログラミングケーブルを介してターゲットボードに物理的に接続されている別のワークステーションにリモート接続することも可能です。このフローが必要な場合または自動接続がエラーになる場合、詳細は『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 7] の「新しいハードウェアターゲットを開く」を参照してください。

4. 図 11 に示すように、 [Hardware Manager] でターゲット FPGA を右クリックして [Add Configuration Memory Device] ダイアログを起動します。


図 10 : [Hardware Manager]


図 11 : [Add Configuration Memory Device]





5. [Add Configuration Memory Device] ダイアログボックスで、リストから適切な SPI フラッシュを選択します。図 12 に示すように、フィルターオプションと検索フィールドの両方を使用すると、検索を大幅に簡略化して、オプションを絞り込むことができます。 [OK] をクリックします。

注記 : SPI の幅が x1、 x2、または x4 の場合は、末尾が「-x1_x2_x4」 (または「-x1」や「-x1_x2」の場合もあり ) で、末尾が「-x1_x2_x4_x8」ではない SPI フラッシュデバイスを使用します。後者はマスター SPI x8 コンフィギュレーションモードの場合専用です。

6. 次に表示される [Add Configuration Memory Device Completed] ダイアログボックスで [OK] をクリックし、この段階でコンフィギュレーションメモリデバイスをプログラムします。

7. [Program Configuration Memory Device] ダイアログボックスで、[Configuration file] の右にある参照ボタンをクリックして、以前作成した .bin ファイルを選択します。デフォルトでは、 .bin ファイルは次のサブディレクトリ内にあるimpl_1 プロジェクトディレクトリにあります。

<Project_Dir>\<Project_Name>.runs\impl_1\

注記 : このアプリケーションノートでは、Vivado ツールのプロジェクトサブディレクトリの場所を <Project_Dir>、プロジェクト名を <Project_Name> と表記します。

8. ボードで必要な場合は、 [State of non-config mem I/O pins] を変更します。これにより、プログラミングビットストリームを読み込んでいるときにコンフィギュレーションピンの内部終端が指定されます。このオプションは、 SPI フラッシュのプログラムに適切な BITSTREAM.CONFIG.UNUSEDPIN 設定を持つプログラミングファイルを使用するようVivado ツールに命令します。たとえば、ボードの電源投入時にはプルアップしてはならない非コンフィギュレーションピンにペリフェラルを接続しているボードの場合 (かつ、通常のデザインではこれらの信号のプルダウンがあるか、これらのピンを常に能動的に駆動している場合) は、 [Pull-down] を選択できます。これにより、一時的なプログラミングビットストリームには、すべての SelectIO インターフェイスピンに内部プルダウンが付きます。


図 12 : [Add Configuration Memory Device]





9. デザイン要件に応じて [Program Operations] を設定し、終了したら [OK] をクリックします (図 13)。

° [Address Range] : セクターを過不足なく消去して対象範囲をプログラミングファイルのサイズ ([Configuration FileOnly]) にするか、 SPI フラッシュデバイス全体 ([Entire Configuration Memory Device]) にするかを指定します。

° [Erase] : [Address Range] で示されているとおりにセクターまたはデバイス全体を消去します。

° [Blank Check] : [Address Range] で示されるセクターが空白であるかどうかをチェックします。

° [Program] : [Configuration file] のファイルを使用して SPI デバイスをプログラムします。

° [Verify] : プログラム内容をリードバック、 [Configuration file] のファイルと一致することを検証します。

プログラムは [OK] をクリックするとすぐに始まります。 [Programming Configuration Memory Device] ダイアログボックスの内容が読み込まれ、 [Program Operations] で選択したさまざまなプログラム動作の進捗が表示されます。消去時間は SPIフラッシュの既存の内容に応じて大きく変動する可能性があるため、消去動作のステータスは予測されません。プログラミングは低速プロセスであり、いくつかの要因によって完了するまで多少時間がかかります。予測については、「プログラム時間」を参照してください。


図 13 : [Program Configuration Memory Device]





SPI フラッシュのプログラム : Vivado ツール Tcl バッチファイルの例前のセクションで説明した IDE フローの代替手段として、非プロジェクトの Vivado ツールフローと組み合わせて使用できる Tcl バッチファイルをここに示します。このフローを正常に実行するには、事前に.bin ファイルを作成しておく必要があります。次の Tcl スクリプトを program_spi.tcl として保存するか、Vivado ツールでソースを記述するときに必要に応じて命令を調整します。

# Simple Vivado script to program a SPI flash## The board should be connected via a programming cable and powered prior to# running.The programming file is specified by the variable# "programming_files" in this example## Run this script from a Vivado command prompt:# vivado -mode batch -source program_spi.tcl

open_hwconnect_hw_server -url localhost:3121current_hw_target [get_hw_targets]open_hw_target

# Set the current Xilinx FPGA device.If more than one FPGA is in the JTAG# chain, you may need to use the get_hw_devices command to help set the proper# one with the current_hw_target command current_hw_device [lindex [get_hw_devices] 0]

# Set my_mem_device variable for the SPI flash device get_cfgmem_parts can be# used to find the supported flash.See "help get_cfgmem_parts" in the Vivado# Tcl Console when in the Hardware Manager for options which can help narrow# the search.UG908 also lists supported SPI flash devices.Be sure to use the# parts ending with _x1_x2_x4 for width x1, x2, and x4 and parts ending with# _x1_x2_x4_x8 for Dual Quad SPI (x8 width).set my_mem_device [lindex [get_cfgmem_parts {n25q256-1.8v-spi-x1_x2_x4}] 0]

# Set a variable to point the to BIN file to programset programming_files {top.bin}

# Create a hardware configuration memory object and associate it with the# hardware device.Also, set a variable with which to point to this objectset my_hw_cfgmem [create_hw_cfgmem -hw_device \[lindex [get_hw_devices] 0] -mem_dev $my_mem_device]

# Set the address range used for erasing to the size of the programming fileset_property PROGRAM.ADDRESS_RANGE {use_file} $my_hw_cfgmem

# Set the programming file to program into the SPI flashset_property PROGRAM.FILES $programming_files $my_hw_cfgmem

# Set the termination of unused pins when programming the SPI flashset_property PROGRAM.UNUSED_PIN_TERMINATION {pull-none} $my_hw_cfgmem

# Configure the hardware device with the programming bitstreamprogram_hw_devices [lindex [get_hw_devices] 0]# Set programming options# Do not perform a blank check, but erase, program and verifyset_property PROGRAM.BLANK_CHECK 0 $my_hw_cfgmemset_property PROGRAM.ERASE 1 $my_hw_cfgmemset_property PROGRAM.CFG_PROGRAM 1 $my_hw_cfgmemset_property PROGRAM.VERIFY 1 $my_hw_cfgmem

# Now program the partprogram_hw_cfgmem -hw_cfgmem $my_hw_cfgmem



ターゲット FPGA のコンフィギュレーション


ターゲット FPGA のコンフィギュレーションSPI フラッシュのプログラムが正常に完了したら、ボードの電源を入れ直すか、 PROGRAM_B をアサートおよびディアサートして、 FPGA のコンフィギュレーションを開始します。コンフィギュレーションの開始から終了までの合計時間は、Vivado ツールの calc_config_time オプションを使用して計算できます。詳細は、「コンフィギュレーション時間」を参照してください。

付録

プログラム時間

KCU105 ボードで N25QU256A の内容を消去、プログラム、および検証する時間の測定には、 Vivado Design Suite 2014.4 を使用しました。これらの時間は、解凍状態の XCKU040 ビットストリーム (約 128Mb) を対象に、ボードのエンベデッドUSB ケーブルを 15MHz で使用して得られました (表 4)。これらの値は、参照用であり保証された値ではありません。

UltraScale FPGA コンフィギュレーションのほかのサイズについては、『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570) [参照 1] の「デバイスのリソースとコンフィギュレーションビットストリームの長さ」を参照してください。

コンフィギュレーション時間

コンフィギュレーション時間は、コンフィギュレーションビットストリームサイズをコンフィギュレーションレートとコンフィギュレーション幅の積で割った値です。ただし、起動オプション MATCH_CYCLE または LCK_CYCLE の設定など別の要因もいくつかあります。これらのオプションにより、デザイン内部のクロック管理回路がロックまで待機する分だけコンフィギュレーションクロックサイクル数が増加し、その数は変動します。次の式では、これらの設定値が確定していないものとされます。ほかの要因はすべて軽微であり、一次概算では無視できます。

T = コンフィギュレーション時間 (秒)

S = ビットストリームサイズ (ビット )

CR = コンフィギュレーションクロックの周波数 (Hz)

W = データバス幅 (ビット )

式 1

内部のコンフィギュレーションクロックソースを使用して CCLK を駆動する場合は、クロック耐性を考慮する必要があります。 UltraScale FPGA の場合は、この耐性パラメーター FMCCKTOL が UltraScale のデータシートに記載されています。したがって、コンフィギュレーション時間の範囲は次のとおりです。

式 2

表 4 : プログラム時間

動作時間 (秒)

消去 (1) 163

プログラム 223

検証 62

注記 :1. 消去の対象となる事前プログラム済みの内容に基づいて、

消去時間は大幅に変動する可能性があります。

T SCR W ‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐=

S1 FMCCKTOL+ CR W‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐ T S

1 FMCCKTOL– CR W‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐



付録


コンフィギュレーションクロックの最大周波数

次のパラメーターは、マスター SPI コンフィギュレーションで利用可能な大のコンフィギュレーションクロックを求める計算を記述するのに役立ちます。

FCCLK,MAX : コンフィギュレーションクロックの最大周波数

マスター SPI モードでは、 FPGA が CCLK ピンを通じてコンフィギュレーションクロックを供給します。このクロックのソースは、内部クロックソースと EMCCLK ピンのどちらでもかまいません。 EMCCLK を使用するのは、許容範囲の狭いソースで駆動できるという点では大きな強みですが、バンク 65 から追加のピンを使用する必要があります。 EMCCLK クロックピンを介して外部クロックソースを使用する場合は、DIV-1 や DIV-2 など、DISABLED 以外のいずれかの値にプロパティを設定してください。 2 番目のオプションは、 EMCCLK でクロックを 2 分周します。 EMCCLK を有効にする使用可能な別の除算オプションは、インプリメント済みまたは合成済みのデザインを開き、次の Tcl コマンドを実行するとわかります。

list_property_value BITSTREAM.CONFIG.EXTMASTERCCLK_EN [current_design]

CR : コンフィギュレーションレートの設定

内部クロックソースを使用している場合は、Vivado ツールでインプリメント済みのデザインを開き、次のコマンドを実行すると可能なコンフィギュレーションレートがわかります。


TSPITCO : SPI クロック Low から出力の有効化まで

これは、 CCLK の立ち下がりエッジ後にデータを有効にするために SPI フラッシュが必要とする時間です。、ベンダーのデータシートでは、タイミングパラメーター名に tCLQV または tV のシンボル名が記載されている場合があります。この例では、 N25Q256A11ESF40x の tCLQV の値として 5ns が使用されます [参照 3]。

TSPIDCC : FPGA データのセットアップタイム

これはデータピンが必要なセットアップタイムで、クロックエッジを基準にしています。デフォルトでは立ち上がりクロックエッジを使用しますが、データは立ち下がりエッジで SPI フラッシュから出力されるため、動作周期が大幅に制限されます。 UltraScale FPGA には、立ち下がりエッジに切り替えるオプション (BITSTREAM.CONFIG.SPI_FALL_EDGE) があります。このセクションでの式および例では、このオプションを YES に設定しているものとみなします。

FCCLK,MAX = コンフィギュレーションクロックの大周波数

TSPITCO = フラッシュのクロックが Low の状態からデータが有効になるまでの時間

TSPIDCC = FPGA のデータセットアップタイム

式 3

TSPITCO = 5ns (10pF 負荷の場合、 N25Q256A11ESF40x のデータシートより [参照 3])

TSPIDCC = 3ns (Kintex UltraScale FPGA データシート (DS892) より [参照 5])

FCCLK,MAX 125MHz

ただし、内部オシレーターを使用して CCLK を駆動する場合は、 FMCCKTOL の許容範囲を考慮する必要があります。したがって、大コンフィギュレーションレートは、許容範囲から判断して可能な大の周波数で FCCLK,MAX を超えないようにします。

式 4

FMCCKTOL が ±35% であるとすると、大コンフィギュレーションレートは次のとおりです。

CR 125MHz/1.35

CR 92.5MHz

FCCLK ,MAX1

TSPITCO TSPIDCC+ ‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐

CRFCCLK ,MAX

1 FMCCKTOL+ ‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐



付録


BITSTREAM.CONFIG.CONFIGRATE プロパティの大値を調べるには、合成済みデザインまたはインプリメント済みデザインを開き、次のコマンドを実行します。


このコマンドを実行すると、内部オシレーターを使用した可能な大のコンフィギュレーションレートが 90 であることがわかります。

注記 :式 4 から SPI フラッシュが安全に動作でき、その上ビットストリームを確実に送信できる大周波数を計算してください。SPI フラッシュは、クロックの立ち下がりエッジでデータを送信します。UltraScale FPGA は、デフォルトでクロックの立ち上がりエッジでデータをキャプチャします。式 4 が成立にするには、立ち下がりエッジでのデータキャプチャを有効にする SPI フラッシュのコンフィギュレーション設定を YES に設定する必要があります (BITSTREAM.CONFIG.SPI_FALL_EDGE YES)。この設定手順については、「ビットストリームの生成 : Vivado Design SuiteIDE の例」または「ビットストリームの生成 : Vivado ツール Tcl バッチファイルの例」を参照してください。

SPI フラッシュの選択

SPI フラッシュデバイスを選択する場合には、次に示すいくつかの要因を考慮することが必要です。

• 格納容量 : 必要小限の集積度は、常に FPGA コンフィギュレーションビットストリームのサイズです。ビットストリームサイズのリストについては、『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570) [参照 1] の「デバイスのリソースとコンフィギュレーションビットストリームの長さ」を参照してください。複数のビットストリームが必要なデザインでは、ビットストリームのサイズ分をそれに応じて増加します。 Vivado DesignSuite ではビットストリームの圧縮が可能ですが、ザイリンクスでは、終的に必要な格納容量を決定するときに実測圧縮比に依存しないことを推奨します。圧縮比はビルド間で大きく変わる可能性があるためです。

• データバス幅 : UltraScale FPGA では、 x4 コンフィギュレーションをサポートするデバイスを常に選択してください。これは、マスター SPI コンフィギュレーションに必要な D[03:00] データラインがバンク 0 専用であり、ユーザー I/Oとしては使用できないためです。 UltraScale FPGA をサポート対象としている (すべてではないとしても ) ほとんどのSPI フラッシュデバイスはクワッド SPI をサポートしますが、 32 ビットアドレスの quad output fast read (6Bh) コマンドおよび quad output fast read (6Ch) コマンドがサポートされていることをもう一度確認してください。

• 性能 : 必要なデータピン D[03:00] はすべて専用であるため、マスター SPI コンフィギュレーションに x4 を使用することを推奨します。より高い周波数も必要な場合は、 SPI フラッシュのデータシートに記載のクロック Low からデータ有効までのタイミングパラメーターに注意してください。この値と UltraScale FPGA での D[03:00] セットアップタイムが相まって、 SPI フラッシュによってサポートされている大周波数とは対照的に、高い CCLK 周波数での制限要因になる可能性があります。可能な大のコンフィギュレーションレートが必要な場合は、 EMCCLK をクロック入力として使用することも不可欠です。「SPI x4 プログラミングファイル」で説明したように、BITSTREAM.CONFIG.SPI_FALL_EDGE を YES に設定してください。詳細は、「コンフィギュレーション時間」を参照してください。

注記 : コンフィギュレーションレートを高くする場合は、 EMCCLK の使用を強く推奨します。

• I/O 電圧 : ほとんどすべての UltraScale FPGA は、 3.3V で SPI x4 でのコンフィギュレーションが可能です。ただし、ほかのボードではコンフィギュレーションバンクで 1.8V が必要になる可能性があります。サポートされている SPI フラッシュデバイスの多くは 1.8V タイプが供給されています。一部の SPI フラッシュデバイスは 1.8V で FPGA とインターフェイスできるにもかかわらず、 3.3V の VCC 動作オプションを備えていることがあります。これらのデバイスは、このモードで動作させると、クロック Low からデータ有効まの時間が長くなることが考えられます。 CCLK レートを高くする必要がある場合は、この点を考慮に入れてください。

• パッケージタイプ : ユーザーのニーズに対応する多様なパッケージがあります。 Vivado Design Suite はパッケージを区別せず、検証には通常 SOIC16 パッケージを使用します。このパッケージはピンのプローブが容易なため、デバッグが必要な場合に便利です。ボード要件やフラッシュの入手しやすさにより、ほかのパッケージが必要な場合は、デバッグが必要になる状況に備えて、 CCLK、 FCS_B、 D00_MOSI、および D01_DIN ピンをプローブできることを確認しておきます。 BGA パッケージを使用する場合は、パッケージの下にビアを設けるとプローブポイントとして使用しやすくなります。

マスター SPI x1、 x2、および x8

SPI x4 に必要な 4 つのデータピン D[03:00] が専用バンク 0 にあるため、ザイリンクスはマスター SPI を x4 幅で使用することを推奨します。UltraScale FPGA は SPI データバス幅として x1 または x2 もサポートしており、必要に応じて使用できます。ただし、未使用の D01 ピンおよび D02 ピンをユーザー I/O としては利用できないため、これらのピンはやはり SPIフラッシュに接続することを推奨します。



付録


より高いスループットが求められる場合、デュアルクワッド SPI モード (x8) が必要になる可能性があります。また、CCLKを駆動してコンフィギュレーションクロックレートを高くするために、 EMCCLK が必要になる場合もあります。

マスター SPI x1 および x2

x1 および x2 では、ボード上から 2 つの信号を削減できますが、データピン D[03:00] はバンク 0 にあり、コンフィギュレーション専用であるためデザインで使用できる I/O ピンの数は増えることはありません。 x4 ではなく x1 および x2 を使用する場合は、このアプリケーションノートで説明してきた手順をこれらの幅に応用できます。 D[03:02] の信号を接続する必要はありません。ただし、『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570) [参照 1] の「UltraScale FPGA SPI x1/x2 コンフィギュレーションインターフェイス」の図に示すように、これらの信号を VCCO_0 にプルアップするのがよいと考えられます。ボードを x4 に合わせて作成した場合、 x1 モードおよび x2 モードは引き続き使用できます。

マスター SPI X8

UltraScale FPGA で使用できる x8 マスター SPI コンフィギュレーションモードは、コンフィギュレーション時間を x4 幅の半分にができます。このためには、『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570) の「マスター SPI コンフィギュレーションモード」の章で説明しているように、バンク 65 からの追加ピンが 5 つ必要です。



付録


SPI コンフィギュレーションの生成に関する制約 : IDE フロー

Vivado ツールデザインでプロジェクトモードに基づいて次の IDE フローを使用し、マスター SPI x4 コンフィギュレーションのビットストリームを生成します。このモードでは、前述したように、選択した IDE オプションによって制約が自動的に設定されます。

注記 :次の手順を実行する前に、 Flow Navigator → [Implementation] → [Open Implemented Design] をクリックして、インプリメント済みのデザインを開いておいてください。

1. 図 14 に示すように、 Flow Navigator で、 [Program and Debug] の下にある [Bitstream Settings] をクリックします。





付録


2. 図 15 に示すように、 [Project Settings] ダイアログボックスの [Bitstream] ページで [-bin_file] をオンにします。

3. 図 16 に示すように、同じ [Project Settings] ダイアログボックスで、 [Configure additional bitstream settings] リンクをクリックします (このリンクは、プロジェクトで合成済みまたはインプリメント済みのデザインが開かれている場合にのみ利用可能)。


図 15 : ‐bin_file の有効化


図 16 : [Configure additional bitstream settings]



付録


4. 開いた [Edit Device Properties] ダイアログボックスの [General] ページに表示される次のプロパティを有効にします (図 17)。

° Enable Bitstream Compression : TRUE

注記 : ビットストリームの圧縮はオプションですが、プログラム時間を短縮する場合があるので推奨します。ただし、SPI の集積度またはコンフィギュレーション時間を計算する場合は、圧縮比に依存しないようにしてください。圧縮比は、デザインインプリメンテーション run ごとにビルド間で大きく変わることがあるためです。


図 17 : [Edit Device Properties] ダイアログボックスの [General] ページ



付録


5. [Edit Device Properties] ダイアログボックスで [Configuration] ページを選択し、 [Configuration Setup] セクションの下にあるオプションを次のように選択します (図 18)。

° Configuration Rate (MHz) : 33

° Configuration Voltage : 1.8

° Configuration Bank Voltage Selection : GND

注記 :図 18 に示すように、コンフィギュレーション電圧をボードのコンフィギュレーション電圧 (バンク 0 の電圧) に一致するよう設定します。前述の設定は KCU105 ボード用であり、さまざまなボードコンフィギュレーションに合わせて調整が必要になる場合があります。

6. 同じページで、 [SPI Configuration] セクションまで下にスクロールして、次のように選択します (図 19)。

° Enable SPI 32-bit address style : YES

° Bus width : 4

° Enable the FPGA to use a falling edge clock for SPI data capture : YES


図 18 : [Edit Device Properties] ダイアログボックスの [Configuration] ページ 1



付録


7. [Edit Device Properties] ダイアログボックスで [OK] をクリックし、変更したビットストリーム設定を確定します。ツーバーの [Save] をクリックして CTRL + S を入力するか、 [File] メニューで [Save Constraints] を選択して、生成した制約ファイルを保存します。

8. 制約ファイルを保存すると、 2 つのダイアログボックスが表示されることがあります。初は [Out of Date Design] ダイアログボックスで、制約ファイルを保存するとデザインが期限切れになり、インプリメンテーションまたは合成を再実行する必要があるか、デザイン run を強制的に新の状態にする必要があることを示すものです。ビットストリーム生成に必要な制約以外の制約が変更されていない場合、この段階では [Force Up-to-Date] を選択するのが適しています。これを図 20 に示します。 [OK] をクリックしてこの初のメッセージを閉じます。


図 19 : [Edit Device Properties] ダイアログボックスの [Configuration] ページ 2


図 20 : [Out of Date Design]



付録


9. 2 番目として [Save Constraints] ダイアログが表示される場合があります (図 21)。既存のファイルで生成したばかりの制約を保存するか、新しいファイルを作成します。この例では、 config.xdc と呼ばれる新しいファイルが作成されます。新規制約ファイルを作成するか、既存のファイルを選択したら、 [OK] をクリックします。

Vivado IDE でこれらの設定を行うと、マスター SPI コンフィギュレーションビットストリーム生成に必要な制約が生成されます。制約を保存すると、指定した制約ファイルに制約が書き込まれます。生成した制約は、 Tcl コンソールに次のように表示できます。

set_property BITSTREAM.GENERAL.COMPRESS TRUE [get_designs synth_1]set_property BITSTREAM.CONFIG.CONFIGRATE 33 [get_designs synth_1]set_property CONFIG_VOLTAGE 1.8 [get_designs synth_1]set_property CFGBVS GND [get_designs synth_1]set_property BITSTREAM.CONFIG.SPI_32BIT_ADDR YES [get_designs synth_1]set_property BITSTREAM.CONFIG.SPI_BUSWIDTH 4 [get_designs synth_1]set_property BITSTREAM.CONFIG.SPI_FALL_EDGE YES [get_designs synth_1]

10. 上記で変更した制約はビットストリーム生成に対してのみ影響するので、合成およびインプリメンテーションを新の状態に強制的に変更します (図 22)。結果を表示するウィンドウで [Design Runs] を選択します。合成 run のステータスが期限切れであることを示している場合は、合成 run を右クリックして、 [Force Up-to-Date] をクリックします。インプリメンテーション run のステータスだけが期限切れであることを示している場合は、インプリメンテーション runを右クリックして、 [Force Up-to-Date] をクリックします。


図 21 : [Save Constraints]



付録


デバッグとトラブルシュートのガイドライン

コンフィギュレーションの問題には、初からはすぐに区別できないさまざまな原因が存在している可能性があります。マスター SPI コンフィギュレーションのエラーに関するトラブルシュートについて、根本原因と可能なソリューションを絞り込むのに役立ついくつかの一般的なデバッグ手順の概要を次のセクションに示します。

レイアウトの検証

• JTAG の TCK 信号と FPGA の CCLK 信号のシグナルインテグリティが維持されていることが非常に重要です。長い接続はできるだけ使用しないでください。接続が長いと、望ましくないノイズや電圧波形の反射が発生し、 FPGA のシグナルインテグリティを低下させることがあります。その他の参考情報については、『UltraScale アーキテクチャPCB デザインユーザーガイド』 (UG583) [参照 8] の「単方向のトポグラフィと終端」を参照してください。

• マスター SPI x4 の回路図を調べて、接続が正しいかどうか確認します。

• CCLK、 FCS_B、および D00_MOSI ラインを調べます。電源投入後または PROGRAM_B パルスの後に、 FCS_B の立ち下がりエッジでトリガーして、波形がマスター SPI x1 0Bh コマンドと一致していることを確認してください。

適切なファイル生成

• ビットストリームの設定で EMCCLK オプションが有効になっている場合は、I/O 規格が定義されていることを確認します。 EMCCLK は多目的ピンであるため、デフォルトでは I/O 規格は未定義です。 EMCCLK を使用するためのオプションは 2 つあります。

° XDC デザイン制約ファイルに次のプロパティを含めます。

set_property CONFIG_VOLTAGE 1.8 [current_design]

° EMCCLK を入力としてデザイン含めて使用し、その I/O 規格を制約ファイル内で定義することで、 EMCCLK をデザインにインスタンシエートします。


図 22 : [Force Up‐to‐Date]



付録


• コンフィギュレーションとプログラムをさらに高速化するには、ビットストリーム圧縮の設定を使用します。トラブルシュート目的の場合は、 (たとえば、 1 つの LED 単純に切り替える ) シンプルなビットストリームを使用することにより、圧縮比を高くしてプログラム時間を短縮できます。

• ConfigRate オプションは、ターゲットフラッシュおよび FPGA でサポートされる大周波数を超えないようにします。FPGA の CCLK 耐性については、該当する UltraScale デバイスのデータシートで、FMCCKTOL タイミングパラメーターを参照してください。デバッグ時は、コンフィギュレーションレートを算出された大周波数より低くするか、デフォルト値のままにしておくことを検討してください。大コンフィギュレーションレートの計算方法については、「コンフィギュレーションクロックの大周波数」を参照してください。

• Vivado Design Suite を使用して、ビットストリームを (.bin ファイルとして) 準備します。

° JTAG を読み込むことによってビットストリーム (.bit) ファイルをテストして、コンフィギュレーションが予想どおりに動作することを検証します。

° 動作が異なる場合は、バイナリビットストリーム (.bin) ファイルがビットストリームと同時に生成されたことを確認します。

Vivado ツールの間接プログラム

• Vivado Design Suite が SPI フラッシュの ID を読み出すことができたことを確認します。次の 2 つの一般的なエラーは、接続の問題または電源の問題を示しています。

Mfg ID : 00 Memory Type : 00 Memory Capacity : 00Mfg ID : FF Memory Type : FF Memory Capacity : FF

• 消去、プログラム、および検証動作を有効にします。

• 正しいビットストリームがプログラムされたことを確認します。

• 間接プログラムの大ケーブル速度を超えないようにします。

• JTAG チェーンのインテグリティが良好であることを確認します。

° FPGA の IDCODE の基本動作を実行し、接続状態を確認します。

° FPGA 内に簡単なビットストリームをプログラムします。



付録


• さらなる分析のために FPGA ステータスレジスタを調べます。図 23 に、正常なコンフィギュレーション後の CONFIGSTATUS レジスタを示します。


図 23 : CONFIG STATUS レジスタ



参考資料


参考資料1. 『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570 : 英語版、日本語版)

2. 『UltraScale FPGA の BPI コンフィギュレーションおよびフラッシュプログラム』 (XAPP1220 : 英語版、日本語版)

3. Micron 社のシリアル NOR フラッシュメモリwww.micron.com/~/media/documents/products/data-sheet/nor-flash/serial-nor/n25q/n25q_256mb_1_8v_65nm.pdf

4. Kintex UltraScale FPGA KCU105 評価キット japan.xilinx.com/products/boards-and-kits/kcu105.html

5. 『Kintex UltraScale FPGA データシート : DC 特性および AC スイッチ特性』 (DS892 : 英語版、日本語版)

6. 『Virtex UltraScale FPGA データシート : DC 特性および AC スイッチ特性』 (DS893 : 英語版、日本語版)

7. 『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908 : 英語版、日本語版)

8. 『UltraScale アーキテクチャ PCB デザインユーザーガイド』 (UG583 : 英語版、日本語版)

改訂履歴次の表に、この文書の改訂履歴を示します。

法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ ) に開示

される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適用される法律

が許容する大限の範囲で、 (1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提供され、ザイリンク

スは、本通知をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこれらに限られません)、すべ

ての保証および条件を負わない (否認する ) ものとします。また、 (2) ザイリンクスは、本情報 (貴殿または貴社による本情報の使用を含む

) に関係し、起因し、関連する、いかなる種類・性質の損失または損害についても、責任を負わない (契約上、不法行為上 (過失の場合を

含む)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損害には、直接、間接、特別、付随的、結果的な損

失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信用の損失、その他あらゆる種類の損失や損害を含みます)が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可能であったり、ザイリンクスがそれらの可能性について助言を受

けていた場合であったとしても同様です。ザイリンクスは、本情報に含まれるいかなる誤りも訂正する義務を負わず、本情報または製品

仕様のアップデートを貴殿または貴社に知らせる義務も負いません。事前の書面による同意のない限り、貴殿または貴社は本情報を再生

産、変更、頒布、または公に展示してはなりません。一定の製品は、ザイリンクスの限定的保証の諸条件に従うこととなるので、

http://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参照してください。 IP コアは、ザイリンクスが貴殿または貴社に

付与したライセンスに含まれる保証と補助的条件に従うことになります。ザイリンクスの製品は、フェイルセーフとして、または、フェ

イルセーフの動作を要求するアプリケーションに使用するために、設計されたり意図されたりしていません。そのような重大なアプリ

ケーションにザイリンクスの製品を使用する場合のリスクと責任は、貴殿または貴社が単独で負うものです。

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