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EE141© Circuiti Integrati Digitali Processo di fabbricazione1

Processo di Processo di fabbricazionefabbricazione

Circuiti Integrati Circuiti Integrati DigitaliDigitaliL’ottica del progettistaL’ottica del progettistaJan M. RabaeyAnantha ChandrakasanBorivoje Nikolic

EE141© Circuiti Integrati Digitali Processo di fabbricazione

Che cos'è un transistor?Che cos'è un transistor?

VGS VT

RonS D

Un interruttore

|VGS|

Un Transistor MOS


Il transistor MOS Il transistor MOS

Polysilicon Aluminum


Il transistor MOSIl transistor MOS - tipi e simboli - tipi e simboli

D

S

G

D

S

G

G

S

D D

S

G

NMOS Arricchimento NMOS

PMOS

Svuotamento

Arricchimento

B

NMOS conContatto di Bulk


Processo CMOSProcesso CMOS


Un moderno processo CMOSUn moderno processo CMOS

p-well n-well

p+

p-epi

SiO2

AlCu

poly

n+

SiO2

p+

gate-oxide

Tungsten

TiSi2

Processo CMOS dual well con isolamento STI (Shallow Trench Isolation)Processo CMOS dual well con isolamento STI (Shallow Trench Isolation)


ossidazione

Maschera ottica

Passo di processo

Deposizione del fotoresist

Rimozione delfotoresist

risciacquo Attacco chimico

Sviluppo delfotoresist

Esposizione

Tipica passo di processo fotolitografico (da [Fullman]).

Processo fotolitograficoProcesso fotolitografico


Esempio: attacco selettivo del SiOEsempio: attacco selettivo del SiO22

Substrato (Si)

(a) Wafer di silicio

(b) Ossidazione e deposizione dell’ossido di silicio e del fotoresist

(c) esposizione

fotoresistSiO2

Raggi UV

Maschera ottica

Resist esposto

SiO2

SiO2

SiO2

(d) Sviluppo e rimozione del fotoresist; attacco chimico o al plasma dell’ossido

(e) Dopo l’attacco chimico

(f) Risultato finale dopo la rimozione del fotoresist

Resist indurito

Resist indurito

Attacco chimico a al plasma

Substrato (Si)

Substrato (Si) Substrato (Si)

Substrato (Si)

Substrato (Si)


Uno sguardo al processo CMOSUno sguardo al processo CMOS

Definizione delle regioni attiveIncisione e riempimento delle trincee di isolamento

Impiantazione delle well

Deposizione e sagomatura del polisilicio

Impiantazione delle regioni di source, di drain e dei contatti di substrato

Scavo dei contatti e viaDeposizione delle piste metalliche


Il processo CMOS in dettaglioIl processo CMOS in dettaglio

p+

p-epi (a) Materiale di partenza: substrato p+ con uno strato epitassiale p

p+

(c) Attacco al plasma per scavare letrincee di isolamento usando il negatodella maschera che definisce le regioni attive

p+

p-epiSiO2

3SiN

4

(b) Deposizione dell’ossido di gatee del nitruro sacrificale


Il processo CMOS in dettaglioIl processo CMOS in dettaglioSiO2

(d) Riempimento delle trincee, planarizzazione e rimozionedel nitruro sacrificale

(e) Impianto della n-well perregolare la tensione di sogliadei PMOS

n

(f) Impianto della p-well perregolare la tensione di sogliadei NMOS

p



(g) Deposizione del polisilicio

polisilicio

(h) Impianazione delle regioni di source e di drain. Contemporaneamente viene drogato il polisilicio

p+n+

(i) Deposizione dell’isolante e scavodei contatti

SiO2



(j) Deposizione del primo strato di alluminio

Al

(k) Deposizione dell’ossido, scavo delle via e deposizione del secondo strato di alluminio

AlSiO2


Interconnessioni avanzateInterconnessioni avanzate


Regole di Regole di layoutlayout


Visione 3D del MOSFETVisione 3D del MOSFET

Polysilicon Aluminum


Layout di un transistorLayout di un transistor

1

2

5

3

Tra

nsis

tor


Layout dell’invertitore CMOSLayout dell’invertitore CMOS

A A’

np-substrate Field

Oxidep+n+

In

Out

GND VDD

(a) Layout

(b) Cross-Section along A-A’

A A’


Esempio di circuito CMOSEsempio di circuito CMOS

VDD VDD

Vin Vout

M1

M2

M3

M4

Vout2


Layout del circuitoLayout del circuito


Regole di layoutRegole di layout

Interfaccia tra progettista e ingegnere di processo

Linee guida per costruire le maschere del processo

Dimensione unitaria: minimo spessore trasferibile nel silicio Regole di layout scalabili o parametriche Dimensioni assolute (“micron rules”)


Regole di un tipico processo CMOSRegole di un tipico processo CMOS

Maschera

Polysilicon

Metal1

Metal2

Contact To Poly

Contact To Diffusion

Via

Well (p,n)

Active Area (n+,p+)

Colore Rappresentazione

Giallo

Verde

Rosso

Blu

Magenta

Nero

Nero

Nero

Select (p+,n+) Verde


Maschere in processo CMOS da 0.25 Maschere in processo CMOS da 0.25 mm


Regole “Intra-Layer”Regole “Intra-Layer”

Metal24

3

10

90

Well

Active3

3

Polysilicon

2

2

Different PotentialSame Potential

Metal13

3

2

Contactor Via

Select

2

or6

2Hole


Via e ContattiVia e Contatti

1

2

1

Via

Metal toPoly ContactMetal to

Active Contact

1

2

5

4

3 2

2


Maschera SelectMaschera Select

1

3 3

2

2

2

WellSubstrate

Select3

5


PackagingPackaging


Caratteristiche di un packageCaratteristiche di un package

Elettriche: bassi valori dei parassiti Meccaniche: Affidabile e robusto Termiche: efficiente rimozione del

calore Economiche: basso costo


Tecniche di bondingTecniche di bonding

Lead Frame

Substrate

Die

Pad

Wire Bonding


Tape-Automated Bonding (TAB)Tape-Automated Bonding (TAB)

(a) Polymer Tape with imprinted

(b) Die attachment using solder bumps.

wiring pattern.

Substrate

Die

Solder BumpFilm + Pattern

Sprockethole

Polymer film

Leadframe

Testpads


Bonding di tipo Flip-ChipBonding di tipo Flip-Chip

Solder bumps

Substrate

Die

Interconnect

layers


Interconnessione package-schedaInterconnessione package-scheda

(a) Through-Hole Mounting (b) Surface Mount


Costo di un circuito integratoCosto di un circuito integrato

costi fissi Lavoro e tempo di progettazione,

fabbricazione delle maschere Sono sostenuti una sola volta

costi variabili Fabbricazione, packaging, test Proporzionali al volume di produzione Proporzionali all’area del chip


Costi fissiCosti fissi


Costo del chipCosto del chip

Singolo chip

Wafer

From http://www.amd.com

Dimensione attuale: 30cm


Costo per transistorCosto per transistor

0.00000010.0000001

0.0000010.000001

0.000010.00001

0.00010.0001

0.0010.001

0.010.01

0.10.111

19821982 19851985 19881988 19911991 19941994 19971997 20002000 20032003 20062006 20092009 20122012

costo costo (¢ / (¢ / transistortransistor

Il costo di fabbricazione di un transistor segue la legge di Moore


ResaResaNumero di chip funzionanti per wafer

100%Numero totale di chip su un wafer

resa

Costo del waferCosto di 1 chip

chip per wafer resa

2diametro del wafer/2 diametro del wafer

Chip per waferarea del chip 2 area del chip


DifettiDifetti

difetti per unità di area area del chipresa 1

è circa uguale a 3

4costo di 1 chip (area del chip)f


Some Examples (1994)Some Examples (1994)Chip Livelli di

intercon.Dimens.

min.Costo Wafer

Difetti/ cm2

Area mm2

Chip/

wafer

Resa Costo

chip

386DX 2 0.90 $900 1.0 43 360 71% $4

486 DX2 3 0.80 $1200 1.0 81 181 54% $12

Power PC 601

4 0.80 $1700 1.3 121 115 28% $53

HP PA 7100 3 0.80 $1300 1.0 196 66 27% $73

DEC Alpha 3 0.70 $1500 1.2 234 53 19% $149

Super Sparc 3 0.70 $1700 1.6 256 48 13% $272

Pentium 3 0.80 $1500 1.5 296 40 9% $417

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