FEKT - UMEL

Moderní technologie elektronických obvodů a systémů

(MMTE)

Garant: Doc. Ing. Ivan Szendiuch, CSc., Fellow IMAPSAsistenti: Ing. Martin Adámek,PhD., Ing. Edita Hejátková, Ing. Martin Buršík, Ing. Michal Nicák, Ing. Michal Řezníček, Ing. Boleslav Psota, Ing. Jiří Pulec,

Ing. Martin Klíma, Ing. Petr Schnederle

Organizace předmětuPřednášky - zaměření na hardware, moderní pouzdření a propojování, jakost a ekologii

Laboratoře - praktická výuka integračních principů (pasivní a aktivní struktury & pouzdření a propojování) v laboratořích na základě teoretické přípravy

Návrhový seminář - návrh HIO na keramickém substrátu- simulační program ANSYS

Laboratoře – N 0.64 (přezůvky)od 13. února a.

Návrhový seminář – N 5.24od 13. února b.

Přednáškaod 8.2. do 11.4.

St (8:00 – 10:30)

a .Út (9:00 – 12:50)- sudýb. Út (9:00 – 12:50)- lichý

a. Po (9:00 – 12:50) sudý b. Po (9:00 – 12:50) lichý

a. b.

a .Út (13:00 – 16:50)- sudýb. Út (13:00 – 16:50)- lichý

1

4

2

3

Laboratoře – N 0.64 (přezůvky)od 14. února a.

Návrhový seminář – N 5.24od 14. února b.

Bodové hodnocení předmětu

Přednášky

Návrhový seminář 8b. (návrh ANSYS a realizace HIO)

Laboratorní cvičení 32b. (zpracování laboratorních úloh + přezkoušení)

Písemka 10 x 5b. (10 otázek, koef. 5) – min. 25b. / max. 50b.

Ústní dozkoušení při dosažení min. 50 b. 0 - 10b.

Celkové hodnocení předmětu 50 - 100 bodů

! Pro udělení zápočtu je nutné absolvovat všechna laboratorní cvičení !

Zápočet max.32 / min. 16b.

Zápočet + písemka min 50b. / max. 90b.

Studijní materiályWebové rozhraní pro ukládání studijních materiálů

Odkaz: e-learninghttp://www.umel.feec.vutbr.cz/~szend/vyuka/mmte/

Na stránkách naleznete:- popis předmětu- osnova přednášek- přehled laboratorních cvičení

Dokumenty ke stažení:- aktualizované přednášky- materiály k laboratorním cvičením

Literatura: [1] Szendiuch,I.: Základy technologie mikroelektronických obvodů a systémů

VUTIUM, 2007

[2] Szendiuch a kol.: Mikroelektronika a technologie součástek, skripta VUT, 2009[3] Advanced Packaging, www.apmag.com[4] SMT, smtonline.com

5

O čem je předmět Moderní mikroelektronické technologie ?O čem je předmět Moderní mikroelektronické technologie ?

Dříve byla klasická technologie věda o přeměně materiálů bez ohledu na další souvislosti

Dnes jsou moderní elektrotechnologie především o hardware, tedy o konstrukci a technologii elektronických komponent a systémů včetně jejich integrace, a to ještě navíc s ohledem na celou dobu jejich životního cyklu

NÁVRH - VÝROBA - PRODEJ - UŽÍVÁNÍ - SERVIS - LIKVIDACE

Nové skutečnosti: velkosériová i specializovaná výroba, různé možnosti provedení, jakost vs. cena, legislativa

... vznik nových specializovaných oborů …z pohledu hardware Pouzdření a propojování (Packaging and Interconnection)

(packaging and interconnection)

… o hardware z pohledu manažera !

Obsah látky je koncipován z manažerského hlediska, tedy v širších souvislostech tak, aby byly získány schopnosti rozhodovat na různých stupních řízení

6

Automotive Industry Logistic

Energy Medical ICT

Agriculture Food Wearables

Household Lightning Sport

Všude přítomná

elektronika

… různé požadavky

na hardware

7

Úloha manažeraÚloha manažera

Mít co nejširší přehled o dané problematice

Reagovat na vzniklé situace a dotazy

Rozhodovat na různých stupních řízení

Umět přesvědčit spolupracovníky o správném řešení

Být příkladem ostatním

Výstupy z učeníVýstupy z učení

evaluace = kritické posouzení materiálů, podkladů, metod a technik založené na znalostech

syntéza = složení prvků a jejich částí do předtím neexistujícího celku (ucelené sdělení, plán nebo řada operací nutných k vytvoření díla nebo jeho projektu, odvození souboru abstraktních vztahů k účelu klasifikace nebo objasnění jevů)

analýza = rozbor částí, vztahů a organizačních principů, rozbor komplexní informace (systému, procesu) na prvky a části, stanovení jejich organizace, vztahů a interakce

aplikace = použití abstrakcí a zobecnění (teorie, zákony, principy, pravidla, metody, techniky, postupy, obecné myšlenky v konkrétních situacích)

porozumění = demonstrativní porozumění faktům a myšlenkám organizováním, porovnáváním, překládáním, interpretováním, vysvětlováním

znalost/zapamatování = termíny a fakta, jejich klasifikace a kategorizace

Věda Výzkum Výroba Využití

9

Pouzdření a propojování(Packaging and Interconnection)

Pouzdření a propojování(Packaging and Interconnection)

…a dnes

Před 110 léty

Hybridní integrované obvody –cesta k pochopení integrace

Hybridní integrované obvody –cesta k pochopení integrace

Polovodičové čipy

Jakost a spolehlivost3D struktury – LTCC, MCM, WLP

Moderní pasivní součástky

Bezolovnaté pájení

Návrh moderních pouzder

Připojování čipů

Teplotní management

Nekonvenční aplikace a senzory

Moderní propojovací technologie

Legislativa

Návrh vlastního hybridního integrovaného obvodu

Statistické řízení procesů

Návrh vrstvových obvodů

Jaké jsou hlavní oblasti řešené v koncernu Intel

Intel v současnosti- jaké jsou jeho hlavní oblasti výzkumu a vývoje ?

Část prezentace ředitele Intel Corporation Assembly Technology

Development Malaysia pana YK Sow (s jeho svolením)

Opportunities in Microelectronic Packaging, Challenges & the Need for Innovation

Opportunities in Microelectronic Packaging, Challenges & the Need for Innovation

YK Sow

DirectorIntel Corporation

Assembly Technology DevelopmentMalaysia (ATD-M)

Penang Malaysia

ObsahObsah Company Overview- Intel jako jeden z vůdčích inovátorů integrace

Industry Environment and Vision- Vývoj a výhledy v průmyslu

Why Moore’s Law- Význam Moorova zákona

Evolution of Packaging as a Critical Enabler- Evoluce

v pouzdření jako kritický faktor

Challenges – the need of innovation- Výzva k inovaci

Summary- Závěr

Intel’s Global Assembly & Test Technology Development SitesIntel’s Global Assembly & Test Technology Development Sites

ArizonaChandler

Package, Test, Board & Automation DevelopmentCore Competency Base Malaysia

Penang/KulimPackage, Test, Board,

Automation Development

OregonHillsboro

Sort, Test, Board & Systems

Development IndiaAutomation

Systems

Costa RicaAutomation

Systems

JapanPackage Research

Distributed centers of excellence worldwide

~90,000 employees worldwide, 9,500 in Malaysia

> 22 Manufacturing Sites in 7 Countries

Intel Malaysia - TodayIntel Malaysia - Today

One Site – Two Campuses

Penang (75 acres) Kulim (75 acres) 1972 – Assy Plant1978 – Test Plant1990 – Design

& Development

1996 – System Mfg1999 – Board Design1999 – CPU Assy/Test2005 - Packaging Design

Intel’s Largest Offshore Site

Intel Malaysia

16

Intel Malaysia – moving up the value chain

1999 2010

Product Engineering (Yield Optimization), PDE and PDQREProduct Engineering (Yield Optimization), PDE and PDQRE

Si, Pouzdro & Analýza poruchSi, Pouzdro & Analýza poruch

Montáž TD, Návrh pouzder, Testovací nástroje & SoftwareMontáž TD, Návrh pouzder, Testovací nástroje & Software

Division Marketing & Technical Support (EMD to NPG/SCD)Division Marketing & Technical Support (EMD to NPG/SCD)

Návrh na Si čipech & ověření, optimalizace (EID & Chipsets)Návrh na Si čipech & ověření, optimalizace (EID & Chipsets)

Vývoj nových materiálůVývoj nových materiálů

Up The Value Chain Into Product Design

& Customer Enabling

Testování na DPS TDTestování na DPS TD

Třídící testy TD

Návrh desek (Desktop & Rack Mount Server)

Software & System Engineering

Výroba systémů TD (Wi-Fi Module)

Návrh Si (CPU)

Vývoj Software

Návrh čipů (Network)

Návrh čipů (Mobile)

Návrh DPS (Mobile)

Analýza poruch

% of technical populationDesign & Development 76%Manufacturing 24%

% of technical populationDesign & Development 76%Manufacturing 24%

Hea

dcou

nt

1999 2000 2001 2002 2003 2004 2005 2006 2007

Year

D&D H/C Growth

Důraz na inovaci návrhem v 3D &

Vývojové prostředky -schopnosti

Industry Environment and

Vision

Industry Environment and

Vision

Computing + Communications ConvergenceDigital World Everywhere

Computing + Communications ConvergenceDigital World Everywhere

@ the Office 10/100/GbE

@ Home

Everywhere Else

Broadband

Cellular: Voice + Data

802.11

@ Hotspots

802.11 10/100 802.11Cellular

The Next Inflection PointsThe Next Inflection Points The Internet in

Your Pocket …… and in theLiving Room …

Future Growth opportunity in Small Form Factors and Low Cost devices… innovations are required

to achieve cost goals!

… and for theNext Billion Users

INTERNET INTERNET

WhyMoore’s Law

WhyMoore’s Law

Moore’s Law - Now

4004

8080 808680286

386™ Processor486™ Processor

Pentium® ProcessorPentium® II Processor

Pentium® III ProcessorPentium® 4 Processor

Itanium™ Processor

TransistorsPer Die

108

107

106

105

104

103

102

101

100

109

1010

8008

Itanium™ 2 Processor

1K4K

64K256K

1M

16M4M

64M256M

512M1G 2G

128M

16K

1965 Data (Moore)

MicroprocessorMemory

1960 1965 1970 1975 1980 1985 1990 1995 2000 2005 2010

Source: Intel

1970 1980 1990 2000 2010 2020

“… the number of transistors on a chip doubles every 24 months …”

Gordon Moore1975

The Economics of Moore’s Law

102

103

104

105

106

107

108

109

’70 ’75 ’80 ’85 ’90 ’95 ’00 ’05 ’10

As the number of transistors

goes UP

’15

Cost per transistor

goes DOWN

10

10-8

10-7

10-6

10-5

10-4

10-3

10-2

10-1

Essence of Moore’s Law – Innovate & IntegratePackaging Innovation is required …

Essence of Moore’s Law – Innovate & IntegratePackaging Innovation is required …

Moore’s Law driving transistor to nanoscale Innovations to

overcome Scaling Limits

Innovation and integration of Packaging materials and processesto assure silicon functions properlyExample:

Introduction of Low stress packaging materials to support strained silicon and low K ILD

32 nm

The Evolution of Packaging as a Critical

Enabler

The Evolution of Packaging as a Critical

Enabler

Interconnect ScalingConnect Si features (nm) to Motherboard features (cm)

Power DeliveryEfficiently deliver power to enable

high speed Si performance

Power RemovalEfficient in dissipates power

Low power consumption

High Speed Signaling

Facilitate distortion –free signaling

Packaging Technology DriversPackaging Technology Drivers

Silicon Package Relationship

Silicon Processor:The “brain” of the computer(generates instructions)

Packaging:The rest of the body(Communicates instructions to the outside world, adds protection..etc..)

No Package = No Product !Great Packaging = Great Products !!

The Package Evolved to Meet the Industry Challenges

The Package Evolved to Meet the Industry Challenges

High

Low’75 ’80 ’85 ’90 ’95

Performance

DIP

High I/O, Power

CPGA

FC-BGA

C-MCM

Low Cost, Low Profile

PLCCTSOP

POPQFP

’00 ’05

Stack Package

High Density Flip Chip MCM

Screen Form Factor: 6” – 7”Mid Package

sizeMid range power

Screen Form Factor: 6” – 7”Mid Package

sizeMid range power

Screen Form Factor: 4” – 5”

Package : Small form factorLow power

Screen Form Factor: 4” – 5”

Package : Small form factorLow power

Screen Form Factor: 2.8”

Ultra thin packageUltra low power

Screen Form Factor: 2.8”

Ultra thin packageUltra low power

<2007 2009 2010 >2011

The new Slim & Sexy WORLD : PDA(personal digital assistant) UMPC( ultra mobile PC) MID(mobile internet device)

Smaller, better, cheaper & Fast Time to Market

2008

29

Transforming our approach from …… both the Industry & University ……

Running the same RACE faster

Run a Different RACEthrough INNOVATION

by Hi-Tech

To ….

Packaging Technology Challenges

Packaging Technology Challenges

… the need for innovation

TighterFlip-Chip

BumpLow K ILD

Die

Substrate

Underfill

Lead Free is resulting in structurally stiffer 1st level interconnect.

Si-Package Integration ChallengeSi-Package Integration Challenge

200390 nm

PbSn/PbSn

200765 nm

Cu/PbSn

201145 nm

Cu/SnAg

~ 0-3 um

UF

SR

UF

SR

UF

SR

~ 10 um

UF

SR

*45nm product is manufactured on a Lead Free process. Lead-free per EU RoHS directive July, 2006 (2002/95/EC, Annex A). Some EU RoHS exemptions may apply to other components used in the product package.

Normalized Cohesive strength

4

024

2007 2009 2011

Copyright © 2005 Intel Malaysia

cos

3 2

hLt

h, tighter bump pitch, shrinking gap height at die-substrate, capillary flow approaches physical limit of usability

Flow of underfill material underneath die is due to capillary action.

Capillary Underfill (Current technology)

Die attach concept of underfilling using one step curing and reflow

Dispense Flux/Underfill

Substrate

Dispense Flux/Underfill

Substrate

Chip Placement

Chip

Die BumpMetallurgy

Chip Placement

Chip

Die BumpMetallurgy

No flow Underfill?

Need Innovation in Underfill Materials & Process

Need good understanding of polymer chemistryand rheology

Fille

r Par

ticle

Siz

e

Particle Size Evolution

Max.Ave.

Bump & Underfill Materials ChallengesBump & Underfill Materials Challenges

Underfill materials must continue to address Increase in bump density and decrease chip

gap…Capability to fill smaller space Reduce or eliminate particles

Stress management…..lower CTE, higher stiffness

Assembly process manufacturability….Faster flow and cure, Simpler process

1999 2001 2003 2005 2007

Flip-Chip Bump Die

Substrate

Underfill

34

Small Form Factor Package –Controlling Epoxy Under Fill spread is

critical

UF Tongue

Reducing UF Tongue through innovative approaches without a negative impact to run-rate & reliability

35

Flow visualization resulted in Innovative Under Fill Material Formulations

36

Thermomechanical Stress Failures--- challenge to innovation --

Die Buffer Coat Cracking

Die Cracking Si Interlayer Dielectric Cracking

Interconnect Solder Fatigue

UF Cracking

Substrate Cracking

Very high routing density, thinner substrate, small form factors requirements driving innovations in substrate design, materials (HF) & lithography

Lines narrowerthan hair

High Density InterconnectsHigh Density Interconnects

Key Take Away ! ! !Key Take Away ! ! ! Packaging function has evolved from simple

environmental protection to a critical enabler of silicon and system functions

Evolution of Packaging technology has enabled the growth of internet economy but will continue to face increasing challenges

RADICAL Innovation is a Must in All Areas… Effective Integration Is Critical…Solutions Must Consider “Silicon

Packaging Systems”

University must strengthen its research focus

Generates potential solution strategies for the industry

Produces high caliber students that could adapt well to changing environment

39

Thank You

Vývoj trhu - shrnutí

Mobilní telefony a bezdrátová zařízení zaznamenaly v posledních desetiletech obrovský nárůst produkce. S více než 1,5 miliardami prodanýchmobilních telefonů za rok 2009 se stal trh s mobilními zařízeními hlavnímtahounem vývoje moderních polovodičových technologií. Výpočetní výkondnešních přenosných zařízení je již natolik vysoký, že umožňuje prohlíženíinternetových stránek, sledování TV přenosů a skýtá mnoho dalšíchmultimediálních možností pro své uživatele. Díky všem těmto faktům jsouminiaturizace a výkon hlavní tažnou silou v oblasti vývoje integračníchtechnologií.

40

41

OSAT (Outsourced Semiconductor Assembly and Test)

… a growing percentage of the total industry revenue is now attributed to packaging, assembly and testing…. resources are now more focused on design and distribution and less on manufacturing. This demand, combined with the increasing transition to advanced packaging technologies, propels the semiconductor assembly and test services (SATS) industry.

Company 2007 revenue

2007 market share

2006 revenue

2006 market share

2006-2007 growth

ASE Group 3,080 15.0% 3,026 15.8% 1.8%

Amkor Technology 2,739 13.3% 2,728 14.2% 0.4%

SPIL 1,967 9.5% 1,728 9.0% 13.8%

STATS ChipPAC 1,631 7.9% 1,617 8.4% 0.9%

UTAC 756 3.7% 638 3.3% 18.5%

Others – PacTech … 10,427 50.6% 9,444 49.2% 10.4%

Total market 20,600 100.0% 19,181 100.0% 7.4%

Osazovací zařízení pro Flip Chip

42

OSAT (Outsourced Semiconductor Assembly and Test)

To ensure a fast start-up, Amkor initiated its first factory in China on a small scale by leasing two buildings that total 150,000 sq. ft. In order to meet expected long-term demand in the region, we have reserved ~50 acres of land — if developed in the future, this site could support a factory of ~1 million sq. ft with more than 6000 local employees.

Amkor is bringing its latest packaging and test technology to China using up-to-date process technology, equipment, facilities, and internal infrastructure. We also intend to add an R&D facility along with a state-of-the-art design center to support customers' complex technology and designs worldwide.

Company plans also include close collaboration with local universities. Some of the well-trained and educated young engineers that graduate from these institutions are already being hired. In addition, we have developed programs in which engineers educated in China can train and work in Amkor locations outside of China. Staying in touch with China's human resources is crucial to successful operations in the country.

Vývoj na čipu a pouzdření - shrnutí

Podle mezinárodní organizace pro plánování technologií výrobypolovodičových prvků (ITRS, International Technology Roadmap forSemiconductors) je tradičním postupem v procesu miniaturizace čipůzmenšování délky kanálu CMOS technologií. Na druhou stranu jsou nákladyna udržení výzkumu a vývoje v tomto směru extrémně vysoké a proto pouzeněkolik společností je schopno tento vývoj akceptovat. (vývoj CMOStechnologií je dnes vnímán jako druh zboží a nová řešení určují sílu různýchspolečností).

V současné době je kladen stále větší důraz na pouzdření finálních produktů,a jelikož toto dosáhlo určitých standardů, nabývá nové řešení 3D integrace,čím dál tím víc na své důležitosti.

43

Kontrolní otázky

1) Co je to Moorův zákon a jak působí?2) Co je to rozlišení na čipu a jak se vyvíjelo od 70-tých let3) Jaké jsou základní funkce moderního pouzdra4) Jaké jsou základní techniky pro 1. úroveň pouzdření a pro 2. úroveň

pouzdření5) Co je to „underfill“ , jaký je jeho význam a vývoj, způsoby nanášení 6) Jak souvisí spolehlivost funkce čipu s termomechanickým namáháním7) Jaké typy termomechanických poruch mohou nastat u pouzdra BGA8) Proč je důležité pracovat s výrobními daty?9) Čím se zabývají OSAT , jaké je jejich zaměření a jaké musí mít

investiční vybavení.10) Popište vývoj v pouzdření od 2D k 3D

Návrh HIO s holými čipy

Hybridní integrovaný obvod (Hybrid Integrated Circuit)

je realizován tlustovrstvovou technologií na keramickém substrátu (pasivní síť) a osazen čipy, jak polovodičovými (tranzistory, integrované obvody, diody), tak případně i pasivními (kondenzátory, indukčnosti a další)

Návrh HIO s holými čipy

Návrh HIO s holými čipy

Návrh HIO s holými čipy

Velikost substrátu

Dělení substrátu a velikost soutiskových značek

Rozlišovací schopnost

Nejmenší rozměř šířka vodiče / mezera[µm]

Doporučené riešenie pre vonkajšie vývody

Minimálny rozmer vodič‐medzera‐hrana substrátu

Minimálny rozmer rezistoru

Prevedenie kondenzátorov/kríženie

Vrstvový odpor (Sheet Resistance)

Vrstvový odpor

SlR

wh

lR

wlA

Výkonové zatížení

2

0

mmPPSR mm

APP

lPPw

PPlwSR

000

WR

URIIUP2

2

POSTUP NÁVRHU

Návrh vychází z elektrického schéma a sestává z následujících kroků :

překreslení schéma do plošné podoby s minimalizací křížení vodičů

výběr vsazovaných součástek a rozhodnutí o realizaci vrstvových součástek

výpočet a volba tlustovrstvových pasivních prvků a vsazovaných součástek

volba rozměru substrátu a rozložení vývodů

návrh topologie - přenesení plošného schéma na substrát (10:1)

rozkreslení šablon pro jednotlivé vrstvy

návrh řešení pouzdření

Stanovení velikosti substrátu

Jednoduchou početní úvahou se stanoví velikost substrátu, která je dělencem základního rozměru substrátu (50 x 50)mm, v tomto případě (25 x 12,5)mm. Tento rozměr umožňuje realizovat na výchozím rozměru celkem 8 obvodů najednou, podobně jako v případě výroby polovodičových čipů na waferu. Skutečný potřebný rozměr substrátu se stanoví na základě jednoduché

následující početní úvahy: Plocha substrátu = (plocha součástek + plocha vývodů) KP, kde KP je koeficient plnění (2,5 – 4). V našem případě je plocha součástek 45 mm2 a plocha vývodů 25 mm2, a

tedy při maximální volnosti (KP = 4) je vypočtená plocha substrátu ~280 mm2.

_____________________________________________________ Vývody s roztečí 2,5 mm se rozmístí na delší stranu substrátu v pořadí podle

jejich rozložení tak, jak vyplývá ze schématu, pokud není stanoven jiný požadavek. V tomto případě je možné obsadit osm vývodů, pro náš obvod jsou nutné čtyři. Neobsazené vývody zůstanou nepřipojené nebo se vynechají.

Parametr

Rozměr [mm]

min. dop. max.

Šířka vodivé cesty 0,25 0,50 2,00

Vzdálenost vodivé cesty od okraje desky 0,50 0,80

Šířka mezery mezi cestami 0,25 0,50

Šířka odporové cesty 0,30 1,00

Délka odporové cesty 0,50

Přesah TLV rezistoru 0,25

Boční přesah TLV rezistoru 0,25

Vodivá ploška za přesahem TLV rezistoru 0,50

Vzdálenost mezi vsazovanými součástkami 0,50

Vzdálenost vsazovaných součástek od okraje 0,80

Strana konektoru 2,00 2,00 2,00

Mezera mezi konektory 0,50 0,50 0,50

Vzdálenost vodivé cesty od konektoru 0,50 0,80

Vzdálenost součástek od konektoru 0,80 1,00

Vzdálenost konektoru od okraje desky 0,30 0,30 0,30

Návrhová pravidla

Dokumentace

• Schéma → plošné schéma

• Soupiska součástek a jejich specifikace

• Volba TLV past a výpočet tlustovrstvových odporů

• Volba kondenzátorů

• Volba typu aktivních součástek

• Výpočet velikosti substrátu a rozložení na waferu

• Topologie obvodu s označením součástek (Eagle)

• Sada šablon pro sítotisk (vodivá, odporové, pájecí, dielektrická, krycí …)

Topologie 10 : 1

Topologie 10 : 1