デジタルアナログ（d/a）変換器pweb.sophia.ac.jp/sscd/univ17/chapter04.pdfdnl...

manual_waho : 2018/10/1(14:14)

4デジタル/アナログ（D/A）変換器

この章では、まずデジタル/アナログ変換器（D/A変換器、DAC：digital-to-

analog converter）の基本的な構成と機能を説明する。引き続き、D/A変換器

の性能を記述するために用いる諸パラメタについて説明した後に、抵抗ラダー

D/A変換器（R-DAC）、容量 D/A変換器（C-DAC）、電流切替型 D/A変換

器（I-DAC）について、動作原理と特徴について順に説明する。R-DACで述

べる手法は他のD/A変換器やA/D変換器にも共通する手法を含むため、少し

詳しく説明する。

4.1 基本動作

D/A変換器は、入力されたデジタル値†を対応するアナログ値に変換して出力

する。N ビットのデジタル入力Dinをアナログ出力電圧 Voutに変換するD/A

変換器のモデルを図 4.1に示す。Vclk および Vref は、それぞれクロック信号お

よび参照電圧である。通常、入力デジタル値には 2進バイナリ符号を用いる。

Din VoutN

VclkVref

DAC ReconstructionFilterVDAC

図 4.1 DAC のモデル

† デジタル入力は入力コードとも呼ばれる。

manual_waho : 2018/10/1(14:14)

4.1 基本動作 93

Input Code

Anal

og O

utpu

t

000

111

110

101

100

011

010

001

7/8

0/8

1/8

2/8

3/8

4/8

5/8

6/8

1 LSB

図 4.2 理想 D/A 変換器の入出力特性

それをD1D2 · · ·DN としたときの出力電圧 VDAC は

　 VDAC＝Vref

(D12−1 + D22−2 + · · · + DN2−N

)(4.1)

と表すことができる。D1 とDN は入力デジタル値の最上位ビット（MSB）お

よび最下位ビット（LSB）である。この式によれば、デジタル入力が [000· · · 0]

から [111· · · 1]に変化するとき、出力電圧は 0Vから Vref (1 − 2−N )まで変化

する。1LSBに相当する電圧 VLSB は

　 VLSB = Vref/2N (4.2)

である。これを Vref で規格化した値、すなわち

　 1 LSB = 1/2N (4.3)

を 1 LSBと呼ぶ。

図 4.2には理想的な特性を有する 3ビット D/A変換器の入出力特性を示す。

Vref は 1とした。図 4.3にはクロックと出力電圧の波形を示す。クロック信号

のポジティブエッジ（立ち上がり）で出力値が更新されることを想定している。

図 4.1に示したように、低周波成分のみを透す再構成フィルタ (reconstruction

filter)を D/A変換器と組み合わせて用い、ステップ状に変化する VDAC から

スムーズなアナログ信号 Vout を得る。

manual_waho : 2018/10/1(14:14)

94 4. デジタル/アナログ（D/A）変換器

time

Vout

VDAC

Vclk

図 4.3 D/A 変換器の出力波形

Din VS/HDAC S/H

Din

VDAC

VDAC

VS/Hclk

VS/Hclk S H S H S H S H SH

VS/H

(a)

(b)

図 4.4 S/H 回路を用いたデグリッチ回路 (a) と動作例(b)

実際のD/A変換器で得られる典型的な出力波形の例を図 4.4に示す。デジタ

ル入力が変わるとき、D/A変換器内部のデジタル回路の状態変化に対応して、

(4.1)で表される最終値とは異なる値が一時的に VDAC から出力される可能性が

ある。例えば入力が 0111から 1000に変化するとき、MSBの変化が他のビッ

トより僅かに早いと、入力が一時的に 1111となり最大値が出力される。また、

逆に僅かに遅いと入力が 0000となり最小値が出力される†。このようにデジタ

ル入力が変化するとき、出力に発生するスパイク状の変化をグリッチと呼ぶ。

図 4.1に示した再構成フィルタを利用しても、グリッチを完全に除去すること

† タイミングを合わせるための工夫は 4.5 で述べる。

manual_waho : 2018/10/1(14:14)

4.2 性能指標 95

は難しい。対策としては、図 4.4に示すような S/H回路を D/A変換器の後段

に配置することが効果的である。入力データが変化したのちに充分に長い時間

が経過し、VDAC が (4.1)で決まる値に落ち着いたときに VDAC をサンプリン

グする。グリッチが発生する可能性のある期間の直前に、S/H回路をホールド

フェーズに切り替えグリッチが出力されることを防ぐ。このようにしてグリッ

チを除去することをデグリッチと呼ぶ。

4.2 性能指標

理想D/A変換器の入出力特性を図 4.2に示したが、実際のD/A変換器では、

回路を構成する素子特性のバラツキや寄生素子の影響などにより、実際のアナ

ログ出力値が (4.1)で決まる値とは異なる場合が多い。本節では、実際の D/A

変換器の特性を表す性能指標として、スタティックな指標とダイナミックな指

標について説明する。前者は、D/A変換器の過渡的な応答が無視可能な程度に

充分に遅く変化する入力信号を想定し、入力が変化してから十分に時間が経過

したのちのアナログ出力との関係を表す。これに対して、動作周波数が高いと

素子や配線に寄生する抵抗や容量などの影響が大きいため、スタティックな特

性とは異なり、また、理想特性との差も大きくなる場合が多い。後者は、その

効果を反映した性能指標である。近年、通信や計測分野などで、高い周波数領

域で動作する D/A変換器が利用されるようになり、ダイナミック性能指標の

重要性が高まっている。

4.2.1 スタティック性能

図 4.2では入力の増加に対して出力が直線的に増加したが、実際には直線か

らずれる場合が多く、このような誤差を非線形誤差と呼ぶ。それを表す指標の

一つが図 4.5に示す微分非線形性（DNL: differential non-linearity: ）である。

簡単化のため、ここでは Vref = 1とした。理想D/A変換器では入力コードが

1LSB分だけ変化したときの VDAC の変化は (4.2)で決まる VLSB である。i番

manual_waho : 2018/10/1(14:14)


Input Code

Anal

og O

utpu

t

000

111

110

101

100

011

010

001

7/8

0/8

1/8

2/8

3/8

4/8

5/8

6/8

1 LSB

1 LSB

DN

L

Input Code

000

111

110

101

100

011

010

001

DN

L (L

SB) 1

-1

0

(a)

(b)

図 4.5 D/A 変換器の微分非線形性（DNL）

目の入力コードに対応するDNLi は実際のステップ高さと VLBS との差

DNLi = VDAC,i − VDAC,i−1 − VLSB (4.4)

で定義される。ここで、VDAC,i は i番目の入力コードに対する出力値を表す。

DNLは LSB単位で表す場合が多く、その例を図 4.5(b)で示す。ここで、始

点と終点では理想値が出力されると仮定している†。

非線形性を記述する別の指標として積分非線形性（INL: integral non-linearity）

がある。図 4.6に示したように、各入力コードに対応する理想出力値からの変

化量で表される。i番目の入力コードでの INLを INLi とすると

INLi =i∑

k=0

DNLk (4.5)

が成り立つ。

† 以下で述べるオフセット誤差、ゲイン誤差は補正されていることを仮定している。

manual_waho : 2018/10/1(14:14)

4.2 性能指標 97

Input Code

Anal

og O

utpu

t

000

111

110

101

100

011

010

001

7/8

0/8

1/8

2/8

3/8

4/8

5/8

6/8

1 LSB

INL

Input Code

000

111

110

101

100

011

010

001

INL

(LSB

) 1

-1

0

(a)

(b)

図 4.6 D/A 変換器の積分非線形性（INL）

その他の D/A変換器の性能指標として、ゲインエラーとオフセットエラー

が知られている。図 4.7にその例を示す。ここでは、簡単化のため始点と終点

を結ぶ線でゲインを表した。しかし、始点や終点付近では中間領域と比較して

誤差が大きくなる傾向がある。また、実際の D/A変換器の利用状態を考える

と、両端領域より中間領域での使用頻度が高いと予想される。そこで、実際の

動作状態に近い形で性能を評価する目的で、中間領域を対象として、最小自乗

法でゲイン直線を定めることも考えられる。これを使ってゲイン補正をすると、

INLも小さくなる。

4.2.2 ダイナミック性能

D/A変換器のダイナミック（動的）な性能指標として代表的なものが、図 4.8

に示すスプリアスフリー・ダイナミックレンジ（SFDR: spurious-free dynamic

manual_waho : 2018/10/1(14:14)


Anal

og O

utpu

t

000

111

110

101

100

011

010

001

7/8

0/8

1/8

2/8

3/8

4/8

5/8

6/8

1 LSB

Offs

et

Ideal

Gain

Actual

Gain

Input Code

図 4.7 D/A変換器のゲインエラーとオフセットエラー

range）である。この図は出力信号を周波数領域で表したもので、D/A変換器の

-120

0

-20

-100

-80

-60

-40

Mag

nitu

de (d

B)

fs/2fs/4finFrequency

Full Scale

Input Level

SFDR (dBc)SFDR (dBFS)

0

図 4.8 D/A変換器のスプリアスフリーダイナミックレンジ（SFDR）。fin、fs はそれぞれ入力周波数とサンプリング周波数。

非線形性があると出力信号が歪み、入力周波数 fin 以外に複数の周波数でピー

クが出現する。SFDRは、信号以外で最大のピークと信号ピークとの差で定義

される。非線形性は入力周波数に依存する。SFDRについて議論するときには、

入力周波数、サンプリング周波数を明示する必要がある。

manual_waho : 2018/10/1(14:14)

4.3 抵抗ラダー D/A変換器（R-DAC） 99

また、図 4.8の 90dB付近のランダムな周波数成分は量子化に起因する雑音成

分である。そのパワーと信号パワーの比から信号対雑音比（SNR）を求めるこ

とができる。また、高調波成分と量子化雑音を合わせたものと信号成分との比

を表したものは信号対歪雑音比（SNDR: signal-to-noise-and-distortion ratio）

と呼ばれる。これらは、通常のアナログ回路で用いられる性能指標と同じであ

る。さらに、2.2で述べたように、SNRから実効ビット数（ENOB）を算出でき

る。回路構成で決まる名目上のビット数は分解能の原理的な上限を決める。そ

れに対して、様々な非理想的な要素を含む実際の回路で測定される ENOBは

それより小さいことが多い。特に、入力高周波やサンプリング周波数が高くな

ると、これらのダイナミックな性能指標は次第に減少する傾向がある。特に低

周波数における SNRから 3dB低下したときの入力周波数はバンド帯域周波数

と呼ばれる。

4.3 抵抗ラダーD/A変換器（R-DAC）

抵抗を用いた D/A変換器には電圧分圧型と電流加算型の 2つが知られてい

る。これらについて順に説明する。

4.3.1 電圧分圧型

等しい抵抗値を持つM 個の抵抗を直列に接続し、両端に電位差 Vref を与え

れば、それをM 等分した電圧値が抵抗を接続した各ノードに発生する。従っ

て、それらのノードの中から、デジタル入力に対応する一つのノードを選び出

力端子と接続すれば、所望のアナログ電圧値が得られる。このような D/A変

換器を図 4.9に示す。この図は 3ビット構成の例を示す。直列に接続された抵

抗列は抵抗ラダーとも呼ばれる。

3ビット入力を b1b2b3 とすると、アナログ出力 Vout は

　 Vout(t) = Vref (b12−1 + b22−2 + b32−3) (4.6)

manual_waho : 2018/10/1(14:14)


Vout

R

Vref

1

b1

b1

b2

b2

b2

b2

b3

b3

b3

b3

b3

b3

b3

b3

(7/8)Vref

(1/8)Vref

(2/8)Vref

(3/8)Vref

(4/8)Vref

(5/8)Vref

(6/8)Vref

0

b3b1b2

111

000

001

010

011

100

101

110

図 4.9 抵抗ラダーを用いた 3 ビット D/A 変換器

と書ける。例えば入力が [101]であれば、ゲート電圧が b1、b2、b3のMOSFET

がON状態となり、(5/8)Vref が出力として得られる。図中の出力バッファは、

抵抗ラダーに流れる電流が出力端子に流れ込むことを防ぐために使われる。も

し、出力に電流が流れ出るようなことがあるとすると、この図で示した抵抗ラ

ダーにおいて、出力とつながれた節点より上にある抵抗に流れる電流が、下に

ある抵抗に流れる電流より大きくなり、参照電圧を等分できなくなる。

Vref に近いノードからグランドに向かい、各ノードの電圧は徐々に減少する

ため、出力値の大小関係が逆転することはない。このことを、単調性が保証さ

れていると言い、このタイプの D/A変換器の大きな特徴である。一方、抵抗

値にバラツキがあると、単調性は確保されるが精度は劣化する。このような抵

抗値のミスマッチは製造技術で決まるが、通常は 10bit程度までとされている。

レーザトリミング技術を用いて、製造後の抵抗値を測定しながら抵抗の寸法を

修正（トリミング）し、マッチングを改善することで、高分解能 D/A変換器

を実現する方法が知られている。しかし、トリミングのためのコストと時間が

余分に必要になる。また、D/A変換器を標準の CMOS工程で製造するときに

は、後に述べる電子的な校正手法が使われている。

manual_waho : 2018/10/1(14:14)


このD/A変換器の欠点は、動作速度が遅いことにある。ON状態のMOSFET

の組合せが確定し、抵抗ラダーから選択されたノード電圧が出力端子まで到達

するために必要な時間を考えてみよう。抵抗ラダーの接点と出力をつなぐ配線

は、MOSFETのON抵抗およびMOSFETの寄生容量で構成された CR回路

と考えることができる。一般的には、図 4.10に示すように、N 組の抵抗と容量

からなる CR線路でモデル化できる。この例では N = 3である。その信号遅

延時間 τ は

　τ ≈ RC

(n2

2

)(4.7)

と表せる†。ここに、RはMOSFETのON抵抗、C はMOSFETの寄生容量

R

C

R

C

R

C

V2V1

V1

t = 0

V2

t = 0

図 4.10 抵抗容量線路における信号遅延

で、主にソース/ドレインと基板間の接合容量を意味する。N はD/A変換器の

ビット数に等しい。この式は、必要なビット分解能が増加すると遅延時間が指

数関数的に増加することを意味する。これは、高分解能化に伴い、動作速度が

極端に遅くなってしまうことを意味する。一方、抵抗ラダーに使用する抵抗の

数も指数関数的に増加することを注意しておきたい。

抵抗ラダーと出力端子をつなぐMOSFETによる遅延時間の増加を抑えるに

は、図 4.11に示すように、デコーダを用いてMOSFETスイッチを 1つだけ

にすることが考えられる。ただし、ON状態のMOSFETスイッチの出力側に

は OFF状態のMOSFETスイッチの接合容量が接続されているため、それら

† Zero-value time-constant 解析と呼ばれている手法16) を用いて導出できる。

manual_waho : 2018/10/1(14:14)


Vout

R

Vref

1

(7/8)Vref

(1/8)Vref

(2/8)Vref

(3/8)Vref

(4/8)Vref

(5/8)Vref

(6/8)Vref

3 to

1 o

ut o

f 8 d

ecod

er

b3

b1

b2

図 4.11 デコーダを用いて高速化した 3 ビット抵抗ラダー D/A 変換器

の容量の充放電による速度低下を考慮に入れる必要はあるが、図 4.9の方式と

比較してある程度の高速化が期待できる。

必要な抵抗の数が高分解能化に伴い指数関数的に増加することを抑えるため

には、図 4.12に示す 2ステップ構成が有効である。この例では、上位 3ビット

を初段で、下位 3ビットを 2段目で処理し、全体として 6ビットの分解能を実

現できる。この図で示すとおり、例えば入力を 101011とすると、初段のノー

ド V5 と V6 が選択され、それらが 2段目の参照電圧として利用される。図 4.9

と比較して、抵抗の数は 1/4(=2× 23/26)になっている。初段と 2段目をつな

ぐユニティゲインバッファが理想的に動作すれば単調性が保証されるが、例え

ば入力電圧によりゲイン変化があると、単調性は保証されなくなるため注意が

必要である。

もう一度図 4.9に戻り、スイッチタイミングがずれるとグリッチが発生するこ

とを説明する。入力が 100から 011に変化するときの様子を図 4.13に示す。(a)

に示すように b1が b2および b3より δtだけ早いときは、出力が 100→000→011

と変化し、中間状態として 000が一時的に出力される。逆に b1 が b2 および b3

より δtだけ遅いときは、中間状態として 111が一時的に出力される。これを防

ぐためには、4.1で述べたように、出力に S/Hを用いることが考えられる。

manual_waho : 2018/10/1(14:14)


Vref

1Vout1

1

101xxx

V6=(6/8)Vref

V5

V6

V5=(5/8)Vref

xxx=011 (43/64)Vref

ON

ON

ON

図 4.12 6 ビット 2 ステップ抵抗ラダー D/A 変換器。デジタル入力 101011 のときの動作例。

b1

b2

Vout

Time

t

b1

b2

Vout

Time

t

(a) (b)

図 4.13 D/A変換器におけるグリッチ発生。b1 が b2 および b3 より δt だけ早く変化したとき (a)と遅く変化したとき (b)。

4.3.2 電流加算型

電流は結線による加算が可能なため、2の重み付けされた電流を用意し、そ

の中から必要なものをデジタル入力により選択することで、図 4.14 に示すよ

うな D/A 変換器を構成することができる。図は、4 ビット入力 b1b2b3b4 が

1001のときのスイッチ配置を示した。このとき、フィードバック抵抗 Rには、

manual_waho : 2018/10/1(14:14)


Vref/2R+Vref/16Rの電流が流れるため、Voutとしては (9/16)Vref の電圧が

得られことになる。もし、2の重み付けされた抵抗にミスマッチがあると、単調

性は保証されないことに注意する。電流値が 2で重み付けされているため、N

ビット構成では、各スイッチを流れる電流に最大で 2N の差がある。スイッチ

にはMOSFETが使用されるが、MOSFETも電流レベルに応じて寸法を調節

（スケーリング）し、大きな電流が流れるMOSFETスイッチに対しても、電流

増加に伴う電圧降下を無視可能なレベルに抑える必要がある。また、スイッチ

Vout

-+

R

16R8R4R2R

b1 b4b3b2

-Vref

図 4.14 2 の重み付け抵抗 D/A 変換器

タイミングのずれで、グリッチが発生するのは前節でも説明したとおりである。

電圧分圧型でも述べたように、図 4.14で高いビット分解能 N を実現しよう

とすると、必要な抵抗値の大きさが指数関数的に増大し、占有面積も増加する。

その解決策として、減衰抵抗を追加し、指数関数的な増大を抑止した例を図 4.15

に示す。図中の 3Rが減衰抵抗である。ただし、電流差は依然として大きいた

め、スイッチのスケーリングは必要である。

減衰抵抗の考え方をさらに進めたものが、図 4.16に示すR− 2Rラダーと呼

ばれる回路である。V0から見たとき、それぞれの分岐点が同じ抵抗比を持つた

め、電流を 1/2に分流できる。R-2Rラダーを用いた D/A変換器を図 4.17に

示す。必要な抵抗値の変化幅はさらに小さくなったことが分かる。しかし、電

流差は依然として大きいことに注意する。

バイナリコードではなく温度計コードを用いた D/A 変換器を図 4.18 に示

す。温度計コードは表 1.1に示したように、信号の大きさを下位桁から順に並

manual_waho : 2018/10/1(14:14)


Vout

-+

R

4R2R4R2R

b1 b4b3b2

-Vref3R 4RVx=

-(1/4)Vref

図 4.15 減衰抵抗を追加した 2の重み付け抵抗 D/A変換器

2R2R2R2R

V02RR RR

2R2R2R2R

図 4.16 R-2R ラダー

Vout

-+

R

2R2R2R2R

b1 b4b3b2

-VrefR 2RR R

図 4.17 R-2R ラダーを用いた 2 の重み付け抵抗 D/A

変換器

べた”1”の数で表す。バイナリコードと違い、温度計コードは情報の最小表現で

はないが、単調性が保証されること、グリッチが小さいこと、などの特徴があ

る。使用する抵抗の数が増加し占有面積が増えるように思えるが、図 4.21で容

量の例を示すとおり、抵抗の場合も単位抵抗を組み合わせて全体を構成するた

め、それほど増えるわけではない。MOSFETスイッチを流れる電流レベルは

同じなので、スケーリングの必要はないというメリットもある。

これらの特徴を加味して、上位ビットには温度計コードを、下位ビットにはバ

イナリコードを用いた抵抗 D/A変換器が提案されている。セグメント化 D/A

manual_waho : 2018/10/1(14:14)


Vout

-+

R

16R16R16R16R16R16R16R

-Vref

d7d6d5d4d3d2d1

図 4.18 温度計コードを用いた 3 ビット D/A 変換器。バイナリ入力が 011 のとき。

変換器と呼ばれる。上位 2ビット、下位 4ビットで構成した 6ビット D/A変

換器の例を図 4.19に示す。下位 4ビットにはR-2Rラダーを用いて抵抗の増大

を抑えた。また、上位ビット用と、R-2Rラダー駆動用の電流として Vref/(2R)

を得るために、フィードバックループを用いている。

Vout

-+

R/2

2R2R2R2R

b1 b4b3b2

-VSS

R 2RR R

2R2R2R2R

d3d2d1

Vre

f

2R

-+

4-bit LSB's

2-bit MSB's

図 4.19 セグメント化した抵抗 D/A 変換器

manual_waho : 2018/10/1(14:14)

4.4 容量 D/A変換器（C-DAC） 107

4.4 容量D/A変換器（C-DAC）

抵抗の代わりに容量を用いた D/A変換器も数多く検討されてきた。容量を

用いると、電流はその充放電のために一時的に流れるだけで、定常的に流れる

ことはない。したがって、低消費電力動作が可能なことから近年特に注目され

ている。ここでは、容量により参照電圧を分圧した D/A変換器と、容量によ

る電荷シェア（電荷共有）を用いた D/A変換器について説明する。このほか

に、容量 2個からなるシリアル型D/A変換器も提案32) されているが、これに

ついては 7.3.2 で説明する。

4.4.1 電圧分圧型 D/A変換器

容量による電圧分圧型 D/A変換器を図 4.20(a)に示す。この例では入力が

Vout

-+

b4 b6b5Vref

4C CC2CReset

Vx Vref

19C

64C

Vx = (19/64)Vref

(a) (b)

b1 b3b2

32C 8C16C

図 4.20 6 ビット電荷分配型容量 D/A 変換器（入力が010011 のとき）(a) と等価回路 (b)。

010011であることを想定し、その時のスイッチ配置を図に示した。このD/A変

換器を動作させるには、まず、全てのスイッチをグランド側に倒し、さらにリセッ

トスイッチを閉じて容量を放電する。次に、リセットスイッチを開き、入力デジ

タル値が”1”なら対応するスイッチを Vref 側に、”0”ではそのままグランド側に

接続する。2で重み付けされた容量を”0”と”1”とでまとめたものを図 4.20(b)

に示す。容量で電圧が分圧された結果、010011に相当する出力 (19/64)Vref が

manual_waho : 2018/10/1(14:14)


得られることが分かる。入力を別の値に変えるには、スイッチ操作をリセット

から繰り返す。

ユニティゲインバッファは D/A変換器出力 Vout に付随する容量を D/A変

換器本体の容量配列から切り離し、2の重み付けの精度を確保するために必要

である。通常は、オペアンプは非反転入力端子を一定電圧に接続して使用する

が、この方式では、グランドから Vref まで変化する Vx が出力になる。すなわ

ち、すべての入力領域で良好な線形性がユニティゲインバッファに要求される。

一般に、入力がオペアンプの供給電圧に近くなると、この条件を満足するのは

難しい。

容量配列に用いるレイアウトを図 4.21に示す。同図 (a)のように電極面積を

4C 2C C 4C 2C C

4C C 2C

(c)(b)(a)

図 4.21 容量のレイアウト

直接変化させると、周辺部分の影響†1 がそれぞれで異なるため、正確な整数比を

実現することができない。これに対して (b)のように単位容量を用いると容量

の絶対値には誤差があっても、それぞれの比を正確に保つことが比較的容易に

なる。さらに、(c)のように配置すると、容量電極間の絶縁膜厚などのプロセス

条件の場所依存性を緩和することができる。このような配置テクニックを共重

心（common centroid）レイアウトと呼び、容量だけではなく抵抗やMOSFET

の特性を揃える目的でアナログ回路のレイアウトでは多用される。

抵抗を用いた D/A変換器と同様に、ビット分解能を高くすると、必要な容

量値が指数関数的に増加する†2。容量値増大を回避する目的で、図 4.22に示す

ような減衰容量を用いた容量 D/A 変換器14) が提案されている。減衰容量値

†1 フリンジ容量やパターン転写誤差。†2 単位容量を小さくできれば良いが、小さくすると特性バラツキが大きくなり、さらに、

3.1.5 で述べた熱雑音も大きくなるため、実用的な容量値には下限が存在する。

manual_waho : 2018/10/1(14:14)

4.4 容量 D/A変換器（C-DAC） 109

Vout

-+

b3 b1b2Vref

CC 4C2CReset

Vx

b6 b4b5

C 4C2C

(8/7)C C

3-bit MSB's3-bit LSB's

図 4.22 減衰容量を用いた 6ビット容量D/A変換器（入力が 110010 のとき）

Catten は

　 Catten =LSB 容量配列の合計MSB 容量配列の合計

× (単位容量) (4.8)

で与えられる。こうすると、減衰容量から先を出力側から見ると C となる。す

なわち、実際の容量を小さくせずに、実効的に小さい容量が得られることにな

る。しかしこの例でも分かるとおり、非整数の容量値が必要になるという問題

点がある。

4.4.2 電荷シェア型 D/A変換器

電荷シェア型 D/A変換器の回路動作を図 4.23に示す。同図 (a)はチャージ

フェーズで、容量の片側の端子はオペアンプの反転端子と接続され、仮想接地

になっている。別の端子は、デジタル入力が”1”に対応する容量は Vref と、”0”

に対応する容量はグランドとそれぞれ接続される。容量部分だけをまとめると

同図 (b)の様になる。同図 (c)は電荷シェアフェーズを示し、全ての容量が並

列でフィードバック経路に挿入される。その結果、同図 (d) で示したように、

チャージフェーズで充電された電荷がすべての容量で共有（シェア）される。

オペアンプ出力側には下部電極が接続されるが、寄生容量にもオペアンプから

充電されるため問題ない。オペアンプの非反転端子をグランドに固定すること

で、入力同相電圧を固定できるため、前に述べた電圧分圧型と比較して、オペ

アンプに対する設計条件が大幅に緩和できることが特徴である。また、図 3.32

manual_waho : 2018/10/1(14:14)


(a) (b)

Vref

19C (64-19)C

Vout

-+

b4 b6b5

4C CC2C

Reset

Vx

b1 b3b2

32C 8C16C

bi

"1" "0"

DAC

Vref

(c) (d)

Vx = (19/64)Vref

19C (64-19)CVout

-+

b4 b6b5

4C CC2C

Reset

Vx

b1 b3b2

32C 8C16C

Vref

図 4.23 6 ビット電荷シェア型 D/A 変換器。チャージフェーズ (a)(b)とシェアフェーズ (c)(d)。入力コードは 010011 を想定している。

と同様に、チャージフェーズで容量列の下部電極をグランドにすることで、オ

ペアンプのオフセットを相殺できる。

4.4.3 ハイブリッド型 D/A変換器

容量を用いたD/A変換器と抵抗を用いたD/A変換器を組み合わせたハイブ

リッド型 D/A変換器の例を図 4.24に示す。上位 3ビットの値により、スイッ

チユニットで下位 6ビットに用いる参照電圧を切り替える。

容量D/A変換器では、それぞれの出力の前にリセット動作が必要であり、さ

らに容量の充放電のための時間が必要である。そのため、抵抗 D/A変換器と

比較して低消費電力化には適しているが、高速化にはあまり向いていないとい

える。

manual_waho : 2018/10/1(14:14)

4.5 電流切替型 D/A変換器（I-DAC) 111

Vout

-+

b4 b6b5

4C CC2CReset

Vx

b1 b3b2

32C 8C16C

Vref

101xxxxxx

V6=(6/8)Vref

V5

V6

V5=(5/8)Vref

ON

ON Switcher

bi

"1" "0"

Reset

6-bit LSB's

3-bit MSB's

V5

V6

図 4.24 容量抵抗ハイブリッド型 9ビット D/A変換器

4.5 電流切替型D/A変換器（I-DAC)

図 4.14で示した電流加算型 D/A変換器の抵抗を電流源で置き換えたものは

電流切換型D/A変換器と呼ばれている。容量D/A変換器と比較して高速動作

が可能なため、近年特に高速通信/計測用として注目されている。図 4.25(a)に

4ビット電流切換型 D/A変換器の例を示す。同図 (b)は電流源に用いる要素

電流源である。カスコード接続を用いて、高い出力インピーダンスを得ている。

Vb1と Vb2はカスコードトランジスタへのバイアス電圧である。4.3で説明した

ようスイッチタイミングがずれるとグリッチが発生する。この回路では、Dフ

リップフロップを用いて切替のタイミングを合わせ、グリッチ発生を抑止して

いる。また、正確な電流比を得るために、図 4.21で述べた容量のレイアウトと

同様の工夫が必要である。また、図 4.18で示したように、同じ電流源を温度計

コードで制御する方式も可能である。

電流切換型 D/A変換器における非線形性を改善させるための手法として図

manual_waho : 2018/10/1(14:14)


Vout

-+

R

b1 b4b3b2

-V0

8I I2I4I I1 Vb1

Vb2

Vclk

D QQ

b1

(a) (b)

1 k

図 4.25 4 ビット電流切換型 D/A 変換器 (a) と枠内の電流源回路 (b)

4.26に示すような動的要素マッチング（DEM: dynamic element matching）33)

が知られている。この図は温度計コードを入力とする 2ビット D/A変換器の

例を示した。電流源の電流値は全て等しい。例えば入力がバイナリコードで 10

のとき、d1、d2、d3 の中の 2つを反転入力端子に、残りの 1つをグランドに接

続する。このとき、常に同じ電流源を選択すると、使用する電流源のミスマッ

チに起因する特定のパターンが出力に発生し、高調波歪み発生の原因となる。

一定のアルゴリズムで、2つの電流源を無作為的に選択することで、高調波の

発生を抑止できる。ただし、この手法は高調波成分を他の周波数成分に分散さ

せることになるため、ノイズフロアは逆に上昇することに注意する。

Vout

-+

R

d1 d3d2

-V0

I1 I3I2

b1 b2

Binary-to-Thermometer Decoder

d1 d3d2

Randomizer

(a) (b)

図 4.26 2 ビット電流切換型 D/A 変換器における動的要素マッチング

電流源のマッチングを改善するため、図 4.27に示す校正法34) も提案されて

いる。図のスイッチ状態は校正フェーズを示している。ダイオード接続された

manual_waho : 2018/10/1(14:14)

4.5 電流切替型 D/A変換器（I-DAC) 113

M1 に参照電流 Iref を流すことで、Cgs を充電する。スイッチを逆に切り替え

た状態が動作フェーズで、Cgs に蓄積された電荷によりM1のゲート電圧が決

まり、Iref に近い電流を外部から引き込むことができる。校正範囲は狭くて良

いため、元の電流源の値の大部分は I0 として流し、M1 では微調整を行う。図

4.25で示した D/A変換器にこれを適用するには、必要な数の要素電流源の他

に、同じ要素電流源を 1つ追加する。これらの中の 1つを校正フェーズ、残りを

動作フェーズとし、D/A変換器動作中に、これを順次使い回すことで、要素電

流源のマッチングを改善する。各電流源の値が正確に Iref である必要はなく、

全ての電流源の電流がそれに近い値で一致していることが重要である。

M1 I0Cgs

Vcal

Iref Iout

Vcal

図 4.27 電流源校正方法

さらに高度な電流源校正方法35) を 3ビット D/A変換器を例にして図 4.28

に示す。各電流源からの電流値を予め測定しておき、同図 (b)のように大きさ

の順に並べて組み合わせる。ここでは I3が最も平均値に近いと想定し、それは

単独で使用する。3ビット動作に必要な 8階調を得るためには同図 (c)に示す

ように、それぞれの電流源を組み合わせて使用する。このような組合せにより、

単純に、I1 から順番に使う場合と比較して線形性を改善できる。

これらの構成法では、ある程度の規模のデジタル回路が必要であり、CMOS

デジタル回路技術の進展により、初めて可能になったことは注目してよい。今

後さらに集積化が進めば、より高度なデジタル処理を伴った、高性能 D/A変

換器を実現できる可能性も高い。

manual_waho : 2018/10/1(14:14)


Iavg

I1 I7I6I5I4I3I2 I3

Iavg

I1 I7 I6

I5I4I2

5

6

4

7

1

23

1

2

1

2

1

2

1

2

1

2

4

7

4

7

4

7

5

6

3

33

33(c)

(a) (b)

図 4.28 電流源の組み合わせによるマッチング改善。個々の電流源の値 (a)、組み合わせ (b)、マッチング特性の実現 (c)。

デジタル アナログ（d/a）変換器pweb.sophia.ac.jp/sscd/univ17/chapter04.pdfdnl...

Documents

デジタルアナログ（d/a）変換器pweb.sophia.ac.jp/sscd/univ17/chapter04.pdfdnl...