デジタル回路設計のための - tektronix · 2017. 8. 7. ·...

デジタル回路設計のためのシグナル・インテグリティ検証ガイド

デジタル回路設計のためのシグナル・インテグリティ検証ガイド入門書

www.tektronix.co.jp/signal_integrity 3

目次

はじめに ------------------------------------------------4

シグナル・インテグリティとは 4

デジタル・テクノロジ--------------------------------5

デジタル・テクノロジと情報化時代 5

技術の概要 --------------------------------------------6

シグナル・インテグリティ・コンセプトに

基づく設計 6-11

検証ソリューション ----------------------------------12

シグナル・インテグリティ検証の必要条件 12

ロジック・アナライザによるデジタル障害

の検出 13

ロジック・アナライザのプロービング・

ソリューション 14

デジタル・オシロスコープによるアナログ・

アベレーションの検出 15-16

オシロスコープ・プロービング・ソリュー

ション 17

オシロスコープの周波数帯域の重要性 18-19

ロジック・アナライザとオシロスコープとの

連携によりシグナル・インテグリティ問題

を解決 20

複雑な測定を簡単に行えるジッタ解析ツール 21

アプリケーション例 ----------------------------------22-25

まとめとノート----------------------------------------------26


4 www.tektronix.co.jp/signal_integrity

シグナル・インテグリティとは

「インテグリティ」とは、「完全で異常のないこと」と通

常定義されています。したがって、デジタル信号のイン

テグリティがよいといえば、トランジションが速くてひ

ずみがない、ロジック・レベルが有効かつ安定している、

タイミングが正確であり、オーバシュートやリンギング

などの波形の乱れもほとんどないということになります。

しかし、現実にはこの入門書で説明するように、デジタ

ル・システムで完全かつ異常のない信号を維持すること

は、ますます困難になってきています。このため、デジ

タル信号のインテグリティは、システム開発者にとって

緊急の課題となっています。

この入門書では、デジタル・システムにおける信号のイ

ンテグリティに関連する問題について、その原因や特性、

影響、ソリューションなどについて説明します。



デジタル・テクノロジと情報化時代

パーソナル・コンピュータが現在のような形で登場して

からほぼ 20 年が経過し、携帯電話が世の中に出回るよ

うになっておよそ 15 年になります。その間、機能やサー

ビスへのさらなる要求、そしてそれを提供するために必

要な周波数帯域への要求がとどまることはありませんで

した。第 1 世代の PC ユーザは、簡単なスプレッドシー

ト作成プログラムのパワーに興奮したものですが、現在

ではグラフィックスやオーディオ、ビデオの機能が求め

られています。初期の携帯電話の利用者は、ケーブルを

接続しなくても電話できること自体に満足したものです

が、今ではテキスト・メッセージ、株価照会、インター

ネット・ブラウジングなどの機能を求めるようになって

います。

世界中の企業や政府、そして一般個人もこのような新し

いコンテンツに依存するようになってきており、迅速で

確実なコンテンツの配信が必要不可欠になっています。

このような状況のもと、「情報化時代」という新語が、編

みの目のように互いに依存する今日のデータベース文化

を表すために生まれてきたわけです。

このような、情報に対する要求は、半導体や PC バス・

アーキテクチャ、ネットワーク・インフラ、デジタル無

線通信などの分野における絶え間ない技術革新により満

たされてきました。PC では（サーバなどの特殊なクラス

の PC では無論のことですが）、プロセッサ速度が GHz

のオーダに達しています。メモリ・スループットと内部

バス速度に関しても、プロセッサ速度の増加に合わせて

増大しています。

3D ゲームや CAD プログラムなどのコンピュータ・ア

プリケーションは、このように急激に高速化した PC の

速度により支えられています。テクスチャを貼り付け、

シェーディングが施された 3 次元イメージを画面上に表

示させるには、回路基板レベルで非常に広い周波数帯域

が必要であり、CPU、グラフィックス・サブシステム、

メモリはイメージの動きに合わせて、絶えずデータを転

送し続ける必要があります。

コンピュータは、広い周波数帯域を消費する情報化時

代の一例にしかすぎません。デジタル通信設備の設計

エンジニア（特に移動体通信や固定ネットワーク用の

電気的、光学的なデバイスを開発するエンジニア）は

40 Gb/s のデータ・レートを追求しています。そして、

デジタル・ビデオ製品の開発チームは、高精細で双方向

通信可能な次世代伝送装置の設計を進めています。表 1

に、最近のデジタル・システムで使用されているデー

タ・レートの例を示します。

このようなデータ・レートの向上には、さまざまな技

術が活用されています。シリアル・バスの登場により、

従来のパラレル・バス・アーキテクチャ固有のスピー

ドの壁が崩れ始めています。Rambus メモリ・デバイ

スでは、最大クロック・レートでのシグナル・インテグ

リティを確保するために、（通常の 50 オームではなく）

28 オームに正確に制御されたインピーダンス環境で使

用されます。さらに、部品実装密度の最大化や、パス長の

最短化を実現する方法として、BGA（Ball Grid Array）

パッケージの IC や、埋め込みビアを用いた、より小型

で高密度回路基板の採用が一般的になっています。



シグナル・インテグリティ・コンセプトに基づく設計

デジタル回路の広帯域化にともない詳細な設計がますます重要に

デジタル回路の周波数帯域における開発競争で優位に

立つには、新しい考え方が必要です。システムの動作速

度を上げるためには、単にクロックを高くすればよいと

いうものではありません。周波数が増加するにしたがっ

て、回路基板のプリント・パターンは単なる導体として

扱えなくなるからです。低い周波数（旧式のデジタル・

システムのクロック・レートなど）では、プリント・パ

ターンは、一般的に抵抗特性を示します。周波数が上が

るにしたがい、プリント・パターンはコンデンサのよう

に振る舞い始めます。周波数がさらに上がると、プリン

ト・パターンのインダクタンスがより大きな役割を果た

すことになります。このような特性はすべて、シグナ

ル・インテグリティに対して悪影響を及ぼします。

クロック周波数が数百MHz以上になる場合、設計の細部

すべてが重要になります。

クロックの分配

信号パス設計

スタブ

ノイズ・マージン

インピーダンスと負荷

伝送線としての効果

信号パスのリターン電流

ターミネーション

デカップリング

電源の分配

これらの項目は、システム内でクロックやデータを伝送す

るデジタル信号のインテグリティに影響を及ぼします。理

想的なデジタル・パルスでは、時間と振幅との間に一貫し

た相関関係があり、アベレーションやジッタがなく、トラ

ンジションが速くてひずみがありません。しかし、シス

テム速度が上がるにしたがって、理想的な信号特性の維

持が一層困難になります。このため、シグナル・インテ

グリティの問題が発生しやすくなります。クロック・レート

50 MHz のシステムでは十分なパルスの立上り時間でも、

500 MHz 以上のクロック・レートのシステムでは十分と

はいえません。今日、デジタル・システムでギガビットの

データ・レートが一般的になるにつれて、シグナル・イン

テグリティへの関心が高まりを見せています。

シグナル・インテグリティ問題の原因となるデジタル・タイミング異常

常に進化を続けるデジタル・システム分野で、その設計

に従事するエンジニアは、多くの場合、デジタル信号

におけるシグナル・インテグリティの問題に直面していま

す。つまり、バス上あるいはデバイスから出力される

2 進信号の値に誤りがあるという問題に直面することに

なります。そのエラーは、ロジック・アナライザの波

形ビュー（タイミング測定）に表示される場合もあれば、

ステート表示、あるいはプロトコル・レベルで表示され

ることもあります。1ビットのエラーであっても、命令

やトランザクションの結果に劇的な影響を与える場合が

ありますから、この問題は大変重要です。

デジタル信号のアベレーションには、数多くの原因があ

ります。特に、タイミング関連の問題には共通した原因

が見られます。

バス競合は、2 つの駆動デバイスが同時に同じバス・

ラインを使用しようとするときに発生します。その際、

アベレーションが発生します。通常、一方のドライバ

がデータを送っている間は、他方のドライバはハイ・

インピーダンス状態にあり、バスへアクセスしません。

もしハイ・インピーダンス状態のデバイスが正しいタ

イミングで切り替わらないと、2 つのドライバ間でバ

ス競合が発生します。いずれのドライバも支配的にな

らない場合、バスの電圧振幅が不定状態になり、ス

レッショルド電圧に達することができないため、たと

えばロジック・レベルが「1」であるべきところが「0」

になってしまうこともあります。

デジタル・システムでは、セットアップ／ホールド時

間違反が発生することがあります。Dフリップ・フロッ

プなどのクロック入力を持つデバイスでは、入力データ

はクロックが入る前にある規定時間安定している必要

があります。これが、セットアップ・タイムと呼ばれ

るものです。同様に、入力データはクロックのリー

ディング・エッジ以後、規定時間有効である必要があ

ります。これが、ホールド・タイムと呼ばれるものです。



セットアップ・タイム、ホールド・タイムのどちらか、

または両方の必要条件に違反すると、予測しないグリッ

チが出力に発生したり、あるいは出力がまったく変化し

ないことがあります。デバイス速度が上がるにしたがっ

て、必要なセットアップ／ホールド・タイムが短くなる

ため、トラブルシュートが一層困難になります。

メタステーブルとは、セットアップ／ホールド時間違

反などのタイミング違反から生じる不定または不安定

なデータ状態のことです。メタステーブル状態では、

トラブルの原因となるグリッチが出力に発生すること

があります。

未定義状態は、ロジック・デバイスの複数の入力端子

間でスイッチング状態の時間相関がとれていないとき

に発生することがあります。これは、入力信号遅延の

変動や遅延誤差により引き起こされることがあります。

デジタル・アクイジション機器、中でもロジック・アナ

ライザは、デジタル信号をトリガし、ストアし、さまざ

まなフォーマットで信号を観察するために役立つ強力な

機能を搭載しています。被測定システムに接続されたプ

ローブは、ロジック・アナライザの複数のチャンネルに

データを送ります。最近の高度なロジック・アナライザ

は、一度に何千ものテスト・ポイントからデータを取り

込むことができます。

最も基本的なディスプレイ・モードはタイミング表示で、

図 1 に示すように、デジタル・パルスのストリームとこ

れらのパルス間の時間関係を表示します。ステート表示

（図 1）では、被測定ユニット内で生成されたクロック

信号により選択的に取り込まれたデータが表示され、

デジタル回路の状態を評価することができます。得ら

れたデータは、逆アセンブラとプロセッサ・サポート・

パッケージによりさらに変換されます。これにより、ロ

ジック・アナライザでは、ソース・コードと関連付けら

れるリアルタイムのソフトウェア・トレースを、低レベ

ルのハードウェア動作と関連付けることができます。ほ

とんどのロジック・アナライザでは、このような機能は

デジタル信号に限定されています。

このタイプの従来型ロジック・アナライザの波形取込み

では、振幅誤差やグリッチは有効なロジック・レベルと

見なされることがあり、誤ったデータがそのまま取り込

まれてしまいます。このため、たとえば 16 進で表記さ

れたエラー・コードを見ただけでは、その原因をつかむ

ことはできません。信号自体の動作をより詳しく調べる

方法がない場合、ロジック・エラーの原因を見つけるの

は非常に困難となります。

図 1. タイミング波形、およびソース・コードに関連付けられたリアルタイムのソフトウェア・トレースを表示する、ロジック・アナライザの画面



アナログ・アベレーションの解消

信号を詳細に調べ、異常なデジタル信号部分に対応する

アナログ波形を見つけることができれば、デジタル問題

でその原因を突き止めることが容易になります。問題が

デジタル・パルスのタイミングの遅れとして現れた場合

であっても、原因がそのアナログ特性に関係しているこ

とがあります。振幅が低いために信号が間違ったロジッ

ク・ステートに変わる場合や、立上り時間が遅いために

パルスに遅れが発生する場合など、アナログ特性が原因

でデジタル障害が発生することがあります。このような

問題を解消する場合には、デジタル・パルス・ストリー

ムと時間相関がとれたアナログ波形を観測することが、

第 1 のステップとなります。

シグナル・インテグリティを考察する場合には、必ず信

号のトランジションに着目する必要があります。図 2 の

タイミング・ダイアグラムを見れば、その理由が理解で

きます。2 つの信号が AND ゲートに入力されている場

合を想定します。淡色表示された入力 A のトレースは、

本来のパルス形状を表します。淡色表示のトレース上に

濃色表示でひずみを持つトレースが重なって表示されて

いますが、これは実際の信号のアナログ波形です。立上

り時間が遅いため、実際の信号がスレッショルド値を横

切る時点が、本来の状態に比べて非常に遅くなっていま

す。その結果、出力パルスは本来の幅よりも狭くなりま

す（淡色表示されているのが正しいパルス幅）。このこ

とは、後段のロジック回路でのエラーにつながります。

入力 A のシグナル・インテグリティが非常に悪く、シス

テム内のその他の部分に重大な影響を及ぼすほど、入力

A のシグナル・インテグリティが悪いのです。

この出力がメモリ・アドレスの一部になると仮定した場

合、パルスが短いと、アドレスが「1」であるべきところ

が「0」になることがあり、本来選択されるメモリ・アド

レスとはまったく別のアドレスが選択されます。そのメ

モリ・アドレスに格納されているデータは、もちろん処

理中のトランザクションにはまったく不適当なものとな

り、トランザクションの最終結果は無効になります。

遅い信号トランジション・エッジは、繰返してエラーが

発生しないまでも、間欠的に発生するシステム障害を招

く恐れがあります。最高速のシステムではその分各部の

タイミングが短くなるため、信号の立上りや立下りのト

ランジションに許される時間が非常に短くなっています。

最近では、セットアップ・タイムおよびホールド・タイ

ムが劇的に減少しており、Rambus や DDR（double

data rate）メモリのセットアップ・タイムおよびホール

ド・タイムは現在、数百 ps 以下に指定されています。

遅いエッジの場合には、図 3 で示されるように、有効で

安定したデータのマージンがほとんどない状態となりま

す。図 3 に表示された時間関係は、このような状況を強

調するために多少誇張して表示されています。クロッ

ク・トランジション時間が遅い場合は、データ信号の有

効である時間を浪費してしまいます。

これら 2 つの例は、デジタル・システムにおけるエッジ

問題の潜在的な影響の一部を示すものです。

図 3. クロックA がデータをクロック制御するのに用いられる場合、遅い立上り時

間によりデータが有効である時間が浪費されます。クロックB は速いエッジ

のため、データを利用するための時間が長くとれます（縮尺は異なる）。

図 2. 入力 A の濃色表示されたトレースは、実際の信号のアナログ波形です。濃

色表示された波形は立上り時間が遅いため、スレッショルドを横切るまでの

時間が長くなり、出力パルス幅が狭くなります。入力 A のシグナル・イン

テグリティはきわめて不十分です。



回路レイアウト、トランジション時間およびシグナル・インテグリティ

これまで見てきたように、不適切な立上り時間や立下り

時間は、デジタル障害の直接的な原因となる可能性があ

ります。最近の高速デジタル技術では、ひずみのない高

速エッジを持つ信号を必要としています。

重要なポイントは、より遅いクロック・レートで設計さ

れたデジタル・システムであっても、非常に速いエッジ

を持っていることが多いということです。半導体デバイ

ス技術の進歩により、事実上すべてのロジック・ファミ

リにおいてエッジ性能が向上しましたが、これはクロッ

ク・レートにかかわらず多くの高周波成分を含みます。

速いエッジは多くの利点をもたらすものの、設計エンジ

ニアに厄介な問題をももたらします。

最近のバス・アーキテクチャでは、立上り時間および立

下り時間が数百 ps 以下となっています。表 1 に、いく

つかの例を示します。

トランジション時間がこのレベルになると、設計エンジ

ニアは部品やターミネーションの処理、レイアウトを行

う際には、特別な注意を払う必要があります。トラン

ジション時間が 2 ns 未満の信号で駆動される場合、回路

基板のプリント・パターンの長さが約 15 cm もあれば、

クロック・サイクル・タイムにかかわらずトランスミッ

ション・ラインのように動作します。

最近のデバイス技術では、一段と速いトランジション速

度が実現されており、トランジション速度はあらゆるデ

ジタル回路設計で考慮すべき重要な要素となっています。

エッジが高速化するにつれ、新しい信号パスが生成され

ます。このような形のない接続パスは回路図面に示さ

れてはいませんが、予測できない信号間の干渉の原因

となります。たとえば、グランド面と電源面は、回路

基板の信号パスにより形成されるトランスミッション・

ライン・システムの一部となり、相互に干渉し合うよう

になります。このような干渉は、クロストークやグラン

ド・バウンスと呼ばれます。

このような相互作用は典型的なアナログ現象ですが、新

しいデジタル・システム設計において悩まされる多くの

エラーの根源となっています。デジタル信号のインテグ

リティは、アナログ領域での動作にかかっています。

デジタル・デバイストランジション時間（立上りおよび立下り時間）

DDR RAM 500 ps

表1. デジタル・トランジション時間の概要



エッジ・アベレーション

エッジ・アベレーションは、前述した基板レイアウトの問題や不適切なター

ミネーション、半導体デバイスの品質の問題により発生します。アベレー

ションには、プレシュート、ラウンディング、オーバシュート、リンギング、

遅い立上り時間などがあります。

多面的な意味を持つシグナル・インテグリティ

ここでは説明を進める上で、「シグナル・インテグリティ」を、2 進情報を運ぶ信号の伝送能力を損なう恐れのある

すべての現象と定義します。実際、動作時のデジタル・デバイスでは、これらの「2 進」信号はアナログ的な属性

も持っており、これはドライバの出力段から信号パスのターミネーションまでの、数多くの回路要素からの複雑な干

渉により生じたものです。

具体的な問題としては、次のようなものがあります。

振幅問題

振幅問題には、リンギング（発振）、ドループ（パルスの振幅が減少していく

こと）、ラント・パルス（十分なレベルに達しない低振幅パルス）があります。



クロストーク

クロストークは、互いに近接した長い配線が相互容量と相互インダクタンスを

介して結合するときに発生します。また、速いエッジにはより大きな電流が含

まれていますので、放射される磁気エネルギ量が増大し、クロストークも増加

します。

グランド・バウンス

グランド・バウンスは、過剰な消費電流（および／または電源やグランド・リ

ターン・パスの抵抗）により引き起こされ、大電流により回路のグランドの基

準レベルがシフトしてしまいます。

ジッタ

ジッタは、デジタル信号において、あるサイクルから次のサイクルの間でエッ

ジ位置がわずかに変動して発生します。これは、デジタル・システム全体にわ

たってタイミング確度と同期に影響します。

反射

反射は、ターミネーションや基板のレイアウトの問題により引き起こされます。

送出された信号が反射して送出側に戻り、その後のパルスと干渉します。



シグナル・インテグリティ検証の必要条件

直接信号を観測し、測定することが、シグナル・インテ

グリティに関連する問題の原因を突き止めるための唯一

の方法です。当然のことですが、正しいツールを使えば

簡単に検証できます。シグナル・インテグリティの測定

は、どの実験室にもある、ごく普通の計測器を用いて

行います。このような計測器の中にはロジック・アナラ

イザやオシロスコープがあり、プローブを取り付けてア

プリケーション・ソフトウェアを組込むと、基本的なツ

ール・キットが完成します。さらに、開発中のデバイス

やシステムのストレス・テストおよび評価を行う際、ひ

ずみのある信号を与えるために信号源を使用することも

あります。

シグナル・インテグリティの測定セットアップを行う際

は、以下のような点を検討する必要があります。

プロービング－被測定デバイスからアクイジション・

システムの入力まで、信号を正確に送ることが可能か。

プローブは信頼性があり、使いやすいか。

周波数帯域とステップ応答－その計測器は、信号（デ

ジタルとアナログの両方）をピコ秒の範囲まで確実に

識別することが可能か。シグナル・インテグリティを

検証するために最も重要な特性は、オシロスコープの

周波数帯域とステップ応答です。これにより、シグナ

ル・インテグリティを定義する信号アベレーションの

確実な取込みが可能になります。

時間分解能－その計測器は最高速のクロック・レート

においても、データ・サイクルごとに正確にトランジ

ション時間を測定することが可能か。ロジック・アナ

ライザの時間分解能は、シグナル・インテグリティ問

題を示唆するパルスやエッジの遅れを確実に検出する

ための鍵となります。

レコード長－その計測器は、高速サンプル・レートで、

どの位の時間、データを取り込むことが可能か。

トリガ機能－その計測器は、多彩なトリガ機能を搭載

しているか。さらに重要なのは、シグナル・インテグ

リティに関連する問題点に正確にトリガをかけること

が可能かという点です。

表示と解析－計測器に表示された測定結果は読みやす

く理解しやすいか。

統合性－その計測器は、他の計測器と一体となってバ

ランスがとれたデジタルおよびアナログ測定ソリュー

ションを形成し、デジタル、アナログそしてプロトコ

ル・レベルで完全にシステムの動作を把握することが

可能か。



ロジック・アナライザの機能シグナル・インテグリティ解析のための推奨性能オシロスコープの統合性ロジック・アナライザ画面上に、時間相関のとれたオシロスコープの波形を表示、

複数チャンネルのアイ・ダイアグラムプロービング一本のロジック・アナライザ・プローブによる、タイミング、ステート、

およびアナログ波形の同時アクイジションタイミング測定分解能 125 ps（クロック・レート 8 GHz）ステート・アクイジション・レート最高 800 MHzアクイジション・レコード長最大 256 Mトリガ機能エッジ、グリッチ、ロジック、セットアップ／ホールドなど解析機能プロセッサ・サポート・パッケージおよび逆アセンブラ表示機能マルチ・ディスプレイ

ロジック・アナライザによるデジタル障害の検出

前述のように、ロジック・アナライザは、デジタルのト

ラブルシューティングにおける最前線機器ともいえ、多

数のバスや入力、出力を持つ複雑なシステムの場合で特

に重要です。ロジック・アナライザはチャンネル数が多

く、レコード長が長い上、高度なトリガ機能を備えてお

り、多くのテスト・ポイントからデジタル情報を取り込

んでそれを同時表示します。

ロジック・アナライザは、真のデジタル機器であるため、

観測している信号でしきい値超過を検出し、ロジック IC

から見たロジック信号を表示します。その結果得られた

タイミング波形は明確でわかりやすく、正しく動作して

いることを、予測データと比較して容易に確認できます。

通常、これらのタイミング波形は、シグナル・インテグ

リティ問題を探る出発点となります。

すべてのロジック・アナライザが、急激に高速化するデ

ジタル信号のシグナル・インテグリティ解析に対応して

いるわけではありません。表 2 に、高度なシグナル・イ

ンテグリティ・トラブルシューティングに使用するロ

ジック・アナライザを選択する際に、考慮すべきいくつ

かの仕様を示します。

ロジック・アナライザのサンプル・レートと記憶容量に

ばかり注意を向けると、ロジック・アナライザのトリガ

機能を見落とすことになりがちです。しかし、問題を特

定するための最も早い方法がトリガです。これは、ロ

ジック・アナライザがエラーでトリガした場合、エラー

が発生したことの何よりの証拠となるからです。最近

のロジック・アナライザでは、グリッチやセットアッ

プ／ホールド違反など、シグナル・インテグリティを損

なう特定のイベントを検出できるトリガ機能を備えてい

ます。これらのトリガ条件は、何百ものチャンネル全体

に対して同時に適用することができます。これは、ロジッ

ク・アナライザの優れた特徴です。

表 2. シグナル・インテグリティ解析では最高のロジック・アナライザ性能が要求されます。



ロジック・アナライザのプロービング・ソリューション

ロジック・アナライザのプロービングは、高速デジタ

ル・アクイジションにおいて重要な役割を果たします。

プローブは、最高の忠実度で信号をロジック・アナライ

ザに送らなければなりません。ほとんどのロジック・ア

ナライザは、このような基本的な要求にこたえるものと

なっていますが、中にはさらに先進的なコンセプトを取

り入れているものもあります。

一部のロジック・アナライザでは、タイミングとステー

トのアクイジションに、別々のプローブ接続が必要です。

「ダブル・プロービング」と呼ばれるこの手法は、実施し

ようとしている測定自体に影響を与えます。たとえば、

テスト・ポイントに 2 つのプローブを同時に接続する

と、信号負荷が許容できないレベルに達することがあり

ます。また、このような接続方法では、テスト・ポイン

トの損傷や接続ミスの可能性が 2 倍になります。さら

に、被測定デバイスに 2 つの別々のプローブを接続する

のは手間がかかります。

一部のロジック・アナライザは、同じプローブでタイ

ミングとステートのアクイジションを同時に測定する

機能を備えています。この同時タイミング／ステー

ト・アクイジションは、トラブルシューティングを迅

速化するだけでなく、被測定システムへのプローブの

影響を最小限に抑えて、シグナル・インテグリティ解

析をサポートします。

プローブ自体にも、最近の新しい技術が取り入れられて

います。新世代のロジック・アナライザ・プローブは、

デジタル（タイミングとステートの両方）の情報をロ

ジック・アナライザまで送ると同時に、これらと同じ信

号をオシロスコープにアナログ信号として渡すことがで

きます。1 本のロジック・アナライザ・プローブで、信

号の持つすべての情報を扱うことが可能です。プローブ

のどのピンも、デジタル・アクイジションとアナログ・

アクイジションの両方に使用することができます。アナ

ログ信号は、ロジック・アナライザを経由して外部のオ

シロスコープへ送ることができます。この方法により、

デジタル・エラーとアナログ・エラーとの関連性をほぼ

瞬時に調べることができます。

高性能のデジタル・システムでは、専用のテスト・ポイ

ントを設定することが、信号を測定するための最も実

用的な方法です。テスト・ポイントの中には、クリップ

オン型のプローブやリードセットと簡単に接続できるよ

うにピンを備えているものもあります。これらのタイプ

のテスト・コネクタは、ロジック・アナライザに接続さ

れていない場合でも、対象デバイスの信号環境に効果

的です。

ロジック・アナライザのプローブは、被測定システム

上にある専用コネクタに取り付けることができます。

コンパクトな Mictor コネクタ（ロジック・アナライザ・

プローブの対応するコネクタに接続されている高密度

コネクタ）は、この用途に使用されています。基板に組

込まれたコネクタでは、迅速かつ確実な接続が可能で

すが、対象デバイスのコストアップにつながり、高速

の信号操作に影響を与える可能性もあります。

従来型の Mictor プローブ・コネクタに替わり、新しいプ

ローブ技術である HD（高密度）コンプレッション・ロ

ジック・アナライザ・プローブや D-Max プロービング

技術が登場しています。これらの新しいプローブでは、

被測定デバイス上にコネクタをまったく必要とせず、回

路基板上のランド・パッドに直接接続できます。図 4 に、

回路基板に取り付けられた D-Max コネクタレス・プロー

ブを示します。これらのプローブは、挿入してねじ止め

することにより基板に保持されます。これにより、リー

ド・インダクタンスを低減し、わずか 0.5 pF の低容量性

負荷を実現しています。さらに、シングルエンド測定お

よび差動測定に対応しており、チャンネル数を犠牲にし

ません。これらの D-Max コンプレッション・プローブ

は、どのようなロジック・アナライザ・プロービングに

おいても信号への影響は最小になります。



D-Max コネクタレス・ロジック・アナライザ・プローブ

では、Mictor タイプの接続よりも、回路基板に与える影

響がはるかに少なくなっていますが、ランド・パッド

自体は基板の中に設計しておかなければなりません。

バス信号にプロービングする位置によって、波形が異な

ることがあります。このため、通常は、受信デバイス

の近くにテスト・ポイントを配置することによって、

ロジック IC で「見た」信号の特性を観測することができ

ます。D-Max コネクタレス・プロービングは小さいため、

柔軟に配置することができます。

デジタル・オシロスコープによるアナログ・アベレーションの検出

シグナル・インテグリティの測定／解析ソリューション

において、測定／解析作業の後半部分はデジタル・オシ

ロスコープで処理します。これは、ロジック・アナラ

イザによってデジタルの形で検出されたアナログ問題

を突き止めるための機器です。デジタル・オシロスコー

プには、デジタル・ストレージ・オシロスコープ（DSO）、

デジタル・フォスファ・オシロスコープ（DPO）、サンプ

リング・オシロスコープなどがあります。

DSO や DPO 機能の中で最も重要なものの 1 つに、単発

現象を捕捉する機能があります。DSO や DPO は接続

された信号のアナログ特性を観測します。デジタル・オ

シロスコープは、方形波、トランゼント・スパイク、

純粋な正弦波形など、どの波形も簡単な操作で、同じ

確度で表示できます。観測中の信号や被測定システム

からの同期信号にトリガをかけることができ、またロ

ジック・アナライザなど、接続された他の計測器から

のコマンドを受け付けたときにトリガをかけることも

できます。

その他のオシロスコープの利点としては、測定点を自由

に移動できるプローブがあげられます。通常、ロジッ

ク・アナライザでは、固定されたコネクタを介して被測

定システムへ接続します（ただし新世代の計測器では、

コネクタを使用しない固定テスト・ポイントの場合もあ

ります）。一方、オシロスコープでは、移動可能な広帯域

プローブやシングルエンド／差動プローブ、さらに電流

プローブを使用します。

多くのデジタル・オシロスコープでは、サンプル・レー

トは 1 入力の場合で最高サンプル・レートに、2 入力の

場合はその半分のレートに、そして 4 入力すべてを使用

する場合は 1––4 のレートになります。サンプル・レートを

下げると、取り込んだ波形の品質が劣化します。サンプ

ル・レートを下げた場合、一周期あたりのサンプル数が

減少し、取り込まれた波形を正確に再構成することが難

しくなります。オシロスコープの入力増幅器の周波数帯

域は変化していないにもかかわらず、低サンプル・レー

トを使用した場合、アクイジションの品質が低下します。

これは、オシロスコープでシグナル・インテグリティ解

析を行う場合の大きな欠点です。

図 4. 新しいD-Maxコネクタレス・アナライザ・プローブ・アーキテクチャは、

被測定システムから各種機器に高精度の信号を送るためのシンプルな接続

を可能にします。



今日の DSO は、このようなサンプル・レート効果を解消

するため、オシロスコープの周波数帯域の 3～5 倍でサ

ンプリングしており、複数チャンネルの場合でも各チャ

ンネルで同様にサンプリングされています。これにより、

すべてのチャンネルを使用する場合でも、十分なサンプ

リング・ポイント数が確保できます。今日のデジタル・

オシロスコープでの最高シングル・ショット・サンプ

ル・レートは、各チャンネルで 20 GS/s です。

高サンプル・レートはなぜ重要なのでしょうか。1 入力

時には高サンプル・レートですが、複数の入力時にはそ

のレートを維持する機能がない従来型の DSO で信号を

見る場合を想定してみましょう。第 1 のテスト・ポイン

トを測定したとき、信号エッジの立上り時間は正確に

読みとることができ、たとえば 400 ps になったとしま

す。さらに第 2 のテスト・ポイントにチャンネル 2 を接

続して測定すると、1 番の信号と 2 番の信号とも立上り

時間が遅くなり、アベレーションが多くなります。これ

は、サンプル・レートが半分に低下したため、アンダー

サンプリングが起きたことが原因です。このため、オシ

ロスコープは 400 ps のエッジ立上り時間を正確に捕

らえられなくなっています。

アンダーサンプリングによりアベレーションが増加し、

立上り時間が遅くなっています。このような不正確で紛

らわしい波形の発生は、「エイリアシング」と呼ばれます。

エイリアシングを避ける最もよい方法は、使用するすべ

てのチャンネルでシングル・ショットで波形を取込むこ

とです。

オシロスコープをシグナル・インテグリティ測定に使用

する場合は、ロジック・アナライザの場合と同様に、厳

しい性能ガイドラインを満たす必要があります。表 3 に

主な仕様を示します。

DSO のトリガ機能は、ロジック・アナライザの場合と同

様に非常に重要です。ロジック・アナライザの場合と同

様に、オシロスコープのトリガは特定のタイプのイベン

トが発生したことの証明となります。そのトリガ機能は、

ロジック・アナライザとは異なり、次のような多くのア

ナログ・イベントを検出し、それに反応することができ

ます。

エッジの方向とレベル、およびそのスルー・レート

グリッチ、ラント・パルス、およびパルス幅条件など

のパルス特性

セットアップ／ホールド・タイム違反

高速シリアル・デジタル・パターン

これらのタイプのトリガはすべて、エンジニアがシグナ

ル・インテグリティ問題を検出して解消するのに役立ちま

す。また、電圧／タイミング／ロジック・トリガを組み合わ

せた、さまざまなトリガ条件も可能であり、USB 2.0 コン

プライアンス・テストなどのアプリケーション専用のトリ

ガ条件もあります。

表 3. シグナル・インテグリティのトラブルシューティングおよび解析に使用するデジタル・オシロスコープの主な仕様

オシロスコープ機能シグナル・インテグリティ解析のための推奨性能周波数帯域／立上り時間周波数帯域 6 GHz、立上り時間 70 ps、リアルタイム、シングル・ショットサンプル・レート 20 GS/s、複数チャンネルにおけるフル・サンプル・レートチャンネル数 4トリガ機能低ジッタ・トリガ（ロジック）、セットアップ／ホールド・タイム違反、シリアル・トリガレコード長 240,000 ポイント（複数チャンネル、同時）チャンネル・デスキュ機能全チャンネルの入力間で信号遅延時間を最小化できる機能デルタ時間確度 1.5 ps（rms）プロービング 6 GHz プローブ、HD コンプレッション・プローブ（ロジック・アナライザ経由）表示タイプカラー統合性時間相関のとれた高速オシロスコープのトレースとロジック・

アナライザのトレースを同画面に表示自動測定および解析ジッタ、バス標準などの自動測定パッケージ



オシロスコープ・プロービング・ソリューション

シグナル・インテグリティ解析／測定では、オシロスコー

プのプローブは、ロジック・アナライザのプローブより

もはるかに重要な要素です。オシロスコープの持つ周波

数帯域およびステップ・レスポンス性能を十分に発揮で

きるかどうかは、事実上オシロスコープのプローブにか

かっています。同時にプローブは、高密度実装回路基板

を調べるのに十分な耐久性があり、コンパクトである必

要があります。シグナル・インテグリティ問題のトラブ

ルシューティングでは、通常、1 つのプローブ（可能な

らば、ロジック・アナライザのアナログ・プローブがよ

い）をエラーが発生するテスト・ポイントに固定してお

いて、もう1 つのプローブで信号パスを追っていきながら

問題の発生源を突き止めていく必要があります。

プローブには、高速信号測定に必要な重要な特性が 2 つ

あります。1 つは容量、もう 1 つはインダクタンスです。

すべてのプローブは、抵抗（R）、インダクタンス（L）、

および容量（C）を持ちます。しかし、容量とインダクタ

ンスの効果は周波数が上がるにしたがって増加していき

ます。これらの複合効果は、信号と測定結果を変えてし

まう可能性があります。

図5 に、代表的な高速信号（グランド基準に振幅250mV

のステップ、立上り時間～200 ps）に対するプローブの

負荷効果を示します。この画面は 4 GHz オシロスコープ

で同じ信号を示したもので、1 つは負荷をかけたときの

もの、もう 1 つはかけていないときのものです。プロー

ブを接続すると、それが元の信号（白色表示のトレース）

の負荷となり、緑色表示のトレースになります。これか

らわかるように、ステップの前部コーナにいくらかの遅

れが見られます。つまり、C と L が増加するにしたがっ

て、信号への負荷が増加することになります。同様に、

リード線のインダクタンスにより、測定信号に大きなひ

ずみが発生する場合があります。

プローブの入力特性とリード線のインダクタンスにより、

シグナル・インテグリティ問題が引き起こされる場合も

あります。その場合、たとえばバス自体がデジタル信号

の立上り時間を遅くして、ロジック・エラーを発生させ

ていると判断されることがあります。そこで、プローブ

を低容量のものと入れ替えてみます。立上り時間が遅く

なっていないことがわかれば、ロジック・エラーの原

因は、実はプローブの負荷効果によるものだというこ

とがわかります。図 5 は、プローブの負荷効果でどの程

度エッジが遅くなるかを示しています。場合によっては、

以前にはなかったエラーを発生させるほど遅くなること

もあります。

新世代の超低容量オシロスコープ・プローブは、シグナ

ル・インテグリティと高速測定の問題に対する解答とい

えます。新しいプローブは、6 GHz 周波数帯域のプロー

ブ・チップ、非常に短いプローブ・チップ・リード、さ

らに 0.5 pF 以下の入力容量といった特徴を持ち、信号を

忠実に保ったままオシロスコープの入力端子に伝えるこ

とができます。

プローブ性能は非常に重要です。これは信号の保持、捕

捉、表示をできるだけ正確に行う必要がある一連の測

定サブシステムの中で、最初の部分となるものだからで

す。非常に短いプローブ・チップおよびグランド・リー

ドを持つ低容量プローブは、オシロスコープの周波数帯

域を無駄にしません。

図 5. 高速信号に対するプローブの負荷効果



オシロスコープの周波数帯域の重要性

オシロスコープの周波数帯域は、シグナル・インテグリ

ティのトラブルシューティング作業において不可欠な要

素です。ここでは、できるだけ高い周波数帯域を持つオ

シロスコープを使用することがなぜ重要なのかを説明し

ます。

これまで、高速シグナル・インテグリティ問題を定義す

る信号特性について説明してきましたが、問題の多くが

信号トランジション中に発生し、タイミング違反により

生じる好ましくないトランゼントとして現れています。

すなわち、できるだけ正確にこれらのエッジとトランゼ

ントに取り込むことが重要になります。それには、周波

数帯域が重要になります。

オシロスコープの周波数帯域は通常、正弦波の周波数応

答が 3 dB 減衰する点（－3 dB 点）で定義されていま

す。図 6 では、1 GHz オシロスコープを例に説明し

ます。正弦波の周波数が 1 GHz に向かって増加して

いくにしたがい、振幅誤差が大きくなることがわかり

ます。1 GHz 周波数帯域における正弦波の振幅誤差

は、－3 dB（約 30%）となっています。

周波数帯域が低いオシロスコープでは、デジタル信号の

立上り／立下り時間を正確に測定することはできませ

ん。トランジション時間が大幅に高速化しているデジタ

ル技術の現状を考えると、周波数帯域は適切な測定ツー

ルを選ぶ際の重要な要素となります。

この考え方を理解するために、高速ステップ信号に対す

るオシロスコープ入力の立上り時間を極が 1 つのみの

モデルで考えてみます。

周波数帯域×立上り時間が約 0.42 の新しいオシロス

コープの場合は、2 GHz オシロスコープで約 210 ps、

5 GHz オシロスコープで約 84 ps になります。実

際に測定された立上り時間を次の公式に当てはめる

と、ステップ応答特性が求められます。

この公式を使用すると、実際の立上り時間が 85 ps の

信号を 4 GHz 周波数帯域のオシロスコープ（周波数帯

域×立上り時間＝0.42 を使用）で測定した場合、立

上り時間は 135 ps になることがわかります。6 GHz

のオシロスコープの場合、立上り時間の測定値が約

110 ps に下がることから、読み値の確度が著しく向

上します。

*1 この公式の定数は 0.35（極が1つのモデル）から 0.45（ブリック・ウォール・フィルタ）の範囲にあります。最近の広帯域オシロスコープの場合は、0.42（代表値）となっています。

図6. 代表的な 1 GHz オシロスコープの周波数応答



周波数帯域とステップ応答についてまとめると、計算

による数値からも実際の測定結果からも、オシロス

コープ周波数帯域により画面に表示される結果が異

なってくるということになります。多くのシステム・

レベルの問題が、エッジ効果およびアベレーションに

直接起因しているということを考慮すると、シグナ

ル・インテグリティのトラブルシューティングを行う

場合、周波数帯域が測定する信号の 3～5 倍あるオシ

ロスコープが適切なツールといえます。

図7a. TDS7404B 型 4 GHz DPO によるパルス・エッジ（実際の立上り時間 85 ps）の測定結果

図7b. TDS6604B 型 6GHz DSO によるパルス・エッジ（実際の立上り時間 85 ps）の測定結果



ロジック・アナライザとオシロスコープとの連携によるシグナル・インテグリティ問題の発見

ロジック・アナライザおよび DSO は、シグナル・インテ

グリティのトラブルシューティング用計測器の中で強力

なツールとなっています。さらに最近の統合機能の強化

により、これら 2 つの機器のパワーが一段と威力を増し

ています。

新しい統合ビューイング・ツールにより、対象デバイス

のアナログ周波数帯域への要求を満たす DSO と、十分な

チャンネル数、メモリ長、およびサンプル・レートを備

えたロジック・アナライザを接続することが可能となり、

アナログとデジタル両方の測定要求に対応することがで

きます。2 つの計測器を接続すれば、シームレスに連携

して動作できます。ロジック・アナライザの画面には、

デジタル情報に加えて、オシロスコープのアナログ波形

も表示できます。

デジタル波形とアナログ波形は時間相関がとれているた

め、デジタル波形を元のアナログ波形で調べることがで

きます。たとえば、図 8 で示すように、時間相関がとれ

たデジタル波形とアナログ波形の測定によって、同じ信

号を 4 つの異なる方法で表示できます。上の 2 つの波形

は、4 ビットと 8 ビットのバス波形で、グリッチが赤い

マークで示されています。その下の 2 つの波形は、上の

2 つのバス波形の一部の個々の信号ラインを示していま

す。これらの 2 つの信号の赤いマークは、グリッチの位

置を示しています。次の 2 つの波形は、高分解能タイミ

ング波形で、グリッチが他方の信号のリーディング・エ

ッジに関連していることを示しています。最後の 2 つの

波形は、同じ 2 つの信号ラインの、オシロスコープのア

ナログ波形です。これらすべての波形は、時間相関がと

れており、同じ画面に表示されます。時間相関がとれ

たデジタル波形とアナログ波形の表示を解析すること

によって、2 つの信号ラインがクロストークを持つこと

が簡単にわかります。

統合ビューは重要な機能ですが、忘れてはいけないのは、

ロジック・アナライザ画面上のアナログ波形の確度は、

使用しているオシロスコープの周波数帯域とステップ応

答の性能により決まるという点です。したがってオシロ

スコープの選択にあたっては、必要とされるデジタル測

定のレベルに対応できるデジタル・オシロスコープを選

ぶことが重要になります。

図8. 時間相関でデジタル信号とアナログ信号を表示した統合ビュー画面



複雑な測定を簡単に行えるジッタ解析ツール

シグナル・インテグリティ解析とは、必ずしもシステム

中の遅いエッジや低信号振幅を見つけることだけではあ

りません。前述のように、ジッタもシステムの安定性に

大きな影響を与える要素です。ジッタは通常クロック回

路から発生しますが、電源ノイズやクロストーク、PLL

（Phase Lock Loop）回路からも発生します。ジッタは

データやアドレス、イネーブル・ラインだけでなく、実

際には、システムすべての信号に影響を及ぼします。

ジッタ測定は、最近の高速デジタル回路設計においてま

すます大きな問題となっています。今日、ジッタ測定に

は、サイクル・トゥ・サイクルの測定（多数回のアクイ

ジションの累積による測定ではなく）、タイミング・トレ

ンド解析、ヒストグラムによる統計解析、スペクトラ

ム拡散クロックの測定、シリアル・データ・ストリーム

の解析などが求められています。速い立上り時間でタ

イミングに十分な余裕のない高速信号では、1 ps（RMS）

オーダのジッタ測定確度が要求されます。

このようなレベルの性能を実現するには、当然のことな

がら高速で安定したオシロスコープが必要となります。

同様に重要なのは、ジッタ測定をサポートするソフト

ウェア・ツールを備えているかということです。ジッタ

にはさまざまな種類があり、ジッタ測定では統計計算

が重要となるため、専用のジッタ解析ソフトウェア・

パッケージは、シグナル・インテグリティ解析を効率的

に行うための優れたソリューションとなります。広帯域

デジタル・オシロスコープには最新のジッタ・パッケー

ジが組込まれており、単発のアクイジション・データ内

の、すべてのサイクルごとのタイミング測定を行うこと

ができます。また、これらのタイミング解析パッケージ

では、複数回アクイジションでの統計解析データを積算

することができます。図 9 に、代表的なジッタ測定画面

を示します。メニュー・バーやソフト・ボタンで設定す

ると、統計処理により求められた結果が表形式でウィン

ドウの下の部分にわかりやすく表示されます。

タイミング測定／解析ソフトウェアがオシロスコープに

組込まれているのはもちろんのことですが、信号に与え

るジッタを最小限に抑えたオシロスコープを使用する

必要があります。ほとんどのデータ伝送規格に対応す

るには、トリガ・ジッタは 7 ps（RMS）オーダである

ことが必要です。その他の重要な特性としては、1.5

ps（RMS）オーダのデルタ時間確度があり、当然なが

らオーバ・サンプリングによる高周波数帯域も必要とな

ります。6 GHz の周波数帯域と複数チャンネルにおける

20 GS/s のシングル・ショット・サンプル・レートを持

つオシロスコープは、高速デジタル・バスおよびデバイ

ス上の高速ジッタを測定するために必要な性能の主要な

ものをすべて備えています。

図9. ジッタ測定アプリケーションの表示画面



シグナル・インテグリティのトラブルシューティング

ここまで、デジタル・システムにおけるシグナル・イン

テグリティに関連する問題の原因および影響について説

明してきました。その中で、シグナル・インテグリティ

問題を解決するために、いかにして被測定信号をより忠

実に計測器上から読み取るかも見てきました。

ここでは、3 つの設計状況を例にとって、設計環境にお

ける実際に発生しがちな、かつ把握しにくいシグナル・

インテグリティ問題を解決するための必要なツールと技

術を説明します。

アプリケーション例

例 I

ちょうど製造段階に入ったデジタル・システム基板に、

品質上の問題が発生しました。その基板は、次期主力製

品となる重要な新製品の心臓部にあたる、高性能コント

ローラです。この新製品は市場での前評判がよいので、

スケジュール通りに発表しなければなりません。

初期の量産試作品は、間欠的に発生するエラーに悩まさ

れています。エラーは基板のシステム・バスで発生して

いるようですが、それが原因であるとは考えられません。

システム・バスは双方向で、複数のデバイスがバス上で

データのやり取りを行っています。ボードはシステム全

体の動作を制御する中枢部品であり、問題が解決される

まで、これ以上生産を続けることができません。

システムは、「中程度の」速度では動作します。しかし、

大部分のロジック回路は、高速の立上りエッジと立下り

エッジを備えていますので、信号安定性に関連した問題

も考慮に入れる必要があります。その他の可能性として、

ロジック・エラーからレイアウトの問題までさまざまな

原因が考えられます。

設計チームは、デバッグ機能を内蔵しておけば、貴重な

トラブルシューティングの時間を節約することができる

ことがわかっていたので、基板にロジック・アナライザ

用のテスト・ポイントを設けるよう主張しました。しか

し、この提案は論争を呼び起こしました。高密度でコン

パクトな基板設計には、従来型のコネクタを入れるため

のスペースがなかったからです。しかし、設計チームは

トラブルシューティングに当社 TLA7AA3 型ロジック・

アナライザ・モジュールを使用していたので、わずかに

残ったスペース内にテスト・ポイント用のランド・パ

ターンを収めることができました。

セットアップ

TLA7012 型ロジック・アナライザ本体

TLA7AA3 型 102 チャンネル・ロジック・アナライ

ザ・アクイジション・モジュール

P6860 型ロジック・アナライザ・プローブ

TDS6604B 型デジタル・ストレージ・オシロスコー

プ（DSO）

iView インタフェース

トラブルシューティングのセットアップでは、TLA7AA3

型ロジック・アナライザ・モジュールの機能を利用し、

いったんアナログ信号をロジック・アナライザのプロー

ブを通してオシロスコープに取り込んでから、ロジッ

ク・アナライザ画面上に表示します。

ロジック・アナライザは、READ 命令で間違ったデータ値

が発生したときにトリガするように設定されています。

原因の発見

ロジック・アナライザの画面には、選択したバス信号の

タイミング波形が表示され、エラーの原因である信号の

問題点が明らかになります。ロジック・アナライザの高

分解能（8 GHz、125 ps）タイミング波形により、読み

込まれたデータ（031:DATA トレース）にはタイミング

問題がないことがわかります。しかし、アドレスが不安

定で、時々アドレスの位置がスキップしています。これ

は、最下位ビット（Address 0）に問題があることを示

唆するものです。そこで設計エンジニアは、アドレス・

バスの AD0 ラインのアナログ・ビューを選択しました。

画面下側に表示された時間的相関をとったアナログ波

形表示により、真のシグナル・インテグリティ問題が

明らかになります。TDS6604B 型オシロスコープはロ

ジック・アナライザの P6860 型HD シングルエンド・プ

ローブを通して信号を取り込み、次に iView インタ

フェースを使用してロジック・アナライザ上にその信号

を表示させます。



このケースでは、クロッキングされた瞬間、AD0

（Address 0）信号のロジック・レベルが無効になってい

ました。「ハイ」でも「ロー」でもありません。そこでエ

ンジニアはバス競合問題に注目し、バス・ラインを追っ

た結果、設計ミスによりアドレス線上の 2 つのデバイス

が同時に有効になっているのを見つけました。

この解析例は、アナログで信号を調べることにより、デ

ジタル・タイミング問題の原因を簡単に突き止めること

ができることを示しています。また、これはテスト・ポ

イント設置の必要性を示す教訓にもなります。アナログ

波形として信号を取り出せるロジック・アナライザ・プ

ローブとその接続ポイントがなければ、信号のひずみを

詳しく調べるのは困難だったと考えられます。

例 II

次世代サーバ用の新しいマザーボードに、原因不明の問

題が間欠的に発生しています。1 番目と 2 番目のプロト

タイプ基板は、低クロック・レートでは確実に動作しま

すが、定格のクロック・レートまで上げたときに、ラン

ダム・エラーが発生しているようです。

基板レイアウトに関連した問題が疑われますが、従来の

ツールによる検証は困難でした。プロジェクト・スケ

ジュールではプロトタイプ基板は 2 枚しか予定してい

ませんが、間欠的に発生する問題を究明することができ

ない場合には、3 枚目のプロトタイプ基板が必要になる

かもしれません。これによって、余分な時間とコストが

必要となり、新製品の成功もおぼつかなくなります。

たいていの複雑なデジタル回路基板がそうであるよう

に、この基板もロジック・アナライザ用のテスト・ポ

イントを備えていました。これらのポイントは、TLA7000

シリーズ・ロジック・アナライザのプローブと互換性のあ

る Mictor コネクタと接続することができます。

セットアップ

TLA7012 型ロジック・アナライザ本体

TLA7AA4 型 136 チャンネル・ロジック・アナライ

ザ・アクイジション・モジュール


P6860 型コンプレッション－Mictor アダプタ

iView インタフェース

TDS7104B 型デジタル・フォスファ・オシロスコープ

原因の発見

間欠的に発生する問題は、多くの場合「本来そこにある

べきでない」信号（グリッチと呼ばれる）によって引き

起こされます。グリッチが原因ではないかと疑って、エン

ジニアは、TLA7AA4 型ロジック・アナライザ・モジュー

ルが持つ多くのトリガ機能の中からグリッチ・トリガを

選択しました。

TLA7AA4 型ロジック・アナライザ・モジュールが、プリ・

フェッチ・サイクル中の IFETCH 信号ライン上にグリッチを

検出しました。ロジック・アナライザにトリガがかかり、グ

リッチが発生した点が赤く表示されます。Mag_IFETCHト

レースに狭いパルスがはっきりと表示されています。

図10. アナログ表示により、システムでデジタルの問題を発生させている無効ロジック・レベル（ソフト

ウェア・カーソル 1 および 2）が明らかになっています。



MagniVu® 高分解能タイミング・アクイジションの

125 ps 分解能により、パルス発生時点と持続時間を正

確に把握することが可能になります。

また、グリッチ・トリガにより、iView インタフェース

を介してロジック・アナライザと統合されている

TDS7104B 型デジタル・フォスファ・オシロスコープ

においてもアクイジションが発生します。このオシロスコ

ープは、ロジック・アナライザの iConnect™ プロービ

ングを使用して、同じ信号を測定します。

得られたアナログ波形データは、ロジック・アナライザ

画面の中央部に表示され、グリッチの真の特性がわかり

ます。このグリッチは、アナログ・アベレーションであ

り、ロジックのしきい値をわずかの時間だけ上回り、グ

リッチ問題が発生するのに十分な持続時間を持つ有効な

ハイ・ロジック・レベルを生成します。

アナログ的な信号の問題点が理解できたことで、エン

ジニアは、この信号ライン付近の基板レイアウトには、

エッジ速度が上がると反射が増加する傾向があると判断

しました。そこで、レイアウトにわずかな変更を加えて

問題を解決することができました。

図11. iView 画面に、終端反射により IFETCH ラインの瞬時的なしきい値交差

（上から 3 番目）に起因する先頭の波形トレースのグリッチ（上から 2 番目）

が表示されています。

複数波形のオーバレイにより、確実な目視比較が可能。

TDS により最高20 GS/s のサンプル・レートで取り込まれ、TLA ディスプレイに転送されて表示されたグリッチの原因部分のアナログ表示。

500 ps MagniVu® トレースにより詳細表示されたグリッチ。

デジタル波形とアナログ波形のオーバレイ

アナログ波形

デジタル波形

グリッチが検出され、その部分が赤く塗りつぶされています。



例 III

新しい高速ワークステーションのプロトタイプは、メモ

リ・システム用のクロック信号源として、「ゼロ遅延」構

成の PLL（Phase Lock Loop）オシレータを内蔵して

います。PLL は外部クロック信号を基準入力として、そ

の信号にロックされた出力をメモリ・クロック・ライン

に乗せ、メモリ素子へ送ります。その際に、PLL はク

ロック分配パスに沿う既知の遅延をすべて補正します。

しかし、メモリに間違ったデータが書き込まれることも

あるようです。これはクロックのタイミング・エラーに

より、すべてのデータ・ラインが「レディ」になる前の、

間違ったタイミングでメモリにデータが書き込まれるた

めと考えられます。タイミング・エラーの内容とは、そ

してその原因は何でしょうか。これらの問いに答えるこ

とができれば、システム全体にわたるこの問題に対する

解決策がわかるはずです。

セットアップ

TLA5204 型ロジック・アナライザ


TDS6604B 型デジタル・ストレージ・オシロス

コープ（DSO）

P7260 型高帯域プローブ（TDS6604B 型用）

TDSJIT3 ジッタおよびタイミング解析ソフトウェア

原因の発見

TLA5204 型ロジック・アナライザでデジタル・エラー

を観測した後、エンジニアはPLLオシレータからのクロ

ック信号の安定性に疑いを持ちます。間欠的なエラーで

すが、完全にランダムとはいえないからです。

検討の結果、最も効率的な解析方法は、リアルタイムの

ジッタ測定であることが判明しました。エンジニアは、

P7260 型アクティブ・プローブをクロック信号に接続

して、20 GS/s のサンプル・レートで何回か測定を行い、

搭載された TDSJIT3 アプリケーション・ソフトウェア

によりそのデータを解析しました。TDSJIT3 のサイクル

間ピリオド測定とサイクル・トレンド機能を使用し、サ

イクル間ベースでデータを比較します。ほとんどの場合、

PLL の出力周波数変動は許容範囲内にとどまっています

が、ときどき急上昇して周波数ドリフトを補正するよう

な動作を示していることが判明しました。図 12 では、

エラーは 7.5 ns サイクル内で約 1 ns に達しています。

2 番目の TDSJIT3 は、PLL の異常動作の原因を正確

につかむのに役立ちます。TDSJIT3 の FFT ツールを使

用して、予想外のエネルギ・ピークが 120 kHz にある

ことが判明したのです。システムの回路図を調べたとこ

ろ、これはシステムのスイッチング電源の周波数でした。

PLL の電源接続ラインから有害な周波数をフィルタによ

り除去することで、問題を簡単に解決できます。

図12. この TDSJIT3 測定画面には、積算されたジッタ測定値（20 GS/s で取

込み）が表示されています。この画面から PLL 信号には 7.5 ns サイク

ル内で約 1 ns のエラーがあることがわかりました。



まとめ

デジタル・システムの開発プロセスでは、シグナル・イ

ンテグリティ測定は重要なステップになっています。今

日の高速システムでは、コントローラ・データ・バスに

おけるわずかなタイミング・エラーがシステム全体に影

響を及ぼしたり、シリアル I/O バスの障害として現れた

りします。しかし設計エンジニアには、システム内のど

のような問題も解明、解決する責任があります。

問題の解決のためには、高速信号のアベレーションを的

確に捉えるための広い周波数帯域と、時間を節約できる、

強力な測定ツール・セットが必要となります。これらの

ツールには、デジタル・オシロスコープ、ロジック・ア

ナライザ、高性能プローブ、解析ソフトウェアなどが含

まれます。

HD コンプレッション・プローブ、アプリケーションに特

化したジッタ・ソフトウェア、およびロジック・アナラ

イザ／オシロスコープ統合波形表示などの革新的な測定

ソリューションが登場し、設計エンジニアがシグナル・

インテグリティに関連した問題を究明するのに役立って

います。設計エンジニアは、これらの強力なツールの使

用により、障害の特定と原因の追求を迅速に行うことが

できるのです。

シグナル・インテグリティの問題を捉えられないことが、

新製品の開発スケジュールの遅れおよび信頼性問題の原

因とされてきました。しかし現在では、最も困難なシグ

ナル・インテグリティ問題でさえ解決できる強力なツー

ルが出現しつつあります。


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カナダ 1 (800) 661-5625

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中央ヨーロッパおよびギリシャ +41 52 675 3777

デンマーク +45 80 88 1401

フィンランド +41 52 675 3777

フランスおよび北アフリカ +33 (0) 1 69 86 81 81

ドイツ +49 (221) 94 77 400

香港 (852) 2585-6688

インド (91) 80-22275577

イタリア +39 (02) 25086 1

日本 81 (3) 6714-3010

ルクセンブルグ +44 (0) 1344 392400

メキシコ、中米およびカリブ海諸国 52 (55) 56666-333

中東アジア／北アフリカ +41 52 675 3777

オランダ 090 02 021797

ノルウェー 800 16098

中華人民共和国 86 (10) 6235 1230

ポーランド +41 52 675 3777

ポルトガル 80 08 12370

大韓民国 82 (2) 528-5299

ロシアおよびCIS諸国 +7 (495) 7484900

南アフリカ +27 11 254 8360

スペイン (+34) 901 988 054

スウェーデン 020 08 80371

スイス +41 52 675 3777

台湾 886 (2) 2722-9622

イギリスおよびアイルランド +44 (0) 1344 392400

アメリカ 1 (800) 426-2200

その他の地域からのお問い合わせ 1 (503) 627-7111

Updated 28 February 2006

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デジタル回路設計のための - tektronix · 2017. 8. 7. ·...

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