デュアルコンバータ adc データシート ad9695 - analog …...デュアル 14...

14 ビット、1300 MSPS/625 MSPS の

JESD204B 対応

デュアル A/D コンバータ

データシート AD9695

Rev. A

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特長 JESD204B（サブクラス 1）コーディング・シリアル・

デジタル出力

最大 16 Gbps のレーン・レート

全消費電力: 1.6 W（1300 MSPS 時）

ADC チャンネルあたり 800 mW

S/N 比 = 65.6 dBFS（172 MHz、入力範囲: 1.59 Vp-p）

SFDR = 78 dBFS（172.3 MHz、入力範囲: 1.59 Vp-p）

ノイズ密度

–153.9 dBFS/Hz（入力範囲: 1.59 Vp-p）

–155.6 dBFS/Hz（入力範囲: 2.04 Vp-p）

動作電源電圧: 0.95 V、1.8 V、2.5 V

ノー・ミス・コード

内部 ADC 電圧リファレンス

柔軟な入力範囲

1.36 Vp-p ～ 2.04 Vp-p（代表値 1.59 Vp-p）

アナログ入力フルパワー帯域幅: 2 GHz

チャンネル・アイソレーション／クロストーク: > 95 dB

振幅検出ビットによる効率的な AGC 実装

ADC チャンネルあたり 2 個のデジタル・ダウンコンバータ

内蔵

48 ビット NCO

プログラマブルなデシメーション・レート

差動クロック入力

SPI 制御

2 分周および 4 分周のインテジャー・クロック

柔軟な JESD204B レーン構成

オンチップのディザリングにより小信号の直線性を改善

アプリケーション通信

ダイバーシティ・マルチバンドおよびマルチ・モード・

デジタル・レシーバー

3G／4G、TD-SCDMA、WCDMA、GSM、LTE

汎用ソフトウェア無線

超広帯域衛星レシーバー

計測器

オシロスコープ

スペクトラム・アナライザ

ネットワーク・アナライザ

統合 RF テスト・ソリューション

レーダー

電子支援手段、電子対抗手段、対電子妨害対抗手段

高速データ・アクイジション・システム

DOCSIS 3.0 CMTS アップストリーム・レシーブ・パス

HFC（光同軸ハイブリッド）デジタル・リバース・パス・

レシーバー

広帯域デジタル・プリディストーション

機能ブロック図

図 1.

ADCCORE

FASTDETECT

SIGNALMONITOR

DIGITAL DOWN-CONVERTER

CR

OS

SB

AR

MU

X

CR

OS

SB

AR

MU

X

PR

OG

RA

MM

AB

LE

FIR

FIL

TE

R

DIGITAL DOWN-CONVERTER

14

14

BUFFER

VIN+A

VIN–A

VIN+B

CLK+

CLK–

VREF

PDWN/STBY

SYSREF±

AGND DRGND DGND

AVDD1(0.95V)

DVDD(0.95V)

DRVDD1(0.95V)

DRVDD2(1.8V)

SPIVDD(1.8V)

AVDD2(1.8V)

AVDD3(2.5V)

AVDD1_SR(0.95V)

SPI ANDCONTROL

REGISTERS

SDIO SCLK CSB

VIN–B

BUFFER

ADCCORE

÷2

÷4

SERDOUT0±SERDOUT1±SERDOUT2±SERDOUT3±

JESD204BLINKANDTx

OUTPUTS

4

JESD204BSUBCLASS 1

CONTROL

CLOCKDISTRIBUTION

SYNCINB±

FD_A/GPIO_A0

FD_B/GPIO_B0

GPIO MUX

AD9695

15

66

0-0

01

日本語参考資料

最新版英語データシートはこちら

http://www.analog.com/media/en/technical-documentation/data-sheets/AD9695.pdf


Rev. A － 2/135 －

目次

特長 ...................................................................................................... 1

アプリケーション .............................................................................. 1

機能ブロック図 .................................................................................. 1

改訂履歴 .............................................................................................. 3

概要 ...................................................................................................... 4

製品のハイライト .............................................................................. 4

仕様 ...................................................................................................... 5

DC 仕様 ........................................................................................... 5

AC 仕様 - 1300 MSPS ..................................................................... 6

AC 仕様 - 625 MSPS ....................................................................... 8

デジタル仕様 .................................................................................. 9

スイッチング仕様 ........................................................................ 10

タイミング仕様 ............................................................................ 11

絶対最大定格 .................................................................................... 13

熱特性 ............................................................................................ 13

ESD に関する注意 ....................................................................... 13

ピン配置およびピン機能説明 ........................................................ 14

代表的な性能特性 ............................................................................ 16

1300 MSPS .................................................................................... 16

625 MSPS ...................................................................................... 21

等価回路 ............................................................................................ 25

動作原理 ............................................................................................ 27

ADC のアーキテクチャ ............................................................... 27

アナログ入力に関する考慮事項 ................................................ 27

電圧リファレンス ........................................................................ 30

DC オフセットのキャリブレーション ...................................... 30

クロック入力に関する考慮事項 ................................................ 30

パワーダウン／スタンバイ・モード ........................................ 33

温度ダイオード ............................................................................ 33

ADC オーバーレンジと高速検出 ................................................... 34

ADC オーバーレンジ ................................................................... 34

高速閾値検出（FD_A および FD_B） ....................................... 34

ADC のアプリケーション・モードと JESD204B Tx コンバー

タ・マッピング ................................................................................ 35

プログラマブル FIR（有限インパルス応答）フィルタ .............. 37

対応しているモード .................................................................... 37

プログラミング方法 .................................................................... 39

デジタル・ダウンコンバータ（DDC） ........................................ 42

DDC 入力の I/Q 選択 ................................................................... 42

DDC 出力の I/Q 選択 ................................................................... 42

DDC の概要 .................................................................................. 42

DDC の周波数変換 ...................................................................... 45

DDC デシメーション・フィルタ ............................................... 53

DDC ゲイン段 .............................................................................. 60

DDC の複素数から実数への変換 ............................................... 61

DDC ミックスド・デシメーション設定 ................................... 62

DDC 構成例 .................................................................................. 64

信号モニタ ........................................................................................ 67

SPORT Over JESD204B ................................................................ 68

デジタル出力 .................................................................................... 70

JESD204B インターフェースの概要 ......................................... 70

JESD204B の概要 ......................................................................... 70

機能の概要 .................................................................................... 71

JESD204B リンクの確立 ............................................................. 71

物理層（ドライバ）出力 ............................................................ 73

AD9695 のデジタル・インターフェースのセットアップ ..... 74

確定的遅延 ........................................................................................ 80

サブクラス 0 動作 ........................................................................ 80

サブクラス 1 動作 ........................................................................ 80

マルチチップ同期 ............................................................................ 82

ノーマル・モード ........................................................................ 82

タイムスタンプ・モード ............................................................ 82

SYSREF± 入力 .............................................................................. 84

SYSREF± セットアップ／ホールド・ウィンドウのモニタ ... 86

遅延.................................................................................................... 88

エンド to エンドの合計遅延 ....................................................... 88

遅延計算例 .................................................................................... 88

LMFC 基準遅延 ............................................................................ 88

テスト・モード ................................................................................ 90

ADC テスト・モード .................................................................. 90

JESD204B ブロック・テスト・モード...................................... 91

シリアル・ポート・インターフェース（SPI） ........................... 93

SPI を使用する構成設定 ............................................................. 93

ハードウェア・インターフェース ............................................ 93

SPI からアクセスできる機能 ..................................................... 93

メモリ・マップ ................................................................................ 94

メモリ・マップ・レジスタ・テーブルの読出し ..................... 94

メモリ・マップ・レジスタ ........................................................ 95

アプリケーション情報 .................................................................. 133

電源の推奨事項 .......................................................................... 133


Rev. A － 3/135 －

レイアウトのガイドライン ...................................................... 134

AVDD1_SR（ピン 57）と AGND_SR（ピン 56 とピン 60）134

外形寸法 .......................................................................................... 135

オーダー・ガイド ...................................................................... 135

改訂履歴

10/2017—Rev. 0 to Rev. A

Changes to Table 5 ............................................................................. 10

Change to Theory of Operation Section ............................................. 27

Changes to Table 47 ......................................................................... 130

Updated Outline Dimensions ............................................................ 135

9/2017—Revision 0: Initial Version


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概要 AD9695 は、14 ビット、1300 MSPS/625 MSPS のデュアル A/D コン

バータ（ADC）です。低消費電力、小型、使いやすさを考慮し

て設計された、オンチップ・バッファとサンプル&ホールド回

路を備えたデバイスです。最大で 2 GHz の広帯域アナログ信号を

ダイレクト・サンプリングする通信アプリケーションに対応でき

るように設計されています。この ADC 入力の –3 dB 帯域幅は

2 GHz です。AD9695 は、広い入力帯域幅、高サンプリング・レ

ート、優れた直線性、低消費電力を小型パッケージで実現できる

ように最適化されています。

デュアル ADC コアは、マルチステージの差動パイプラン・アー

キテクチャを採用し、出力誤差補正ロジックを内蔵しています。

各 ADC の入力帯域幅は広く、サポートされている多様な入力範

囲から選択できます。また、電圧リファレンスを内蔵している

ので設計が容易になります。アナログ入力とクロック信号は差

動入力です。ADC のデータ出力は、内部でクロスバー・マルチ

プレクサを通して 4 つのデジタル・ダウンコンバータ（DDC）

に接続されています。各 DDC は、48 ビット周波数変換器（数

値制御発振器（NCO））とデシメーション・フィルタの、複数

の信号処理段で構成されています。NCO では、汎用入出力

（GPIO）ピンを使用して最大 16 のプリセット帯域を選択するか、

コヒーレントな高速周波数ホッピング・メカニズムを使用して帯

域を選択します。DDC モード間の AD9695 の動作は、SPI でプロ

グラム可能なプロファイルを介して選択できます。

AD9695 は、DDC ブロックの他に、通信用レシーバー内に自動ゲ

イン制御（AGC）機能を簡素化する複数の機能を備えています。

プログラマブル閾値検出器により、ADC のレジスタ 0x0245 の高

速検出コントロール・ビットを使って入力信号の電力をモニタ

することができます。入力信号レベルがプログラマブル閾値を

超えると、高速検出インジケータがハイ・レベルになります。

この閾値インジケータは遅延が小さいため、短時間でシステ

ム・ゲインを下げて ADC 入力でのオーバーレンジ状態を回避す

ることができます。AD9695 は、高速検出出力に加え、信号モ

ニタリング機能も備えています。信号モニタ・ブロックは、

ADC でデジタル化される信号に関する追加情報を提供します。

サブクラス 1 JESD204B に基づく高速シリアル出力は、DDC の

構成と受信ロジック・デバイスの許容レーン・レートに応じて、

1 レーン、2 レーン、4 レーンのいずれかのレーン構成にするこ

とができます。マルチデバイス同期は、SYSREF± 入力ピンと

SYNCINB± 入力ピンを通してサポートされています。

AD9695 には、必要に応じて大幅な省電力を可能にする柔軟な

パワーダウン・オプションがあります。これらの機能はすべて

3 線式シリアル・ポート・インターフェース（ SPI）や

PDWN/STBY ピンを使ってプログラムできます。

AD9695 は鉛フリーの 64 ピン LFCSP パッケージで提供され、

−40 ºC ～ +105 ºC のジャンクション温度範囲で仕様規定されてい

ます。本製品は 1 つまたは複数の米国特許または国際特許で保

護されています。

このデータシートでは、FD_A/GPIO_A0 などの多機能ピンにつ

いてはピン名全体を表記しますが、特定の機能のみが該当する

ところでは、FD_A のように 1 つのピン名のみを表記しています。

製品のハイライト 1. チャンネルあたりの消費電力が少ない。

2. 最大 16 Gbps の JEAD204 B 対応レーン・レート。

3. フルパワー帯域幅が広く、最大 2 GHz までの信号の中間周

波数（IF）サンプリングに対応。

4. バッファ入力により、フィルタの設計と実装が容易。

5. 内蔵の 4 個の広帯域デシメーション・フィルタと NCO ブロ

ックにより、マルチバンド・レシーバーをサポート。

6. プログラマブルな高速オーバーレンジ検出。

7. システム温度管理用のオンチップ温度ダイオード。

http://www.analog.com/jp/AD9695


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仕様 DC 仕様特に指定のない限り、AVDD1 = 0.95 V、AVDD1_SR = 0.95 V、AVDD2 = 1.8 V、AVDD3 = 2.5 V、DVDD = 0.95 V、DRVDD1 = 0.95 V、

DRVDD2 = 1.8 V、SPIVDD = 1.8 V、クロック分周器 = 2、デフォルト入力フル・スケール、0.5 V 内部リファレンス、AIN = −1.0 dBFS、デフォルト SPI 設定、サンプリング・レート = 625 MSPS（AD9695-625 速度グレード）、サンプリング・レート = 1300 MSPS（AD9695-1300 速度グレード）、DCS オン（AD9695-1300 速度グレード）、DCS オフ（AD9695-625 速度グレード）。最大と最小の仕様は、 −40 °C ～ +105 °C の動作ジャンクション温度（TJ）の全範囲で確保されています。代表仕様は、TJ = 35 °C（TA = 25 °C、AD9695-625 速度グレード）および TJ = 40 °C

（TA = 25 °C、AD9695-1300 速度グレード）での性能を表します。

表 1.

Parameter

1300 MSPS 625 MSPS

Min Typ Max Min Typ Max Unit

RESOLUTION 14 14 Bits

ACCURACY

No Missing Codes Guaranteed Guaranteed

Offset Error1 5 5 Codes

Offset Matching −0.48 0 +0.48 −0.25 0 +0.25 % FSR

Gain Error −2.9 ±1 +2.9 −2.6 ±2.22 +2.6 % FSR

Gain Matching −2.64 ±0.18 +2.64 −2.5 ±0.18 +2.5 % FSR

Differential Nonlinearity (DNL) −0.7 0.8 −0.8 +0.8 LSB

Integral Nonlinearity (INL) −7 ±1 5 −5 ±2 +5 LSB

TEMPERATURE DRIFT

Offset Error ±9 ±6 ppm/°C

Gain Error 69 123 ppm/°C

INTERNAL VOLTAGE REFERENCE

Voltage 0.5 0.5 V

INPUT-REFERRED NOISE 3.8 2.7 LSB

rms

ANALOG INPUTS

Differential Input Voltage Range 1.36 1.59 2.04 1.36 1.7 2.04 V p-p

Common-Mode Voltage (VCM) 1.41 1.41 V

Differential Input Resistance 200 200 Ω

Differential Input Capacitance 1.75 1.75 pF

Analog Full-Power Bandwidth 2 2 GHz

POWER SUPPLY

AVDD1 0.93 0.95 0.98 0.93 0.95 0.98 V

AVDD2 1.71 1.8 1.89 1.71 1.8 1.89 V

AVDD3 2.44 2.5 2.56 2.44 2.5 2.56 V

AVDD1_SR 0.93 0.95 0.98 0.93 0.95 0.98 V

DVDD 0.93 0.95 0.98 0.93 0.95 0.98 V

DRVDD1 0.93 0.95 0.98 0.93 0.95 0.98 V

DRVDD2 1.71 1.8 1.89 1.71 1.8 1.89 V

SPIVDD2 1.71 1.8 1.89 1.71 1.8 1.89 V

IAVDD1 304 383 182 257 mA

IAVDD2 450 500 267 292 mA

IAVDD3 55 61 29 35 mA

IAVDD1_SR 15 27 9 15 mA

IDVDD 218 400 103 293 mA

IDRVDD13 146 229 103 176 mA

IDRVDD2 25 29 28 35 mA

ISPIVDD 2 5 2 5 mA

POWER CONSUMPTION

Total Power Dissipation (Including Output Drivers)4 1.39 1.6 2 0.86 0.98 1.35 W

Power-Down Dissipation 215 200 mW

Standby5 890 740 mW

1 DC オフセットのキャリブレーションはオンになっています（レジスタ 0x0701 のビット 7 = 1、レジスタ 0x073B のビット 7 = 0）。 2 SPIVDD のレールと DRVDD2 のレールの電圧レベルは同じでなければなりません。 3 すべてのレーンを使用。DRVDD の消費電力は、レーン・レートと使用レーン数によって異なります。 4 デフォルト・モード。DDC 未使用。 5 SPI により制御可能。


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AC 仕様 - 1300 MSPS

特に指定のない限り、AVDD1 = 0.95 V、AVDD1_SR = 0.95 V、AVDD2 = 1.8 V、AVDD3 = 2.5 V、DVDD = 0.95 V、DRVDD1 = 0.95 V、

DRVDD2 = 1.8 V、SPIVDD = 1.8 V、クロック分周器 = 2、デフォルト入力フル・スケール、0.5 V 内部リファレンス、AIN = −1.0 dBFS、デフォ

ルト SPI 設定、サンプリング・レート = 1300 MSPS、DCS オン、バッファ電流設定は表 11 に示すとおり。最大と最小の仕様は、

−40 °C ～ +105 °C の動作ジャンクション温度（TJ）の全範囲で確保されています。代表仕様は、TJ = 40 °C（TA = 25 °C、AD9695-1300 速度グ

レード）での性能を表します。

表 2.

Parameter1

Analog Input Full Scale = 1.36 V p-p



Unit Min Typ Max Min Typ Max Min Typ Max

ANALOG INPUT FULL SCALE 1.36 1.59 2.04 V p-p

NOISE DENSITY2 −152.6 −153.9 −155.6 dBFS/Hz

SIGNAL-TO-NOISE RATIO (SNR)

fIN = 10.3 MHz 64.4 65.7 67.5 dBFS

fIN = 172.3 MHz 64.4 64.5 65.6 67.5 dBFS

fIN = 340 MHz 64.3 65.6 67.3 dBFS

fIN = 750 MHz 64.0 65.2 66.6 dBFS

fIN = 1000 MHz 63.8 64.9 66.1 dBFS

fIN = 1400 MHz 63.2 64.2 65.2 dBFS

fIN = 1700 MHz 62.7 63.6 64.5 dBFS

fIN = 1980 MHz 62.3 63.0 63.9 dBFS

SIGNAL-TO-NOISE-AND-

DISTORTION RATIO (SINAD)

fIN = 10.3 MHz 64.3 65.4 66.1 dBFS

fIN = 172.3 MHz 64.3 64.3 65.4 66.2 dBFS

fIN = 340 MHz 64.2 65.3 65.7 dBFS

fIN = 750 MHz 63.9 65.0 65.5 dBFS

fIN = 1000 MHz 63.6 64.7 65.7 dBFS

fIN = 1400 MHz 63.1 63.8 62.9 dBFS

fIN = 1700 MHz 62.6 63.4 64.2 dBFS

fIN = 1980 MHz 62.1 62.8 61.8 dBFS

EFFECTIVE NUMBER OF BITS

(ENOB)

fIN = 10.3 MHz 10.3 10.5 10.6 Bits

fIN = 172.3 MHz 10.3 10.3 10.5 10.7 Bits

fIN = 340 MHz 10.3 10.5 10.6 Bits

fIN = 750 MHz 10.3 10.5 10.5 Bits

fIN = 1000 MHz 10.2 10.4 10.6 dBFS

fIN = 1400 MHz 10.1 10.3 10.1 dBFS

fIN = 1700 MHz 10.1 10.2 10.3 dBFS

fIN = 1980 MHz 10.0 10.1 9.9 dBFS

SPURIOUS FREE DYNAMIC RANGE

(SFDR)

fIN = 10.3 MHz 81 79 73 dBFS

fIN = 172.3MHz 81 74 78 72 dBFS

fIN = 340 MHz 80 77 71 dBFS

fIN = 750 MHz 83 80 72 dBFS

fIN = 1000 MHz 82 81 79 dBFS

fIN = 1400 MHz 80 76 67 dBFS

fIN = 1700 MHz 80 80 78 dBFS

fIN = 1980 MHz 81 79 68 dBFS


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Parameter1





WORST OTHER, EXCLUDING 2ND OR

3RD HARMONIC

fIN = 10.3 MHz −96 −94 −101 dBFS

fIN = 172.3 MHz −95 −96 −85 −95 dBFS

fIN = 340 MHz −98 −99 −98 dBFS

fIN = 750 MHz −95 −95 −92 dBFS

fIN = 1000 MHz −96 −93 −91 dBFS

fIN = 1400 MHz −90 −89 −86 dBFS

fIN = 1700 MHz −91 −90 −84 dBFS

fIN = 1980 MHz −90 −90 −77 dBFS

TWO-TONE INTERMODULATION DISTORTION (IMD), AIN1 AND AIN2

= −7.0 dBFS

fIN1 = 170.8 MHz, fIN2 = 173.8 MHz −84 −84 −83 dBFS


CROSSTALK3 >95 >95 >95 dB

Overrange Condition4 >95 >95 >95 dB

ANALOG INPUT BANDWIDTH, FULL

POWER5

2 2 2 GHz

1 このテストの実施条件と詳細については、アプリケーション・ノート AN-835 高速 A/D コンバータ（ADC）のテストと評価についてを参照してください。 2 ノイズ密度は、低アナログ入力周波数（10 MHz）で測定。 3 クロストークは、10 MHz、–1.0 dBPFS アナログ入力（1 チャンネル）、隣接チャンネルの入力なしの状態で測定。 4 オーバーレンジ条件は、フル・スケール入力範囲の 3 dB で規定されます。 5 フルパワー帯域幅は、所定の ADC 性能が得られる動作帯域幅です。


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AC 仕様 - 625 MSPS



ルト SPI 設定、サンプリング・レート = 625 MSPS、DCS オフ、表 11 に示すバッファ電流設定。最大と最小の仕様は、−40 °C ～ +105 °C の

動作ジャンクション温度（TJ）の全範囲で確保されています。代表仕様は、TJ = 35 °C（TA = 25 °C、AD9695-625 速度グレード）での性能を表

します。

表 3.

Parameter1





ANALOG INPUT FULL SCALE 1.36 1.7 2.04 V p-p

NOISE DENSITY2 −150.5 −152.3 −153.5 dBFS/Hz

SIGNAL-TO-NOISE RATIO (SNR)

fIN = 10.3 MHz 65.5 67.3 68.6 dBFS

fIN = 172.3 MHz 65.4 65.5 67.2 68.5 dBFS

fIN = 340 MHz 65.4 67.1 68.3 dBFS

fIN = 750 MHz 65.0 66.6 67.7 dBFS

fIN = 1000 MHz 64.8 66.3 67.3 dBFS

SIGNAL-TO-NOISE-AND-

DISTORTION RATIO (SINAD)

fIN = 10.3 MHz 65.5 66.9 67.2 dBFS

fIN = 172.3 MHz 65.4 66.3 67.0 68.0 dBFS

fIN = 340 MHz 65.2 67.0 67.9 dBFS

fIN = 750 MHz 64.9 65.4 67.0 dBFS

fIN = 1000 MHz 64.6 65.0 67.0 dBFS

EFFECTIVE NUMBER OF BITS

(ENOB)

fIN = 10.3 MHz 10.6 10.8 10.9 Bits

fIN = 172.3 MHz 10.6 10.6 10.8 11.0 Bits

fIN = 340 MHz 10.5 10.8 11.0 Bits

fIN = 750 MHz 10.5 10.6 10.8 Bits

fIN = 1000 MHz 10.4 10.5 10.8 Bits

SPURIOUS FREE DYNAMIC RANGE

(SFDR)

fIN = 10.3 MHz 88 79 74 dBFS

fIN = 172.3MHz 88 75 89 78 dBFS

fIN = 340 MHz 79 80 77 dBFS

fIN = 750 MHz 83 84 77 dBFS

fIN = 1000 MHz 85 83 82 dBFS

WORST OTHER, EXCLUDING 2ND OR

3RD HARMONIC

fIN = 10.3 MHz −100 −101 −99 dBFS

fIN = 172.3 MHz −101 −97 −90 −99 dBFS

fIN = 340 MHz −100 −102 −98 dBFS

fIN = 750 MHz −98 −98 −100 dBFS

fIN = 1000 MHz −100 −98 −100 dBFS

TWO-TONE INTERMODULATION

DISTORTION (IMD), AIN1 AND AIN2

= −7.0 dBFS



CROSSTALK3 >95 >95 >95 dB

Overrange Condition4 >95 >95 >95 dB


Rev. A － 9/135 －

Parameter1





ANALOG INPUT BANDWIDTH, FULL

POWER5

2 2 2 GHz

1 このテストの実施条件と詳細については、アプリケーション・ノート AN-835 高速 A/D コンバータ（ADC）のテストと評価についてを参照してくださ

い。 2 ノイズ密度は、低アナログ入力周波数（10 MHz）で測定。 3 クロストークは、10 MHz、–1.0 dBPFS アナログ入力（1 チャンネル）、隣接チャンネルの入力なしの状態で測定。 4 オーバーレンジ条件は、フル・スケール入力範囲の 3 dB で規定されます。 5 フルパワー帯域幅は、所定の ADC 性能が得られる動作帯域幅です。

デジタル仕様



ルト SPI 設定、サンプリング・レート = 625 MSPS（AD9695-625 速度グレード）、サンプリング・レート = 1300 MSPS（AD9695-1300 速度グレ

ード）、DCS オン（AD9695-1300 速度グレード）、DCS オフ（AD9695-625 速度グレード）。最大と最小の仕様は、−40 °C ～ +105 °C の動作

ジャンクション温度（TJ）の全範囲で確保されています。代表仕様は、TJ = 35 °C（TA = 25 °C、AD9695-625 速度グレード）および TJ = 40 °C


表 4.

Parameter Min Typ Max Unit

CLOCK INPUTS (CLK+, CLK−)

Logic Compliance LVDS/LVPECL

Differential Input Voltage 400 800 1600 mV p-p

Input Common-Mode Voltage 0.65 V

Input Resistance (Differential) 32 kΩ

Input Capacitance (Differential) 0.9 pF

SYSREF INPUTS (SYSREF+, SYSREF−)

Logic Compliance LVDS/LVPECL


Input Common-Mode Voltage 0.65 2 V


Input Capacitance (Differential) 1 pF

LOGIC INPUTS (SDIO, SCLK, CSB, PDWN/STBY, FD_A/GPIO_A0,

FD_B/GPIO_B0)

Logic Compliance CMOS

Logic 1 Voltage 0.75 × SPIVDD V

Logic 0 Voltage 0 0.35 × SPIVDD V

Input Resistance 30 kΩ

LOGIC OUTPUT (SDIO, FD_A, FD_B)

Logic Compliance CMOS

Logic 1 Voltage (IOH = 4 mA) SPIVDD − 0.45 V

Logic 0 Voltage (IOL = 4 mA) 0 0.45 V

SYNCIN INPUTS (SYNCINB−, SYNCINB+)

Logic Compliance LVDS/LVPECL/CMOS


Input Common-Mode Voltage 0.65 2 V


Input Capacitance (Single-Ended per Pin) 1 pF

DIGITAL OUTPUTS (SERDOUTx±, x = 0 TO 3)

Logic Compliance SST

Differential Output Voltage 360 520 770 mV p-p

Differential Termination Impedance 80 100 1200 Ω


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スイッチング仕様




ード）、DCS オン（AD9695-1300 速度グレード）、DCS オフ（AD9695-625 速度グレード）。最大と最小の仕様は、−40 °C ～ +105 °C の動作

ジャンクション温度（TJ）の全範囲で確保されています。代表仕様は、TJ = 35 °C（TA = 25 °C、AD9695-625 速度グレード）および TJ = 40 °C


表 5.

Parameter

1300 MSPS 625 MSPS

Min Typ Max Min Typ Max Unit

CLOCK

Clock Rate (at CLK+/CLK− Pins) 0.24 2.8 0.24 2.8 GHz

Maximum Sample Rate1 1400 640 MSPS

Minimum Sample Rate2 240 240 MSPS

Clock Pulse Width3

High 156.25 156.25 ps

Low 156.25 156.25 ps

OUTPUT PARAMETERS

Unit Interval (UI)4 62.5 76.9 62.5 160 ps

Rise Time (tR) (20% to 80% into 100 Ω Load) 28 28 ps

Fall Time (tF) (20% to 80% into 100 Ω Load) 28 28 ps

Phase-Locked Loop (PLL) Lock Time 5 5 ms

Data Rate per Channel (NRZ)5 1.6875 13 16 1.6875 6.25 16 Gbps

LATENCY6

Pipeline Latency 56 56 Clock cycles

Fast Detect Latency 26 26 Clock cycles

Wake-Up Time7

Standby 400 400 us

Power-Down 15 15 ms

APERTURE

Aperture Delay (tA) 192 159.5 ps

Aperture Uncertainty (Jitter, tJ) 43 49.2 fs rms

Out of Range Recovery Time 1 1 Clock cycles

1 最大サンプリング・レートは分周後のクロック・レートです。 2 最小サンプリング・レートは 240 MSPS となります。クロック検出回路の閾値を下げるには、SPI レジスタ 0x011A を参照してください。 3 クロック・デューティ・スタビライザ（DCS）オン。DCS をイネーブルするには、SPI レジスタ 0x011C と 0x011E を参照してください。 4 ボー・レート = 1/UI。この範囲のサブセットに対応できます。 5 デフォルト L = 4。この値は、サンプリング・レートとデシメーション・レシオに基づいて変更できます。 6 DDC 未使用。L = 4、M = 2、F = 1。 7 ウェイクアップ時間の定義は、パワーダウン・モードから通常動作に復帰するまでに必要な時間です。


Rev. A － 11/135 －

タイミング仕様

表 6.

Parameter Test Conditions/Comments Min Typ Max Unit

CLK+ to SYSREF+ TIMING

REQUIREMENTS

See Figure 3

tSU_SR Device clock to SYSREF+ setup time −70 ps

tH_SR Device clock to SYSREF+ hold time 120 ps

SPI TIMING REQUIREMENTS See Figure 4

tDS Setup time between the data and the rising edge of SCLK 4 ns

tDH Hold time between the data and the rising edge of SCLK 2 ns

tCLK Period of the SCLK 40 ns

tS Setup time between CSB and SCLK 2 ns

tH Hold time between CSB and SCLK 2 ns

tHIGH Minimum period that SCLK must be in a logic high state 10 ns

tLOW Minimum period that SCLK must be in a logic low state 10 ns

tACCESS Maximum time delay between falling edge of SCLK and output data valid

for a read operation

6 10 ns

tDIS_SDIO Time required for the SDIO pin to switch from an output to an input relative

to the CSB rising edge (not shown in Figure 4)

10 ns

タイミング図

図 2. データ出力のタイミング図

図 3. SYSREF± のセットアップおよびホールドのタイミング図

A B C D E F G H I JCONVERTER0SAMPLE N – 56 MSB

SERDOUT0–

SERDOUT0+

CLK–

CLK+

CLK–

CLK+

A B C D E F G H I JCONVERTER0SAMPLE N – 56 LSB

SERDOUT1–

SERDOUT1+

A B C D E F G H I JCONVERTER0SAMPLE N – 55 MSB

SERDOUT2–

SERDOUT2+

A B C D E F G H I JCONVERTER0SAMPLE N – 55 LSB

SERDOUT3–

SERDOUT3+

APERTURE DELAY

N – 55

N – 54N – 53

N – 1

N + 1

SAMPLE NN – 56

ANALOGINPUT

SIGNAL

SAMPLE N – 56 AND N – 55ENCODED INTO ONE8-BIT/10-BIT SYMBOL 1

56

60

-00

2

CLK–

CLK+

SYSREF–

SYSREF+

tH_SRtSU_SR

15

66

0-0

03


Rev. A － 12/135 －

図 4. SPI タイミング仕様

SCLK

SDIO

CSB

DON’T CARE DON’T CARE

tS

tDS tHtCLK tACCESS

tDHtLOW

tHIGH

DON’T CARE R/W A14 A13 A12 A11 A10 A9 A8 A7 D5 D4 D3 D2 D0D1 DON’T CARE

15

66

0-0

04


Rev. A － 13/135 －

絶対最大定格表 7.

Parameter Rating

Electrical

AVDD1 to AGND 1.05 V

AVDD1_SR to AGND 1.05 V



DVDD to DGND 1.05 V

DRVDD1 to DRGND 1.05 V

DRVDD2 to DRGND 2.00 V

SPIVDD to DGND 2.00 V

AGND to DRGND −0.3 V to +0.3 V

AGND to DGND −0.3 V to +0.3 V

DGND to DRGND −0.3 V to +0.3 V

VIN±x to AGND AGND − 0.3 V to AVDD3 + 0.3 V

CLK± to AGND AGND − 0.3 V to AVDD1 + 0.3 V

SCLK, SDIO, CSB to DGND DGND − 0.3 V to SPIVDD + 0.3 V

PDWN/STBY to DGND DGND − 0.3 V to SPIVDD + 0.3 V

SYSREF± to AGND 2.5 V

SYNCINB± to DRGND 2.5 V

Junction Temperature Range (TJ) −40°C to +125°C

Storage Temperature Range,

Ambient (TA)

−65°C to +150°C

上記の絶対最大定格を超えるストレスを加えると、デバイスに

恒久的な損傷を与えることがあります。この規定はストレス定

格のみを指定するものであり、この仕様の動作のセクションに

記載する規定値以上でのデバイス動作を定めたものではありま

せん。デバイスを長時間にわたり絶対最大定格状態に置くと、

デバイスの信頼性に影響を与えることがあります。

熱特性

θJA、θJB、θJC の代表値は、さまざまな空気流速度（単位: m/sec）

でのプリント回路基板（PCB）の層数に対して仕様規定されま

す。空気流があると放熱効果が向上し、θJA と θJB が実質的に小

さくなります。また、金属パターン、スルー・ホール、グラウ

ンド・プレーン、電源プレーンからのパッケージ・ピンおよび

露出パッドへ直接接触する金属が増えると、θJA が小さくなりま

す。実際のアプリケーションで所定の熱性能を発揮するには、

アプリケーションでの条件について注意深く観察することが必

要です。温度を適切に管理して、ジャンクション温度が表 7 に

示す制限値を超えないようにすることを推奨します。

表 8. 熱抵抗

Package Type

Airflow Velocity (m/sec)

θJA1,

2 θJC_BOT1, 3 θJC_TOP

1, 3 θJB1, 4 θJT

1,2 Unit

CP-64-17 0 22.5 1.7 7.6 4.3 0.2 °C/W

1.0 17.9 °C/W

2.5 16.8 °C/W

1 JEDEC 51-7 と JEDEC 51-5 2S2P のテスト・ボードに準拠。 2 JEDEC JESD51-2（自然空冷）または JEDEC JESD51-6（強制空冷）に

準拠。 3 MIL-Std 883、Method 1012.1 に準拠。 4 JEDEC JESD51-8（自然空冷）に準拠。

ESD に関する注意

ESD（静電放電）の影響を受けやすいデバイスです。

電荷を帯びたデバイスや回路ボードは、検知されない

まま放電することがあります。本製品は当社独自の特

許技術である ESD 保護回路を内蔵してはいますが、

デバイスが高エネルギーの静電放電を被った場合、損

傷を生じる可能性があります。したがって、性能劣化

や機能低下を防止するため、ESD に対する適切な予防

措置を講じることをお勧めします。


Rev. A － 14/135 －

ピン配置およびピン機能説明

図 5. ピン配置（上面図）

表 9. ピン機能の説明

Pin No. Mnemonic Type Description

1, 2, 47 to 49, 52,

55, 61, 64

AVDD1 Power supply アナログ電源（公称 0.95 V）。

3, 8 to 10, 39 to 41,

46, 50, 51, 62, 63

AVDD2 Power supply アナログ電源（公称 1.8 V）。

4, 7, 42, 45 AVDD3 Power supply アナログ電源（公称 2.5 V）。

5, 6 VIN−A, VIN+A Analog input ADC A アナログ差動入力の –/+。

11 DRVDD2 Power supply デジタル・ドライバ電源（公称 1.8 V）。

12 VREF Input/output リファレンス電圧入力（0.50 V）／接続しないでください。このピンは、SPI

を介して「未接続ピン」または「入力」として設定できます。内部リファレン

スを使用する場合は、このピンを接続しないでください。外部電圧リファレン

ス源を使用する場合、このピンには 0.50 V のリファレンス電圧が必要です。

13, 38 SPIVDD Power supply SPI 用デジタル電源（公称 1.8 V）。

14 PDWN/STBY Digital control input パワーダウン入力（アクティブ・ハイ）。このピンの動作は SPI モードによっ

て異なり、パワーダウンまたはスタンバイとして設定できます。

15, 34 DVDD Power supply デジタル電源（公称 0.95 V）。

16, 33 DGND Ground power supply デジタル制御グラウンド電源。これらのピンはデジタル・グラウンド・プレー

ンに接続されています。

17 FD_A/GPIO_A0 CMOS output チャンネル A の高速検出出力（FD_A）。汎用入出力（GPIO）ピン A0

（GPIO_A0）。

32 FD_B/GPIO_B0 CMOS output チャンネル B の高速検出出力（FD_B）。GPIO ピン B0（GPIO_B0）。

18, 31 DRGND Ground power supply デジタル・ドライバ・グラウンド電源。このピンはデジタル・ドライバ・グラ

ウンド・プレーンに接続されています。

19, 30 DRVDD1 Power supply デジタル・ドライバ電源（公称 0.95 V）。

20 SYNCINB− Digital input アクティブ・ローの JESD204B LVDS/CMOS 同期入力の +。

21 SYNCINB+ Digital input アクティブ・ローの JESD204B LVDS 同期入力の –。

22, 23 SERDOUT0−,

SERDOUT0+

Data output レーン 0 の差動出力データの –/+。

24, 25 SERDOUT1−,

SERDOUT1+


AD9695TOP VIEW

(Not to Scale)

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31

32

FD

_A

/GP

IO_A

0

DR

GN

D

DR

VD

D1

SY

NC

INB

–

SY

NC

INB

+

SE

RD

OU

T0–

SE

RD

OU

T0+

SE

RD

OU

T1–

SE

RD

OU

T1+

SE

RD

OU

T2–

SE

RD

OU

T2+

SE

RD

OU

T3–

SE

RD

OU

T3+

DR

VD

D1

DR

GN

D

FD

_B

/GP

IO_B

0

64

63

62

61

60

59

58

57

56

55

54

53

52

51

50

49

AV

DD

1

AV

DD

2

AV

DD

2

AV

DD

1

AG

ND

_S

R

SY

SR

EF

–

SY

SR

EF

+

AV

DD

1_S

R

AG

ND

_S

R

AV

DD

1

CL

K–

CL

K+

AV

DD

1

AV

DD

2

AV

DD

2

AV

DD

1

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

AVDD1

AVDD1

AVDD2

AVDD3

VIN–A

VIN+A

AVDD3

AVDD2

AVDD2

AVDD2

DRVDD2

VREF

SPIVDD

PDWN/STBY

DVDD

DGND

AVDD1

AVDD1

AVDD2

AVDD3

VIN–B

VIN+B

AVDD3

AVDD2

AVDD2

AVDD2

SPIVDD

CSB

SCLK

SDIO

DVDD

DGND

48

47

46

45

44

43

42

41

40

39

38

37

36

35

34

33

NOTES1. ANALOG GROUND. CONNECT THE EXPOSED PAD TO THE

ANALOG GROUND PLANE. 15

66

0-0

05


Rev. A － 15/135 －

Pin No. Mnemonic Type Description

26, 27 SERDOUT2−

SERDOUT2+


28, 29 SERDOUT3−,

SERDOUT3+


35 SDIO Digital control

input/output SPI シリアル・データ入出力。

36 SCLK Digital control input SPI シリアル・クロック。

37 CSB Digital control input SPI チップ・セレクト（アクティブ・ロー）。

43, 44 VIN+B, VIN−B Analog input ADC B アナログ差動入力の +/–。

53, 54 CLK+, CLK− Analog input クロック差動入力の +/–。

56, 60 AGND_SR Ground power supply SYSREF± 用グラウンド・リファレンス。

57 AVDD1_SR Power supply SYSREF± 用アナログ電源（公称 0.95 V）。

58, 59 SYSREF+,

SYSREF−

Digital input アクティブ・ハイの JESD204B LVDS システム・リファレンス入力の –/+。

EPAD Ground power supply アナログ・グラウンド。露出パッドはアナログ・グラウンド・プレーンに接続

します。


Rev. A － 16/135 －

代表的な性能特性 1300 MSPS 特に指定のない限り、AVDD1 = 0.95 V、AVDD1_SR = 0.95 V、AVDD2 = 1.8 V、AVDD3 = 2.5 V、DVDD = 0.95 V、DRVDD1 = 0.95 V、

DRVDD2 = 1.8 V、SPIVDD = 1.8 V、クロック分周器 = 2、デフォルト入力フル・スケール、0.5 V 内部リファレンス、AIN = 1.0 dBFS、デフォ


ード）、DCS オン（AD9695-1300 速度グレード）、DCS オフ（AD9695-625 速度グレード）、表 11 に示すバッファ電流設定、DC オフセッ

ト・キャリブレーションをイネーブル。最大と最小の仕様は、−40 °C ～ +105 °C の動作ジャンクション温度（TJ）の全範囲で確保されてい

ます。代表仕様は、TJ = 35 °C（TA = 25 °C、AD9695-625 速度グレード）および TJ = 40 °C（TA = 25 °C、AD9695-1300 速度グレード）での性能

を表します。

図 6. アナログ入力周波数（fIN）= 10.3 MHz での

シングルトーン FFT

図 7. アナログ入力周波数（fIN）= 172.3 MHz での


図 8. fIN = 342.3 MHz でのシングルトーン FFT




10

–1300 600

AM

PL

ITU

DE

(d

BF

S)

FREQUENCY (MHz)

–110

–90

–70

–50

–30

–10

200 400

AIN = 10.3MHzSNR = 65.7dBFSSFDR = 79.0dBFSBUFFER CURRENT = 300µA

15

66

0-3

05

–1300 600

AM

PL

ITU

DE

(d

BF

S)

FREQUENCY (MHz)

–110

–90

–70

–50

–30

–10

200 400


15

66

0-3

06

–1300 600

AM

PL

ITU

DE

(d

BF

S)

FREQUENCY (MHz)

–110

–90

–70

–50

–30

–10

200 400


15

66

0-3

07

–1300 600

AM

PL

ITU

DE

(d

BF

S)

FREQUENCY (MHz)

–110

–90

–70

–50

–30

–10

200 400


15

66

0-3

08

–1300 600

AM

PL

ITU

DE

(d

BF

S)

FREQUENCY (MHz)

–110

–90

–70

–50

–30

–10

200 400


15

66

0-3

09

–1300 600

AM

PL

ITU

DE

(d

BF

S)

FREQUENCY (MHz)

–110

–90

–70

–50

–30

–10

200 400


15

66

0-3

10


Rev. A － 17/135 －



図 14. S/N 比／SFDR とサンプリング・レートの関係

（fIN = 172.3 MHz）

図 15. 最低ジャンクション温度、室温、最高ジャンクション温度

での S/N 比とアナログ入力周波数（fIN）の関係


での SFDR とアナログ入力周波数（fIN）の関係

図 17. ツートーン FFT（fIN1 = 170.8 MHz、fIN2 = 173.8 MHz）

–1300 600

AM

PL

ITU

DE

(d

BF

S)

FREQUENCY (MHz)

–110

–90

–70

–50

–30

–10

200 400


15

66

0-3

11

–1300 600

AM

PL

ITU

DE

(d

BF

S)

FREQUENCY (MHz)

–110

–90

–70

–50

–30

–10

200 400


15

66

0-3

12

85

60500 1300

SN

R/S

FD

R (

dB

FS

)

SAMPLE RATE (MHz)

65

70

75

80

700 900 1100

SNRSFDR

15

66

0-3

13

0 500 1000 1500 2000

SN

R (

dB

FS

)

ANALOG INPUT FREQUENCY (MHz)

67

61

62

63

64

65

66

TJ = +105°CROOMTJ = –40°C

15

66

0-3

14

0 500 1000 1500 2000

SD

FR

(d

BF

S)


90

60

TJ = +105°CROOMTJ = –40°C

65

70

75

80

85

15

66

0-3

15

–1600 600

–110

–60

–10

200 400

AM

PL

ITU

DE

(d

BF

S)

FREQUENCY (MHz) 15

66

0-3

16

fIN1 = 170.8MHzfIN2 = 173.8MHzIMD = –84dBFSBUFFER CURRENT = 300µA


Rev. A － 18/135 －


図 19. S/N 比／SFDR とアナログ入力振幅の関係

（fIN = 172.3 MHz）

図 20. SFDR／IMD3 とアナログ入力振幅の関係

（fIN = 172.3 MHz）

図 21. S/N 比／SFDR とジャンクション温度の関係

（fIN = 172.3 MHz）

図 22. INL（fIN = 10.3 MHz）

図 23. DNL（fIN = 10.3 MHz）

0

–1400 200 400 600

–90

–40

AM

PL

ITU

DE

(d

BF

S)

FREQUENCY (MHz) 15

66

0-3

17

fIN1 = 343.5MHzfIN2 = 346.5MHzIMD = –82dBFSBUFFER CURRENT = 300µA

120

–40–100 0

SN

R/S

FD

R (

dB

)

ANALOG INPUT AMPLITUDE (dBFS)

–20

0

20

40

60

80

100

–80 –60 –40 –20

SFDR (dBFS)SNRFSSNR (dBc)SFDR (dBc)

15

66

0-3

18

10

–130–95 –15

SF

DR

/IM

D3 (

dB

)

ANALOG INPUT AMPLITUDE (dB)

SFDR (dBFS)SFDR (dBc)IMD3 (dBc)IMD3 (dBFS)

–110

–90

–70

–50

–30

–10

–75 –55 –35

15

66

0-3

19

85

60–40 110

SN

R/S

FD

R (

dB

FS

)

JUNCTION TEMPERATURE (°C)

65

70

75

80

10 60

SNRSFDR

15

66

0-3

20

2

–40 5000 10000 15000

INL

(L

SB

)

OUTPUT CODE

–3

–2

–1

0

1

15

66

0-3

21

0.3

–0.40 5000 10000 15000

DN

L (

LS

B)

OUTPUT CODE

–0.3

–0.2

–0.1

0

0.1

0.2

15

66

0-3

22


Rev. A － 19/135 －

図 24. 入力換算ノイズのヒストグラム

図 25. フル・パワー帯域幅

図 26. 全消費電力とジャンクション温度の関係

図 27. 全消費電力とサンプリング・レート（fS）の関係

図 28. さまざまなクロック振幅での S/N 比と

アナログ入力周波数の関係

図 29. さまざまなバッファ電流設定での SFDR と


20000

15000

10000

5000

0–16 14 16

NU

MB

ER

OF

HIT

S

CODE

–13 –10 –7 –4 –1 2 5 8 11

15

66

0-3

23

0

–16

–14

0 4000

AM

PL

ITU

DE

(d

BF

S)

AIN FREQUENCY (MHz)

–12

–10

–8

–6

–4

–2

1000 2000 3000

15

66

0-0

19

2.0

1.2–40 10 60 110

TO

TA

L P

OW

ER

CO

NS

UM

PT

ION

(W

)

1.4

1.6

1.8

JUNCTION TEMPERATURE (°C) 15

66

0-3

25

1.8

1.6

1.4

1.2500 1300

PO

WE

R C

ON

SU

MP

TIO

N (

W)

SAMPLE RATE (MHz)

700 900 1100

15

66

0-3

26

66

610 500 1000 1500 2000

SN

R (

dB

FS

)


62

63

64

65

400mV600mV800mV1000mV1200mV1400mV1600mV1800mV2000mV

15

66

0-3

27

CLOCK AMPLITUDE

86

72

SF

DR

(d

BF

S)

74

76

78

80

82

84

0 500 1000 1500 2000


BUFFER CURRENT = 460µABUFFER CURRENT = 400µABUFFER CURRENT = 360µABUFFER CURRENT = 300µA

15

66

0-3

28


Rev. A － 20/135 －

図 30. さまざまなアナログ入力フル・スケール値での S/N 比と


図 31. さまざまなアナログ入力フル・スケール値での SFDR と


図 32. IAVDD3 とレジスタ 0x1A4C のバッファ・コントロール 1

の設定の関係

68

61

SN

R (

dB

FS

)

62

63

64

65

66

67

0 500 1000 1500 2000


2.04V1.81V1.59V1.36V

15

66

0-3

29

90

60

SF

DR

(d

BF

S)

65

70

75

80

85

0 500 1000 1500 2000


2.04V1.81V1.59V1.36V

15

66

0-3

30

90

50300 350 400 450

I AV

DD

3 (

mA

)

BUFFER CURRENT SETTING (µA)

60

70

80

15

66

0-3

31


Rev. A － 21/135 －

625 MSPS 特に指定のない限り、AVDD1 = 0.95 V、AVDD1_SR = 0.95 V、AVDD2 = 1.8 V、AVDD3 = 2.5 V、DVDD = 0.95 V、DRVDD1 = 0.95 V、

DRVDD2 = 1.8 V、SPIVDD = 1.8 V、クロック分周器 = 2、デフォルト入力フル・スケール、0.5 V 内部リファレンス、AIN = -1.0 dBFS、デフォ


ード）、DCS オン（AD9695-1300 速度グレード）、DCS オフ（AD9695-625 速度グレード）、表 11 に示すバッファ電流設定、DC オフセッ

ト・キャリブレーションをイネーブル。最大と最小の仕様は、−40 °C ～ +105 °C の動作ジャンクション温度（TJ）の全範囲で確保されてい

ます。代表仕様は、TJ = 35 °C（TA = 25 °C、AD9695-625 速度グレード）および TJ = 40 °C（TA = 25 °C、AD9695-1300 速度グレード）での性能

を表します。

図 33. アナログ入力周波数（fIN） = 172.3 MHz での


図 34. fIN = 340 MHz でのシングルトーン FFT



図 37. S/N 比／SFDR とサンプリング・レートの関係

（fIN = 172.3 MHz）


での S/N 比／SFDR とアナログ入力周波数（fIN）の関係

0

–1201000 200 300

AM

PL

ITU

DE

(d

BF

S)

FREQUENCY (MHz)

–100

–80

–60

–40

–20

AIN = –1dBFSSNR = 67.2dBFSSFDR = 89dBFSBUFFER CURRENT = 160µA

15

66

0-0

06

0

–1201000 200 300

AM

PL

ITU

DE

(d

BF

S)

FREQUENCY (MHz)

–100

–80

–60

–40

–20


15

66

0-0

07

0

–1201000 200 300

AM

PL

ITU

DE

(d

BF

S)

FREQUENCY (MHz)

–100

–80

–60

–40

–20


15

66

0-0

08

0 50 100 150 200 250 300


0

–120A

MP

LIT

UD

E (

dB

FS

)

–100

–80

–60

–40

–20

FREQUENCY (MHz) 15

66

0-0

09

100

0450250 650 850350 550 750

SN

R/S

FD

R (

dB

FS

)

SAMPLE RATE (MSPS)

20

40

60

80

SNRSFDR

15

66

0-0

10

100

400 250 750500 1000

SN

R/S

FD

R (

dB

FS

)


50

60

70

80

90

SFDR (TJ = –40°C)SNR (TJ = –40°C)SFDR (ROOM)SNR (ROOM)SFDR (TJ = +105°C)SNR (TJ = +105°C)

15

66

0-0

11


Rev. A － 22/135 －



図 41. S/N 比／SFDR とアナログ入力振幅の関係

（fIN = 172.3 MHz）

図 42. S/N 比／SFDR とジャンクション温度の関係

（fIN = 172.3 MHz）

図 43. INL（fIN = 10.3 MHz）

図 44. DNL（fIN = 10.3 MHz）

0

–1201000 200 300

AM

PL

ITU

DE

(d

BF

S)

FREQUENCY (MHz)

–100

–80

–60

–40

–20

AIN1 AND AIN2 = –7dBFSSFDR = 88dBFSBUFFER CURRENT = 160µA

15

66

0-0

12

0

–1201000 200 300

AM

PL

ITU

DE

(d

BF

S)

FREQUENCY (MHz)

–100

–80

–60

–40

–20

AIN1 AND AIN2 = –7dBFSSFDR = 89dBFSBUFFER CURRENT = 160µA

15

66

0-0

13

120

100

0–60–100 0–80 –40 –20

SF

DR

(d

B)

ANALOG INPUT AMPLITUDE (dBFS)

20

40

60

80

SFDR (dBFS)SFDR (dBc)

15

66

0-0

14

100

90

4060–40 10

SN

R/S

FD

R (

dB

FS

)


50

60

70

80

SNRSFDR

15

66

0-0

15

4

–40 5000 10000 15000

INL

(L

SB

)

OUTPUT CODE

–3

–2

–1

0

1

2

3

15

66

0-0

16

0.25

–0.25

DN

L (

LS

B)

–0.20

–0.15

–0.10

–0.05

0

0.05

0.10

0.15

0.20

0 5000 10000 15000

OUTPUT CODE 15

66

0-0

17


Rev. A － 23/135 －

図 45. 入力換算ノイズのヒストグラム

図 46. フルパワー帯域幅

図 47. 全消費電力とジャンクション温度の関係

図 48. 全消費電力とサンプリング・レート（fS）の関係

図 49. さまざまなクロック振幅での S/N 比と


図 50. さまざまなバッファ電流設定での SFDR と

アナログ入力周波数の関係（AIN < 1250 MHz）

6000

5000

4000

3000

2000

1000

0

N –

15

N +

15

NU

MB

ER

OF

HIT

S

CODE

N –

12

N –

9

N –

6

N –

3 0

N +

3

N +

6

N +

9

N +

12

15

66

0-0

18

0

–16

–14

0 4000

AM

PL

ITU

DE

(d

BF

S)

AIN FREQUENCY (MHz)

–12

–10

–8

–6

–4

–2

1000 2000 3000

15

66

0-0

19

1.4

0–40 110

TO

TA

L P

OW

ER

DIS

SIP

AT

ION

(W

)


0.2

0.4

0.6

0.8

1.0

1.2

10 60

15

66

0-0

20

1.4

0250 850

TO

TA

L P

OW

ER

DIS

SIP

AT

ION

(W

)

SAMPLE RATE (MSPS)

0.2

0.4

0.6

0.8

1.0

1.2

350 450 550 650 750

15

66

0-0

21

68

610 1200

SN

R (

dB

FS

)


62

63

64

66

67

200 400 600 800 1000

400mV p-p

600mV p-p

800mV p-p

1000mV p-p

1200mV p-p

1400mV p-p

1600mV p-p

1800mV p-p

2000mV p-p

2200mV p-p

15

66

0-0

22

65 CLOCK AMPLITUDE

100

90

80

70

60

50

400 1200

SF

DR

(d

BF

S)


200 400 600 800 1000

BUFFER CURRENT = 160µABUFFER CURRENT = 200µABUFFER CURRENT = 240µABUFFER CURRENT = 300µA

15

66

0-0

23


Rev. A － 24/135 －

図 51. さまざまなバッファ電流設定での SFDR とアナログ入力

周波数の関係（AIN > 1250 MHz、レジスタ 0x1B03 = 0x02、

レジスタ 0x1B08 = 0xC1、レジスタ 0x1B10 = 0x1C）






アナログ入力周波数の関係（AIN > 650 MHz）


アナログ入力周波数の関係（AIN > 650 MHz）

図 56. IAVDD3 とレジスタ 0x1A4C の

バッファ・コントロール 1 の設定の関係

80

601250 1450 1650 1850

SF

DR

(d

BF

S)


65

70

75

BUFFER CURRENT = 400µABUFFER CURRENT = 300µABUFFER CURRENT = 240µA

15

66

0-3

48

70

69

68

67

66

65

64

63

62

61

600 600

SN

R (

dB

FS

)


200 400

INPUT FULL-SCALE = 1.36V p-pINPUT FULL-SCALE = 1.7V p-pINPUT FULL-SCALE = 2.04V p-p

15

66

0-0

24

100

95

90

85

80

75

70

65

60

55

500 600

SF

DR

(d

BF

S)


200 400


15

66

0-0

25

69

68

67

66

65

64

63

62

61

60650 1250

SN

R (

dB

FS

)


850 1050 1150750 950


15

66

0-0

26

85

80

75

70

65

60

55

50650 1250

SF

DR

(d

BF

S)


850 1050 1150750 950


15

66

0-0

27

80

20210 310260 360

IAV

DD

3 (

mA

)

BUFFER CURRENT (µA)

160

30

40

50

60

70

15

66

0-0

28


Rev. A － 25/135 －

等価回路

図 57. アナログ入力

図 58. クロック入力

図 59. SYSREF± 入力

図 60. デジタル出力

図 61. SYNCINB± 入力

図 62. SCLK 入力

AINCONTROL

(SPI)

10pF

VIN+x

100Ω

VIN–x

AVDD3

AVDD3

VCMBUFFER

400Ω

100Ω

AVDD3

AVDD3

3.5pF

AVDD3

3.5pF1

56

60

-02

9

AVDD1

25Ω

AVDD1

25Ω

16kΩ

16kΩ

VCM = 0.65V

CLK+

CLK–

15

66

0-0

30

130kΩ

130kΩ

LEVELTRANSLATOR

SYSREF+10kΩ

AVDD1_SR

1.9pF

1.9pF

100Ω

SYSREF–10kΩ100Ω

AVDD1_SR

14

80

8-0

26

DRVDD1

DRGND

DRVDD1

DRGND

OUTPUTDRIVER

EMPHASIS/SWINGCONTROL (SPI)

DATA+

DATA–

SERDOUTx+x = 0, 1, 2, 3

SERDOUTx–x = 0, 1, 2, 3

15

66

0-0

32

130kΩ

130kΩ

LEVELTRANSLATOR

SYNCINB+

SYNCINB–

10kΩ

1.9pF

1.9pF

100Ω

2.5kΩ

10kΩ100Ω

DRVDD1

DRGND

DRVDD1

DRGND

DRVDD1

DRGND

DRGND

DRGND

CMOSPATH

SYNCINB PINCONTROL (SPI)

15

66

0-0

33

56kΩ

DGNDDGND

SPIVDD

ESDPROTECTED

ESDPROTECTED

SPIVDD

SCLK

15

66

0-0

34


Rev. A － 26/135 －

図 63. CSB 入力

図 64. SDIO 入力

図 65. PDWN/STBY 入力

図 66. VREF 入出力

図 67. FD_A/GPIO_A0 および FD_B/GPIO_B0

56kΩ

DGND

DGND

ESDPROTECTED

ESDPROTECTED

SPIVDD

CSB

15

66

0-0

35

56kΩ

SPIVDD

SDI

DGND

DGND

DGNDDGND

SDO

ESDPROTECTED

ESDPROTECTED

SPIVDD

SPIVDD

SDIO

15

66

0-0

36

ESDPROTECTED

ESDPROTECTED

SPIVDD

DGND

DGND

PDWN/STBY

PDWNCONTROL (SPI)

56kΩ

15

66

0-0

37

VREF

AGND

AVDD2

VCM OUTPUT

TEMPERATURE DIODEVOLTAGE OUTPUT

EXTERNAL REFERENCEVOLTAGE INPUT

VREF PINCONTROL (SPI) 1

56

60

-03

8

56kΩ

FD_A/GPIO_A0,FD_B/GPIO_B0

SPIVDD

SPIVDD

ESDPROTECTED

ESDPROTECTED

DGND

FD PIN CONTROL (SPI)

SPIVDD

DGND

NCO BAND SELECT

FD

JESD204B LMFC

JESD204B SYNC~

DGND

DGND

15

66

0-0

39


Rev. A － 27/135 －

動作原理 AD9695 には、2 個のアナログ入力チャンネルと最大 4 個の

JESD204B 出力レーン・ペアがあります。この ADC は最大 2 GHz

の広帯域アナログ信号をサンプリングします。実際には、アナロ

グ信号入力の –3dB ロールオフが 2 GHz となっています。AD9695

は、広い入力帯域幅、高いサンプリング・レート、優れた直線

性、低消費電力を小型パッケージで実現できるように最適化さ

れています。

デュアル ADC コアは、マルチステージの差動パイプラン・アー

キテクチャを採用し、出力誤差補正ロジックを内蔵しています。

各 ADC の入力帯域幅は広く、サポートされている多様な入力範

囲から選択できます。また、電圧リファレンスを内蔵している

ので設計が容易になります。

AD9695 には、通信レシーバー内の AGC 機能を簡素化する機能

が複数備わっています。プログラマブル閾値検出器を使うと、

ADC の高速検出出力ビットを使って着信信号電力をモニタする

ことができます。入力信号レベルがプログラマブル閾値を超え

ると、高速検出インジケータがハイ・レベルになります。この

閾値インジケータは遅延が小さいため、短時間でシステム・ゲ

インを下げて ADC 入力でのオーバーレンジ状態を回避すること

ができます。

サブクラス 1 の JESD204B に基づく高速シリアル出力のデータ・

レーンは、サンプリング・レートとデシメーション・レシオに

応じて、1 レーン（L = 1）、2 レーン（L = 2）、4 レーン（L = 4）

で構成することができます。複数デバイスの同期は、SYSREF±

と SYNCINB± 入力ピンを通じてサポートされています。

AD9695 の SYSREF± ピンは、データが ADC を通過して

JESD204B インターフェースから出力される際のタイムスタン

プとして使用することもできます。

ADC のアーキテクチャ

AD9695 のアーキテクチャは、入力バッファ付きのパイプライ

ン ADC で構成されています。入力バッファには、アナログ入力

信号に対する終端インピーダンスが備わっています。この終端

インピーダンスは 200 Ω に設定されています。図 57 に、アナロ

グ入力終端の等価回路図を示します。入力バッファは、広い帯

域幅の全体にわたって、高い直線性、低ノイズ、低消費電力を

実現できるように最適化されています。

この入力バッファによって直線性に優れた高入力インピーダン

スが提供され（駆動が容易になる）、ADC からのキックバック

が減少します。各段からの量子化出力は、デジタル補正ロジッ

ク内で最終的に 1 個の 14 ビット値にまとめられます。パイプラ

イン・アーキテクチャでは、最初の段に新しい入力サンプルを

処理させて、同時にそれ以外の段には、その前のサンプルを処

理させることができます。サンプリングはクロックの立上がりエ

ッジで行われます。

アナログ入力に関する考慮事項

AD9695 へのアナログ入力は差動バッファ式です。バッファの

内部コモンモード電圧は 1.41 V です。クロック信号は、サンプ

ル・モードとホールド・モードの間で入力回路を交互に切り替

えます。

マッチング受動回路を構成するために、1 個の差動コンデンサ

または 2 個のシングルエンド・コンデンサ（もしくは両方の組

み合わせ）を、入力に組み込むことができます。これらのコン

デンサは、最終的には、不要な広帯域ノイズを制限するローパ

ス・フィルタを構成します。詳細については、アナログ・ダイ

アログの記事「Transformer-Coupled Front-End for Wideband A/D

Converters）」（Volume 39、2005 年 4 月）を参照してください。

一般に、フロントエンド回路用コンポーネントの正確な値はア

プリケーションによって異なります。

1 MHz ～ 10 GHz の周波数範囲におけるアナログ入力の差動入力

リターン損失曲線を図 68 に示します。リファレンス・インピー

ダンスは 100 Ω です。

図 68. AD9695 の差動入力リターン損失

最大限の動的性能を得るには、コモンモードのすべてのセトリ

ング誤差が対称になるように設定するために、VIN+x と VIN−x

を駆動するソース・インピーダンスをマッチングさせる必要が

あります。これらの誤差は、ADC の同相ノイズ除去によって減

らすことができます。内部リファレンス・バッファは、ADC コ

アのスパンを決定する差動リファレンスを生成します。

最大の S/N 比（SNR）性能は、スパンが差動構成で最大になる

ように ADC を設定することで実現します。AD9695 では、SPI

ポートを介して、使用可能なスパンを 1.36 Vp-p から 2.04 Vp-p

までの差動範囲にプログラムすることができます。デフォルト

は 1.7 Vp-p です。

差動入力構成

AD9695 を能動的にせよ受動的にせよ、駆動する方法は複数あ

ります。最高の性能は、アナログ入力を差動で駆動することに

よって得られます。

大半のアンプのノイズ性能は AD9695 の本来の性能を引き出せ

るほど十分なものではないので、S/N 比と SFDR が重要なパラ

メータとなるアプリケーションでは、差動トランス結合が推奨

入力構成となります（図 69 と表 10 を参照）。

低周波数域から中周波数域で AD9695 の性能を最大限に引き出

すために推奨されるのは、ダブル・バランまたはダブル・トラ

ンス回路（図 69 と表 10 を参照）です。より高い周波数域の第 2

または第 3 ナイキスト・ゾーンでは、広帯域動作を確実なものと

するために、フロントエンドの受動コンポーネントの一部を取り

除くことが推奨されます（表 10 を参照）。

15

66

0-2

00

1

2

3

4

5

6

1: 1.000MHz170.59nF

2: 100.000 MHz45.72pF

3: 200.000MHz12.07pF

4: 300.000MHz6.49pF

5: 400.000MHz4.70pF

6: 500.000MHz4.00pF

182.88Ω–932.98mΩ177.37Ω–34.81Ω157.29Ω–65.95Ω128.82Ω–81.70Ω102.55Ω–84.58Ω82.01Ω–79.60Ω

CH1 AVG = 1> CH1: START 1.0MHzSTOP 10.0000GHz


Rev. A － 28/135 －

図 69.AD9695 の差動トランス結合構成

表 10.差動トランス結合による入力構成時のコンポーネント値

Speed Grade Frequency Range Transformer R1 R2 R3 C1 C2 C3 C4

AD9695-625 <2 GHz BAL-0006/BAL-0006SMG 25 Ω 25 Ω 10 Ω 0.1 μF 0.1 μF DNI1 DNI1

AD9695-1300 <2 GHz BAL-0006/BAL-0006SMG 25 Ω 25 Ω 10 Ω 0.1 μF 0.1 μF DNI1 DNI1

1 DNI は、挿入しないでください（Do not insert）の意。

入力コモンモード

図 71 に示すように、AD9695 のアナログ入力は内部でコモンモ

ードにバイアスされます。

DC カップリング・アプリケーションにおいて推奨される処理手

順は、このセクションに示す SPI 書込みを使って、コモンモー

ド電圧を VREF ピンにエクスポートすることです。ADC を正し

く動作させるには、コモンモード電圧をエクスポートする値に

する必要があります。レジスタ 0x1908 を使い、内部コモンモー

ド・バッファへのアナログ入力を遮断してください。

DC カップリング動作のために SPI 書込みを行う場合は、以下の

レジスタ設定値を記載順に使用します。

1. レジスタ 0x1908 のビット 2 を 1 にセットして、内部コモン

モード・バッファへのアナログ入力を遮断します。

2. レジスタ 0x18A6 を 0x00 に設定して、電圧リファレンスを

オフにします。

3. レジスタ 0x18E6 を 0x00 に設定して、温度ダイオードのエ

クスポートをオフにします。

4. レジスタ 0x18E3 のビット 6 を 0x01 に設定して、VCM のエク

スポートをオンにします。

5. レジスタ 0x18E3 のビット［5:0］をバッファ電流の設定値

にします（コモンモード・エクスポートの精度を向上させ

るために、レジスタ 0x1A4C とレジスタ 0x1A4D からバッ

ファ電流の設定値をコピーする）。

図 70 に、DC カップリング・アプリケーションのブロック図の

代表例を示します。

図 70. AD9695 を使用した DC カップリング・アプリケーション

アナログ入力バッファの制御と SFDR の最適化

AD9695 の入力バッファは、バッファ電流、入力フル・スケー

ル調整など、アナログ入力の柔軟な制御を実現します。使用可

能なすべての制御を図 71 に示します。

図 71. アナログ入力制御

ADC200Ω

C3

C2

C1C4

R1

NOTES:1. SEE TABLE 9 FOR COMPONENT VALUES

R2

R2

R3

C3C2R1 R3

MARKIBAL-0006

15

54

7-0

50

ADC

ADC

AMP A

VOCM

VOCM

VREF

VCM EXPORT SELECTSPI REGISTERS 0x1908,0x18A6, 0x18E3, 0x18E6)ADCAMP B

15

66

0-0

41

VIN+

100Ω

100Ω

AVDD3AVDD3

3.5pF

AVDD3

VIN–

AVDD3

REG(0x0008,0x1908)

REG (0x0008, 0x1A4C,0x1A4D, 0x1910)

AVDD3

3.5pF

15

66

0-0

42


Rev. A － 29/135 －

レジスタ 0x1A4C とレジスタ 0x1A4D を使用して各チャンネルの

バッファ動作を調整し、さまざまな入力周波数と対象帯域幅に対

して SFDR を最適化することができます。内部リファレンス電圧

の変更にはレジスタ 0x1910 を使用します。内部リファレンス電

圧を変更すると、入力フル・スケール電圧が変化します。

レジスタ 0x1A4C とレジスタ 0x1A4D の入力バッファ電流を設

定すると、AVDD3 電源に必要な電流量が変わります。この関係

を図 72 に示します。すべてのバッファ電流設定のリストについ

ては、表 11 を参照してください。

図 72. AVDD3 電流（IAVDD3）とバッファ電流設定

（レジスタ 0x1A4C の「バッファ制御 1」設定と

レジスタ 0x1A4D の「バッファ制御 2」設定）の関係

さまざまなナイキスト・ゾーンにおけるバッファ電流の推奨値

を表 11 に示します。

絶対最大入力振幅

AD9695 の入力で許容される絶対最大入力振幅は、差動で

5.6 Vp-p です。このレベルまたはその近傍で動作する信号は、

ADC に恒久的な損傷を与えるおそれがあります。

ディザ

AD9695 には、特に低信号レベル時の ADC の直線性と SFDR を

改善する、内部オンチップ・ディザ回路が組み込まれています。

AD9695 の入力に、既知ですがランダムな量の白色ノイズを加え

ます。このディザは ADC 伝達関数内の小信号の直線性を改善し、

デジタル的に正確に差し引かれます。ディザはデフォルトでオ

ンになっており、ADC の入力ダイナミック・レンジを狭めるこ

とはありません。データシートの仕様と制限値は、ディザをオ

ンにして得られる値です。

ディザはデフォルトでオンになります。オフにすることは推奨

できません。

表 11.入力周波数の SFDR の最適化

Speed Grade Frequency Register 0x1A4C and Register 0x1A4D Register 0x1B03 Register 0x1B08 Register 0x1B10

AD9695-625 DC to 650 MHz 160 µA 0x00 0x01 0x00

650 MHz to 1250 MHz 300 µA 0x00 0x01 0x00

>1250 MHz 400 µA 0x02 0xC1 0x1C

AD9695-1300 All AIN frequencies 300 µA 0x02 0xC1 0x00

図 73. 内部リファレンスの構成と制御

85

80

70

60

50

75

65

55

300 350 400 450

I AV

DD

3 (

mA

)

BUFFER CURRENT SETTING (µA) 15

66

0-3

69

ADCCORE

INPUT FULL SCALERANGE ADJUSTSPI REGISTER

(0x1910)

VREF PINCONTROL SPI

REGISTER(0x18A6)

VFSADJUST

VIN+A/VIN+B

VIN–A/VIN–B

VREF

INTERNAL0.5V

REFERENCEGENERATOR

15

66

0-0

44


Rev. A － 30/135 －

図 74. ADR130 を使用した外部リファレンス

電圧リファレンス

AD9695 には、安定した正確な 0.5 V 電圧リファレンスが組み込

まれています。この内部 0.5 V リファレンスによって、ADC の

フル・スケール入力範囲が設定されます。このフル・スケール

入力範囲は、ADC の入力フル・スケール制御レジスタ（レジスタ

0x1910）を介して調整することができます。入力振幅の詳しい調

整方法については、表 47 を参照してください。図 73 に、内部

0.5 V リファレンス制御のブロック図を示します。

SPI レジスタ 0x18A6 を使用すれば、この 0.5 V 内部リファレン

スを使用するか、0.5 V 外部リファレンスを設定するかを選択で

きます。外部電圧リファレンスを使用する場合は、0.5 V のリフ

ァレンスを用意してください。フル・スケール調整は、リファ

レンス電圧に関係なく SPI を使用して行います。AD9695 のフル

スケール・レベルの詳しい調整方法については、メモリ・マッ

プのセクションを参照してください。

外部電圧リファレンスを使用するために必要な SPI 書込みの手

順を以下に示します。

1. レジスタ 0x18E3 を 0x00 に設定して、VCM のエクスポート

をオフにします。

2. レジスタ 0x18E6 を 0x00 に設定して、温度ダイオードのエ

クスポートをオフにします。

3. レジスタ 0x18A6 を 0x01 に設定して、外部電圧リファレン

スをオンにします。

アプリケーションによっては、ADC のゲイン精度を向上させた

り熱ドリフト特性を改善したりするために、外部リファレンス

が必要になることがあります。0.5 V 内部リファレンスの代表的

なドリフト特性を図 75 に示します。

図 75. VREF のドリフト（代表例）

外部電圧リファレンスは、安定した 0.5 V リファレンスでなけれ

ばなりません。ADR130 は、0.5 V リファレンスとして十分な性

能を備えたものの 1 つです。ADR130 を使用して AD9695 に外部

0.5 V リファレンスを与える方法を図 74 に示します。破線部は、

ADR130 を使って外部リファレンスを与える場合の、AD9695 内

の未使用ブロックです。

DC オフセットのキャリブレーション

AD9695 には、ADC の出力から DC オフセットを除去するため

にデジタル・フィルタが組み込まれています。AC カップリング

のアプリケーションでは、レジスタ 0x0701 のビット 7 を 0x1 に、

レジスタ 0x73B のビット 7 を 0x0 に設定することで、このフィ

ルタをイネーブルできます。フィルタは、平均 DC 信号を計算し

て、それを ADC 出力からデジタル的に差し引きます。結果とし

て、出力と DC オフセットの比は 70 dBFS 以上にまで改善され

ます。フィルタは DC 信号のソースを区別しないので、DC の信

号内容を扱うのが目的でない場合にこの機能を使用できます。

フィルタは最大 ±512 コードまで DC を補正しますが、この値を

超えると飽和します。

クロック入力に関する考慮事項

最大限の性能を引き出すには、AD9695 のサンプル・クロック

入力（CLK+ と CLK−）を差動信号で駆動してください。この信

号は通常、トランスまたはクロック・ドライバを介して CLK+ ピ

ンと CLK− ピンに AC カップリングされます。これらのピンは内

部的にバイアスされます。バイアスの追加は必要ありません。

AD9695 の望ましいクロッキング方法を図 76 に示します。低ジ

ッタのクロック・ソースが、RF トランスを使ってシングルエン

ド信号から差動信号に変換されます。

図 76. トランス・カップリング差動クロック

VREF PINAND VFSCONTROL

VFSADJUST

VREFINPUT

0.1µF 0.1µF

VOUTVIN

ADC

INTERNAL0.5V

REFERENCEGENERATOR

SETGND

NCNC

ADR130

15

66

0-0

45

0.503

0.495

0.496

0.497

0.498

0.499

0.500

0.501

0.502

–40 –20 0 20 40 60 80 100

BA

ND

GA

P V

OL

TA

GE

(V

)

JUNCTION TEMPERATURE (°C) 15

66

0-0

46

1:2Z

CLOCK INPUTADC

CLK+

CLK–

100Ω

15

66

0-0

47

http://www.analog.com/jp/ADR130

http://www.analog.com/jp/ADR130


Rev. A － 31/135 －

もう 1 つの選択肢は、図 77 と図 78 に示すように、差動 CML 信

号または LVDS 信号をサンプル・クロック入力ピンに AC カッ

プリングすることです。

図 77. 差動 LVPECL サンプル・クロック

図 78. 差動 CML サンプル・クロック

図 79. クロック出力を AD9695 のクロックに使用

クロックのデューティ・サイクルに関する考慮事項

代表的な高速 ADC は、両方のクロック・エッジを使用してさま

ざまな内部タイミング信号を生成します。AD9695 には内部ク

ロック分周器と、DCS1 および DCS1 からなるデューティ・サイ

クル・スタビライザがあります。

AD9695 の 625 MSPS の速度グレードでは、DCS はデフォルトで

ディスエーブルされます。50 % のクロック・デューティ・サイ

クルを確保できないアプリケーションでは、数倍の周波数を持

つクロックとクロック分周器を組み合わせて使うことを推奨し

ます。

AD9695 の速度グレードが 625 MSPS の場合において、高周波数

のクロックを使用できないときは、レジスタ 0x011C と 0x011E

を使って DCSx をオンにすることを推奨します。AD9695 クロッ

ク入力の各種制御方法を図 80 に示します。分周器の出力から、

50% のデューティ・サイクルと高いスルー・レート（高速エッ

ジ）のクロック信号が内部 ADC に供給されます。

AD9695 の 1300 MSPS の速度グレードでは、DCS はデフォルト

でイネーブルされています。AD9695 のそれぞれのクロック分

周比において、DCS をオンに維持するよう推奨します。

この機能の詳しい使用方法については、メモリ・マップのセクシ

ョンを参照してください。

入力クロック分周器

AD9695 には、入力クロックを１、2、または 4 分周することの

できる入力クロック分周器が組み込まれています。分周比はレ

ジスタ 0x0108 を使って選択します（図 80 参照）。

CLK± 入力の最大周波数は 1.28 GHz で、これが分周器の限界値

です。クロック入力がサンプル・クロックの倍数であるアプリ

ケーションでは、クロック信号を使用する前に、クロック分周器

に適切な分周比をプログラムしてください。これにより、スター

トアップ時の過渡電流を制御することができます。

図 80. クロック分周器回路

AD9695 のクロック分周器は、外部 SYSREF± 入力を使って同期

できます。クロック分周器は有効な SYSREF± 信号でリセットさ

れ、プログラム可能な状態になります。この同期機能によって、

複数デバイスが同時に入力サンプリングを行えるよう、それぞ

れのクロック分周器を揃えることが可能となります。

詳細については、メモリ・マップ・レジスタのセクションを参

照してください。

入力クロック分周器の ½ 周期遅延調整

AD9695 内の入力クロック分周器は、入力クロック・サイクル

の ½ 単位で位相遅延を発生させます。この遅延をチャンネルご

とに独立してイネーブルするには、レジスタ 0x10C をプログラ

ムします。このレジスタを変更しても、JESD204B リンクの安

定性には影響しません。

クロックの微小遅延調整と超微小遅延調整

AD9695 のサンプリング・エッジ・インスタントは、レジスタ

0x0110、0x0111、および 0x0112 への書込みによって調整します。

レジスタ 0x0110 のビット［2:0］で微小遅延、あるいは超微小

遅延を含む微小遅延の選択を有効にします。微小遅延では、16

ステップまたは 192 ステップの遅延オプションでクロック・エ

ッジを遅延させることができます。超微小遅延は、0.25 ps の超

精密ステップでクロック遅延を調整するための符号なし制御で

す。

レジスタ 0x0112 のビット［7:0］により、192 遅延ステップでク

ロックを遅延させるオプションが可能になります。また、レジ

スタ 0x0111 のビット［7:0］により、128 個の超微小遅延ステッ

プでクロックを遅延させるオプションが可能になります。これ

らの値は、チャンネルごとに個別にプログラムできます。超微

小遅延オプションを使用するには、レジスタ 0x0110 のビット

［2:0］のクロック遅延制御を、0x2 または 0x6 に設定します。

AD9695 内のクロック分周器に使用できる制御を図 81 に示しま

す。パイプライン制御時のサンプル精度を維持するために、デ

ジタル遅延回路にも、アナログ遅延回路に適用したものと同じ

遅延設定を適用することを推奨します。

ADCCLOCKINPUT

CLK+

CLK–

150Ω 150Ω

LVDSDRIVER

100ΩDIFFERENTIAL

TRACE100Ω

15

66

0-0

48

ADCCLOCKINPUT

CLK+

CLK–

CMLDRIVER

DIFFERENTIALTRACE

100Ω

15

66

0-0

49

ADC

ADCCLOCKINPUT

CLK+

CLK–

DACCLOCKINPUT

CLKOUT+

CLKOUT–

100Ω

15

66

0-0

50

REG 0x011C,0x011E

REG 0x0108

CLK+

CLK–

÷2

÷4

15

66

0-0

51


Rev. A － 32/135 －

図 81. クロック分周器の位相制御と遅延制御

クロック遅延調整は、SPI 書込みを通じてイネーブルすると直

ちに有効になります。レジスタ 0x0110 でクロックの微小遅延調

整をイネーブルすると、データパスがリセットされます。しか

し、レジスタ 0x0111 と 0x0112 の内容は、JESD204B リンクの安

定性に影響を与えることなく変更することができます。

クロック・カップリングに関する考慮事項

AD9695 のアナログ電源部には、データ変換のさまざまな側面

を制御する領域が数多くあります。クロック領域はアナログ電

源（AVDD1）のピン 49 とピン 64 で供給されます。クロック電

源領域と他のアナログ領域の間のカップリングを最小限に抑え

るために、図 82 に示すように、ピン 49 およびピン 64 に電源 Q

値低減回路（de-Q）を追加することを推奨します。

図 82. クロック領域電源に推奨される De-Q 回路

クロック・ジッタに関する考慮事項

高速で高分解能の ADC は、クロック入力の品質に大きく影響さ

れます。所定の入力周波数（fIN）でアパーチャ・ジッタ（tJ）だ

けを原因とした場合の S/N 比の低下は、次式で計算されます。

SNRJITTER = -20 × log10 (2 × π × fIN × tJ)

この式で、RMS アパーチャ・ジッタは、クロック入力、アナロ

グ入力信号、および ADC のアパーチャ・ジッタ仕様を含むすべ

てのジッタ・ソースの二乗平均平方根を表します。

IF アンダーサンプリング・アプリケーションは、ジッタに対し

て特に敏感です（図 83 を参照）。

図 83. 理想的な S/N 比と入力周波数、ジッタの関係

アパーチャ・ジッタが AD9695 のダイナミック・レンジに影響

する可能性がある場合は、クロック入力をアナログ信号として

扱います。デジタル・ノイズによるクロック信号の変調を避け

るために、クロック・ドライバ用の電源は ADC 出力ドライバの

電源から分離してください。クロックが別のタイプのソース

（ゲーティング、分周、その他の方法）から生成されている場

合は、最終ステップで、オリジナル・クロックによりクロック

のリタイミングを行います。ADC に関連するジッタ性能の詳細

については、アプリケーション・ノート AN-501 とアプリケーシ

ョン・ノート AN-756 を参照してください。

クロックにより生じるさまざまなジッタ値に対する AD9695 の

予測 S/N 比と入力周波数の関係を、図 84 に示します。S/N 比は

次式を使って推定します。

SNR (dBFS) = −10log10

図 84. AD9695 の予測 S/N 比の低下、アナログ入力周波数、

RMS ジッタの関係

PHASECH. B

PHASECH. A

CLK_DIV

0x0108

0x0109 FINE DELAY0x0110,0x0111,0x0112 CHANNEL B

CHANNEL A

CLK INPUT

15

66

0-0

52

PIN 49

100nF

10Ω

FERRITE BEAD

220Ω AT100MHz

DCR ≤ 0.5Ω

PIN 64

AVDD1PLANE

100nF

10Ω

FERRITE BEAD

220Ω AT100MHz

DCR ≤ 0.5Ω

15

66

0-0

53

130

120

110

100

90

80

70

60

50

40

3010 100 1000 10000

SN

R(d

B)


12.5fS

25fS

50fS

100fS

200fS

400fS

800fS

15

66

0-0

54

1010 1010

JITTERADCSNRSNR

70

45

50

55

60

65

10 100 1000

SN

R (

dB

FS

)

INPUT FREQUENCY (MHz) 15

66

0-4

84

25fS

50fS

75fS

100fS

125fS

150fS

175fS


Rev. A － 33/135 －

パワーダウン／スタンバイ・モード

AD9695 には PDWN/STBY ピンがあり、デバイスをパワーダウ

ン・モードまたはスタンバイ・モードに構成できます。デフォ

ルト動作は PDWN です。PDWN/STBY ピンはロジック・ハイ・

ピンです。パワーダウン・モードの場合は JESD204B リンクが

無効になります。パワーダウン・オプションは、レジス

タ 0x003F と 0x0040 を介して設定することもできます。

スタンバイ・モードでは JESD204B リンクが有効で、すべてのコ

ンバータ・サンプルにゼロを送信します。レジスタ 0x0571 のビ

ット 7 を使い、/K/ 文字を選択するようにこの送信を変更してく

ださい。

温度ダイオード

AD9695 には、ダイオード・ベースの温度センサーが備わって

います。ダイオードの出力電圧は、半導体の温度に対応した値

となります。ダイ上には複数のダイオードがありますが、ダイ

の中央部分にある温度ダイオードを使って得られた結果を、ダ

イ全体の代表値と見なすことができます。しかし、1 チャンネ

ルだけを使用する（他のチャンネルはパワーダウン状態にある）

アプリケーションでは、オンになっているチャンネルに対応す

る温度ダイオードの値を読み取ることが推奨されます。AD9695

内のダイオードの位置を図 85 に示します。電圧は VREF ピンに

出力できます。各位置には 2 個のダイオードがあり、一方のサ

イズは他方の 20 倍になっています。ダイ温度の予測は、正確を

期すために、1 ヵ所で 2 個のダイオードを両方とも使用して行う

ことを推奨します。詳細については、アプリケーション・ノー

ト AN-1432 ハイパワー IC の実用的な熱モデリングと測定を参照

してください。

図 85. ダイ内の温度ダイオードの位置

温度ダイオードの電圧は、SPI を使って VREF ピンにエクスポー

トできます。ダイオードをイネーブルまたはディスエーブルす

るには、レジスタ 0x18E6 を使用します。VREF ピンには他の電

圧も同時にエクスポートされる場合がある、という点に注意す

る必要があります。電圧が同時にエクスポートされた場合は、

デバイスが不定な動作をする可能性があります。正しい指示値

が得られるようにするために、このセクションの内容に従って、

他のすべての電圧エクスポート回路をオフにしてください。ダイ

オード電圧の読み取りをイネーブルするために必要な制御機能

のブロック図を、図 86 に示します。

図 86. 温度ダイオード電圧を VREF ピンへ出力するための

レジスタ制御

中央の温度ダイオードのエクスポートに必要な SPI 書込みを以

下に示します（詳細はメモリ・マップのセクションを参照）。

4. レジスタ 0x0008 を 0x03 に設定して、両方のチャンネルを

選択します。

5. レジスタ 0x18E3 を 0x00 に設定して、VCM のエクスポート

をオフにします。

6. レジスタ 0x18A6 を 0x00 に設定して、電圧リファレンスの

エクスポートをオフにします。

7. レジスタ 0x18E6 を 0x01 に設定して、中央にある温度ダイ

オードのうち、サイズが小さい方（1×）の電圧エクスポー

トをオンにします。温度ダイオードの代表的な電圧応答を

図 87 に示します。この電圧がダイ温度を表しますが、精度

を向上させるために、2 個あるダイオードの両方の値を測定

することを推奨します。サイズが 20 倍のダイオードをイネ

ーブルする方法は次のとおりです。

8. レジスタ 0x18E6 を 0x02 にセットして、ペアの 2 個目の中

央温度ダイオード（1 個目の 20 倍のサイズを持つほう）を

オンにします。より正確な結果を得るために 2 個のダイオ

ードを同時に使用する方法については、アプリケーショ

ン・ノート AN-1432 ハイパワー IC の実用的な熱モデリング

と測定を参照してください。

図 87. サイズ 1 の温度ダイオードの代表的電圧応答

測定電圧差（ΔV）とジャンクション温度（°C）の関係を図 88

に示します。

図 88. ジャンクション温度（TJ）と電圧差（ΔV）の関係

ADCA

ADCB

ADC

DIGITAL

VREF

JESD204B DRIVER

TEMPERATURE DIODELOCATIONS

CHANNEL A, CENTRAL,CHANNEL B 1

56

60

-05

6

TEMPERATURE DIODELOCATION SELECT

SPI REGISTER (0x18E6)

VREF PINCONTROL

SPI REGISTER(0x18A6)

CHANNEL A

CENTRALVREF

CHANNEL B

15

66

0-0

57

0.80

0.75

0.70

0.65

0.60

0.55

0.50

–40 –20 0 20


TE

MP

ER

AT

UR

E D

IOD

E V

OL

TA

GE

(V

)

40 60 80 100

15

66

0-0

58

150

–40

–30

–20

–10

0

10

20

30

40

50

60

70

80

90

100

110

120

130

140

60 65 70 75 80 85 90 95 100 105 110

DELTA VOLTAGE (mV)

TJ (

°C)

15

66

0-0

59


Rev. A － 34/135 －

ADC オーバーレンジと高速検出レシーバー・アプリケーションでは、コンバータがクリップ状

態になるタイミングを確実に判定するメカニズムを備えている

ことが望まれます。JESD204B 出力の標準オーバーレンジ・ビ

ットは、有用性の低いアナログ入力の状態に関する情報を提供

します。したがって、フル・スケール値未満でプログラム可能

な閾値を使って、実際にクリップが発生する前に、ゲインを低

下させる時間を取れるようにするのが有効です。さらに、入力

信号のスルー・レートがかなり大きくなる可能性があるので、

この機能の遅延が大きな懸念材料となります。高度にパイプラ

イン化されたコンバータでは、遅延も大きくなります。AD9695

には、閾値をモニタして FD_A ピンと FD_B ピンをアサートす

るために、個々のチャンネル用の高速検出回路が組み込まれて

います。

ADC オーバーレンジ

ADC の入力でオーバーレンジが検出されると、ADC オーバーレ

ンジ・インジケータがアサートされます。オーバーレンジ・イ

ンジケータは、JESD204B リンク内に制御ビットとして組み込

むことができます（CSB > 0 の場合）。このオーバーレンジ・イ

ンジケータの遅延は、サンプル遅延と一致します。

AD9695 は、8 個ある仮想コンバータのオーバーレンジ状態も記

録します。仮想コンバータの詳細については、図 90 を参照して

ください。各仮想コンバータのオーバーレンジ状態は、レジスタ

0x563 にスティッキー・ビットとして登録されます。レジスタ

0x563 の内容は、レジスタ 0x562 を使い、仮想コンバータに関連

するビットをトグルして位置をセットしリセットすることによ

りクリアできます。

高速閾値検出（FD_A および FD_B）

入力信号の絶対値が、プログラム可能な上限閾値レベルを超え

ると、直ちに高速検出ビットがセットされます。FD ビットは、

入力信号の絶対値が下限閾値レベルを下回り、その時間がプロ

グラム可能なドウェル時間を超えた場合のみクリアされます。

この機能はヒステリシスを発生させて、FD ビットの過度のトグ

リングを防ぎます。

上限閾値レジスタと下限閾値レジスタ、およびドウェル時間レ

ジスタの動作を図 89 に示します。

FD インジケータは、入力の大きさが上限閾値高速検出レジスタ

内にプログラムされた値を超えた場合にアサートされます。こ

れらの検出レジスタは、レジスタ 0x0247 とレジスタ 0x0248 に置

かれています。選択された閾値レジスタは、ADC 出力の信号の

大きさと比較されます。上限閾値の高速検出時には、最大で

28 クロック・サイクルの遅延が生じます。上限閾値の概算値は

次式で求められます。

上限閾値の大きさ（dBFS）= 20 log(閾値の大きさ/213)

FD インジケータは、信号が下限閾値未満に低下して、その状態

がプログラムされたドウェル時間だけ持続するまでクリアされ

ません。下限閾値は、レジスタ 0x0249 とレジスタ 0x024A に置

かれた下限閾値高速検出レジスタ内に設定されます。下限閾値

高速検出レジスタは 13 ビット・レジスタで、ADC 出力の信号

の大きさと比較されます。この比較は ADC パイプライン遅延の

影響を受けますが、コンバータの分解能に関しては正確です。

下限閾値の大きさは次式で求められます。

下限閾値の大きさ（dBFS）= 20 log(閾値の大きさ/213)

例えば、−6 dBFS の上限閾値を設定するには、レジスタ 0x0247

と 0x0248 に 0xFFF を書き込みます。–10 dBFS の下限閾値を設定

するには、レジスタ 0x0249 と 0x024A に 0xA1D を書き込みます。

ドウェル時間は、レジスタ 0x24B とレジスタ 0x024C に置かれた

高速検出ドウェル時間レジスタに所望の値を設定することによ

って、1 ～ 65,535 サンプル・クロック・サイクルにプログラム

できます。詳細については、メモリ・マップのセクションを参

照してください（表 47 のレジスタ 0x0040 とレジスタ 0x0245 ～

レジスタ 0x024C）。

図 89. FD_A および FD_B 信号の閾値設定

UPPER THRESHOLD

LOWER THRESHOLD

FD_A OR FD_B

MID

SC

AL

E

DWELL TIME

TIMER RESET BYRISE ABOVE

LOWERTHRESHOLD

TIMER COMPLETES BEFORESIGNAL RISES ABOVELOWER THRESHOLD

DWELL TIME

15

66

0-0

60


Rev. A － 35/135 －

ADC のアプリケーション・モードと

JESD204B Tx コンバータ・マッピング AD9695 には構成設定を変更できる信号パスが含まれていて、

異なるアプリケーションで異なる機能を有効にすることができ

ます。これらの機能は、チップ・アプリケーション・モード・

レジスタ（レジスタ 0x0200）を使って制御します。チップの動

作モードは、このレジスタのビット［3:0］によって制御され、チ

ップ Q 無視はビット 5 によって制御されます。

AD9695 には以下のモードがあります。

• フル帯域幅モード: 2 個の 14 ビット ADC コアがフル・サン

プル・レートで動作します。

• DDC モード: 最大 4 個のデジタル・ダウンコンバータ

（DDC）チャンネル。

チップのアプリケーション・モード選択後は、レジスタ 0ｘ

0201 のビット［3:0］のチップ・デシメーション・レシオを使っ

て、出力デシメーション・レシオが設定されます。出力サンプ

ル・レート = ADC サンプル・レート/チップ・デシメーション・

レシオです。

さまざまなアプリケーション層のモードをサポートするために、

AD9695 は、各サンプル・ストリーム（実数、I、または Q）を

個別の仮想コンバータから生じたものとして扱います。

チャンネル・スワッピングがディスエーブルされているときの、

必要仮想コンバータ数とトランスポート層マッピングを表 12 に

示します。仮想コンバータと、複素出力使用時の DDC 出力との

関係を図 90 に示します。

各 DDC チャンネルは、複素データ成分（実数 + 虚数）に対応す

る 2 つのサンプル・ストリーム（I/Q）か、実数（I）データに対

応する 1 つのサンプル・ストリームを出力します。AD9695 は、

DDC の構成に応じて、最大 8 個の仮想コンバータを使用するよう

に構成することができます。

I/Q サンプルは常にペアでマップされ、I サンプルは 1 つ目の仮

想コンバータに、Q サンプルは 2 つ目の仮想コンバータにマッ

プされます。このトランスポート層マッピングでは、I/Q 出力を

生成するデジタル・ダウンコンバータ・ブロックとともに実際

のコンバータを 1 個使用しても、I/Q 出力を生成する実際のコン

バータを 2 個使用してアナログ・ダウンコンバージョンを行っ

ても、仮想コンバータの数は同じです。

図 91 に、I/Q トランスポート層マッピング用に記述した 2 通り

のシナリオのブロック図を示します。

表 12. 仮想コンバータ・マッピング

Number of Virtual Converters Supported

Chip Operating Mode (Reg. 0x0200, Bits[3:0])

Chip Q Ignore (0x0200, Bit 5)

Virtual Converter Mapping

0 1 2 3 4 5 6 7

1 to 2 Full bandwidth

mode (0x0)

Real or complex

(0x0)

ADC A

samples

ADC B

samples

Unused Unused Unused Unused Unused Unused

1 One DDC mode

(0x1)

Real (I only)

(0x1)

DDC0 I

samples

Unused Unused Unused Unused Unused Unused Unused

2 One DDC mode

(0x1)

Complex (I/Q)

(0x0)

DDC0 I

samples

DDC0 Q

samples


2 Two DDC mode

(0x2)

Real (I only)

(0x1)

DDC0 I

samples

DDC1 I

samples


4 Two DDC mode

(0x2)

Complex (I/Q)

(0x0)

DDC0 I

samples

DDC0 Q

samples

DDC1 I

samples

DDC1 Q

samples

Unused Unused Unused Unused

4 Four DDC mode

(0x3)

Real (I only)

(0x1)

DDC0 I

samples

DDC1 I

samples

DDC2 I

samples

DDC3 I

samples

Unused Unused Unused Unused

8 Four DDC mode

(0x3)

Complex (I/Q)

(0x0)

DDC0 I

samples

DDC0 Q

samples

DDC1 I

samples

DDC1 Q

samples

DDC2 I

samples

DDC2 Q

samples

DDC3 I

samples

DDC3 Q

samples

図 90. DDC と仮想コンバータ・マッピング

DDC 3

OUTPUTINTERFACE

I/QCROSSBAR

MUX

I

Q

I

QQ

CONVERTER 7

REAL/I

CONVERTER 6

REAL/Q

REAL/I

DDC 2

I

Q

I

QQ

CONVERTER 5

REAL/I

CONVERTER 4

REAL/Q

REAL/I

DDC 1

I

Q

I

QQ

CONVERTER 3

REAL/I

CONVERTER 2

REAL/Q

REAL/I

DDC 0

I

Q

I

QQ

CONVERTER 1

REAL/I

CONVERTER 0

REAL/Q

REAL/IREAL/I ADC A

SAMPLINGAT fS

REAL/Q ADC BSAMPLING

AT fS

15

66

0-0

61


Rev. A － 36/135 －

図 91. I/Q トランスポート層マッピング

JESD204BTx

90°PHASE

QCONVERTER 1

ICONVERTER 0I

ADC

ADC

Q

REAL

REALREAL

L LANES

JESD204BTx

DIGITALDOWN-

CONVERSIONQ

CONVERTER 1

ICONVERTER 0

L LANES

I/Q ANALOG MIXINGM = 2

DIGITAL DOWNCONVERSIONM = 2

ADC

15

66

0-0

62


Rev. A － 37/135 －

プログラマブル FIR（有限インパルス応答）フィルタ対応しているモード

AD9695 は以下の動作モードに対応しています（アスタリスク

（*）は畳込みを表す）。

• 各 I/Q チャンネル用の 48 タップ実数フィルタ（図 92 参照）

• DOUT_I[n] = DIN_I[n] * XY_I[n]

• DOUT_Q[n] = DIN_Q[n] * XY_Q[n]

• I チャンネルまたは Q チャンネル用の 96 タップ実数フィルタ

（図 93）

• DOUT_I[n] = DIN_I[n] * XY_I_XY_Q[n]

• DOUT_Q[n] = DIN_Q[n]

• 各 I/Q チャンネル用に直列接続した 24 タップ実数フィルタ

2 個のセット（図 94 参照）

• DOUT_I[n] = DIN_I[n] * X_I[n] * Y_I[n]

• DOUT_Q[n] = DIN_Q[n] * X_Q[n] * Y_Q[n]

• I/Q チャンネル用の 48 タップ実数フィルタ 2 個を使用した

半複素フィルタ（図 95 参照）

• DOUT_I[n] = DIN_I[n]

• DOUT_Q[n] = DIN_Q[n] * XY_Q[n] + DIN_I[n] * XY_I[n]

• I/Q チャンネル用の 24 タップ実数フィルタ 4 個を使用した

全複素フィルタ（図 96 参照）

• DOUT_I[n] = DIN_I[n] * X_I[n] + DIN_Q[n] * Y_Q[n]

• DOUT_Q[n] = DIN_Q[n] * X_Q[n] + DIN_I[n] * Y_I[n]

図 92. 48 タップ実数フィルタ構成

図 93. 96 タップ実数フィルタ構成

ADC BCORE

Q (IMAG) 48-TAP FIRFILTERxyQ [n]

DINQ [n] DOUTQ [n]

ADC ACORE

I (REAL) 48-TAP FIRFILTERxyI [n]

DINI [n] DOUTI [n]I′ (REAL)

PROGRAMMABLE FILTER (PFILT)

Q′ (IMAG)

SIGNALPROCESSING

BLOCKS

JESD204BINTERFACE

15

66

0-0

63

ADC BCORE

Q (IMAG) DINQ [n] DOUTQ [n]

ADC ACORE

I (REAL) 96-TAP FIRFILTER

xIyIxQyQ [n]



Q′ (IMAG)

SIGNALPROCESSING

BLOCKS

JESD204BINTERFACE

15

66

0-0

64


Rev. A － 38/135 －

図 94. 24 タップ実数フィルタ 2 個の直列接続構成

図 95. 48 タップ半複素フィルタ構成

図 96. 24 タップ全複素フィルタ構成

ADC BCORE

Q (IMAG) DINQ [n]

DOUTQ [n]

ADC ACORE


xI [n]

24-TAP FIRFILTER

yI [n]

24-TAP FIRFILTERyQ [n]

24-TAP FIRFILTERxQ [n]



Q′ (IMAG)

SIGNALPROCESSING

BLOCKS

JESD204BINTERFACE

15

66

0-0

65

ADC BCORE

Q (IMAG) DINQ [n] DOUTQ [n]

+

+

ADC ACORE

I (REAL) 0 TO 47DELAY TAPS

48-TAP FIRFILTERxyI [n]

48-TAP FIRFILTERxyQ [n]



Q′ (IMAG)

SIGNALPROCESSING

BLOCKS

JESD204BINTERFACE

15

66

0-0

66

ADC BCORE

Q (IMAG)

DINQ [n]

DOUTQ [n]

+

+

+

+

ADC ACORE


xI [n]

24-TAP FIRFILTER

yI [n]

24-TAP FIRFILTERyQ [n]

24-TAP FIRFILTERxQ [n]



Q′ (IMAG)

SIGNALPROCESSING

BLOCKS

JESD204BINTERFACE

15

66

0-0

67


Rev. A － 39/135 －

プログラミング方法

プログラマブル FIR フィルタをセットアップするには、以下の手

順に従ってください。

1. デバイスへのサンプル・クロックをイネーブルします。

2. モード・レジスタを以下のように設定します。

a. デバイス・インデックスをチャンネル A（I パス）に

設定します（レジスタ 0x0008 = 0x01）。

b. レジスタ 0x0DF8 とレジスタ 0x0DF9 に I パス・モード

（I モード）とゲインを設定します（表 13 と表 14 を参

照）。

c. デバイス・インデックスをチャンネル B（Q パス）に


d. レジスタ 0x0DF8 とレジスタ 0x0DF9 で Q パス・モー

ド（Q モード）とゲインを設定します。

3. プログラマブル・フィルタを起動させるために、少なくとも

5 µs 待機します。

4. 以下の要領で内部シャドウ・レジスタに I パス係数をプロ

グラムします。

a. デバイス・インデックスをチャンネル A（I パス）に


b. レジスタ 0x0E00 〜 0x0E2F に XI 係数をプログラムし

ます（表 15 と表 16 を参照）。

c. レジスタ 0x0F00 〜 0x0F2F に YI 係数をプログラムし


d. レジスタ 0x0F30 にタップ遅延をプログラムします

（この手順はオプションです）。

5. 以下の要領で内部シャドウ・レジスタに Q パス係数をプロ

グラムします。

a. デバイス・インデックスをチャンネル B（Q パス）に


b. レジスタ 0x0DF8 とレジスタ 0x0DF9 に Q パス・モー

ドとゲインを設定します（表 13 と表 14 を参照）。

c. レジスタ 0x0E00 〜 0x0E2F に XQ 係数をプログラムし


d. レジスタ 0x0F00 〜 0x0F2F に YQ 係数をプログラムし


e. レジスタ 0x0F30 にタップ遅延をプログラムします

（この手順はオプションです）。

6. 以下のどちらかの方法を使ってチップ転送ビットを設定し

ます（チップ転送ビットを設定すると、プログラムされた

シャドウ係数がフィルタに適用されます）。

a. チップ転送ビットを設定することによって（レジスタ

0x000F = 0x01）、レジスタ・マップを経由する。

b. 以下の要領で GPIO ピンを経由する。

i. レジスタ 0x0040 〜 0x0042 に、GPIO ピンの 1 つ

をチップ転送ビットとして設定する。

ii. GPIO ピンをトグルしてチップ転送を開始する

（立上がりエッジがトリガされる）。

7. レジスタ 0x0DF8 の I または Q パス・モード・レジスタが

変化する場合は、すべての係数をプログラムし直す必要が

あります。

表 13. レジスタ 0x0DF8 の定義

Bits Description

[7:3] 予備

[2:0] フィルタ・モデル（I モードまたは Q モード）

000: フィルタをバイパス

001: 24 タップ実数フィルタ（X のみ）

010: 48 タップ実数フィルタ（X と Y の両方）

100: 直列接続した 24 タップ実数フィルタ 2 個のセッ

ト（X から Y へ直列接続）

101: 4 個の 24 タップ実数フィルタを使用する A／B チ

ャンネル用の全複素フィルタ（反対側チャンネルも

101 に設定する必要があります）

110: 2 個の 48 タップ実数フィルタ + 48 タップ遅延ラ

インを使用する半複素フィルタ（X と Y の両方）（反

対側チャンネルも 010 に設定する必要があります）

111: 96 タップ実数フィルタ（XI、YI、XQ、および

YQ のすべて）（反対側チャンネルを 000 に設定する

必要があります）

表 14. レジスタ 0x0DF9 の定義

Bits Description

7 予備

[6:4] Y フィルタのゲイン

110: –12 dB の損失

111: –6 dB の損失

000: 0 dB のゲイン



3 予備

[2:0] X フィルタのゲイン

110: –12 dB の損失

111: –6 dB の損失




レジスタ 0x0E00 ～ 0x0F30 の係数を表 15 と表 16 に示します。

係数はすべて Q1.15 フォーマット（符号ビット + 15 個の小数部

ビット）です。


Rev. A － 40/135 －

表 15. I 係数の表（デバイス選択 = 0x1）1

Addr.

Single 24-Tap Filter (I Mode [2:0] = 0x1)

Single 48-Tap Filter (I Mode [2:0] = 0x2)

Two Cascaded 24-Tap Filters (I Mode [2:0] = 0x4)

Full Complex 24-Tap Filters (I Mode [2:0] = 0x5 and Q Mode [2:0] = 0x5)

Half Complex 48-Tap Filters (I Mode [2:0] = 0x6 and Q Mode [2:0] = 0x2)2

I Path 96-Tap Filter (I Mode[2:0] = 0x7 and Q Mode [2:0] = 0x0)3

Q Path 96-Tap Filter (I Mode [2:0] = 0x0 and Q Mode [2:0] = 0x7)3

0x0E00 XI C0 [7:0] XI C0 [7:0] XI C0 [7:0] XI C0 [7:0] XI C0 [7:0] XI C0 [7:0] XQ C48 [7:0]




… … … … … … … …

0x0E2E XI C23 [7:0] XI C23 [7:0] XI C23 [7:0] XI C23 [7:0] XI C23 [7:0] XI C23 [7:0] XQ C71 [7:0]

0x0E2F XI C23 [15:0] XI C23 [15:0] XI C23 [15:0] XI C23 [15:0] XI C23 [15:0] XI C23 [15:0] XQ C71 [15:0]

0x0F00 Unused YI C24 [7:0] YI C0 [7:0] YI C0 [7:0] YI C24 [7:0] YI C24 [7:0] YQ C72 [7:0]




… … … … … … … …

0x0F2E Unused YI C47 [7:0] YI C23 [7:0] YI C23 [7:0] YI C47 [7:0] YI C47 [7:0] YQ C95 [7:0]

0x0F2F Unused YI C47 [15:0] YI C23 [15:0] YI C23 [15:0] YI C47 [15:0] YI C47 [15:0] YQ C95 [15:0]

0x0F30 Unused Unused Unused Unused I path tapped delay Unused Unused

0: 0 tapped delay

(matches C0 in the

filter)

1: 1 tapped delays

…

47: 47 tapped delays

1 「XI Cn」は「I パス X 係数 n」を意味し、「YI Cn」は「I パス Y 係数 n」を意味します。 2 48 タップ半複素フィルタ・モードで I パスを使用する場合は、Q パスがシングル 48 タップ・フィルタ・モードになっている必要があります。 3 96 タップ・フィルタ・モードで I パスを使用する場合は、Q パスがバイパス・モードになっている必要があります。


Rev. A － 41/135 －

表 16. Q 係数の表（デバイス選択 = 0x2）1

Addr.

Single 24-Tap Filter (Q Mode [2:0] = 0x1)

Single 48-Tap Filter (Q Mode [2:0] = 0x2)

Two Cascaded 24-Tap Filters (Q Mode [2:0] = 0x4)

Full Complex 24-Tap Filters (Q Mode [2:0] = 0x5 and I Mode [2:0] = 0x5)

Half Complex 48-Tap Filters (Q Mode [2:0] = 0x6 and I Mode [2:0] = 0x2)2

I Path 96-Tap Filter (Q Mode [2:0] = 0x0 and I Mode [2:0] = 0x7)3

Q Path 96-Tap Filter (Q Mode [2:0] = 0x7 and I Mode [2:0] = 0x0)3

0x0E00 XQ C0 [7:0] XQ C0 [7:0] XQ C0 [7:0] XQ C0 [7:0] XQ C0 [7:0] XI C48 [7:0] XQ C0 [7:0]




… … … … … … … …

0x0E2E XQ C23 [7:0] XQ C23 [7:0] XQ C23 [7:0] XQ C23 [7:0] XQ C23 [7:0] XI C71 [7:0] XQ C23 [7:0]

0x0E2F XQ C23 [15:0] XQ C23 [15:0] XQ C23 [15:0] XQ C23 [15:0] XQ C23 [15:0] XI C71 [15:0] XQ C23 [15:0]

0x0F00 Unused YQ C24 [7:0] YQ C0 [7:0] YQ C0 [7:0] YQ C24 [7:0] YI C72 [7:0] YQ C24 [7:0]




… … … … … … … …

0x0F2E Unused YQ C47 [7:0] YQ C23 [7:0] YQ C23 [7:0] YQ C47 [7:0] YI C95 [7:0] YQ C47 [7:0]

0x0F2F Unused YQ C47 [15:0] YQ C23 [15:0] YQ C23 [15:0] YQ C47 [15:0] YI C95 [15:0] YQ C47 [15:0]

0x0F30 Unused Unused Unused Unused Q path tapped delay Unused Unused

0: 0 tapped delay

(matches C0 in the

filter)

1: 1 tapped delays

…

47: 47 tapped delays

1 「XQ Cn」は「Q パス X 係数 n」を意味し、「YQ Cn」は「Q パス Y 係数 n」を意味します。 2 48 タップ半複素フィルタ・モードで I パスを使用する場合は、Q パスがシングル 48 タップ・フィルタ・モードになっている必要があります。 3 96 タップ・フィルタ・モードで I パスを使用する場合は、Q パスがバイパス・モードになっている必要があります。


Rev. A － 42/135 －

デジタル・ダウンコンバータ（DDC） AD9695 には、フィルタリングを行って出力データ・レートを

下げる 4 個のデジタル・ダウンコンバータ（DDC 0 ～ DDC 3）

があります。このデジタル処理セクションには、1 つの NCO、複

数のデシメーティング FIR フィルタ、1 つのゲイン段、そして複

素数から実数への変換段が 1 つ含まれています。これらの処理ブ

ロックはそれぞれ複数の制御ラインを備えており、個別にイネー

ブルまたはディスエーブルして、必要な処理機能を提供すること

ができます。デジタル・ダウンコンバータは、実数データまたは

複素データを出力するように構成可能です。

DDC は 16 ビット・ストリームを出力します。この動作をイネー

ブルするには、アナログ・コアの出力が 14 ビットであっても、

コンバータのビット数 N をデフォルト値の 16 に設定します。フ

ル帯域幅動作では、テール・ビットをイネーブルしない限り、

ADC 出力は最後に 2 個のゼロが付いた 14 ビット・ワードです。

DDC 入力の I/Q 選択

AD9695 には 2 つの ADC チャンネルと 4 つの DDC チャンネル

があります。各 DDC チャンネルには 2 つの入力ポートがあり、

これらを組み合わせ、I/Q クロスバー・マルチプレクサを通じて

実数入力と複素数入力の両方に対応することができます。実数

信号の場合は、両方の DDC 入力に同じ ADC チャンネルを選択

する必要があります（つまり、DDC 入力ポート I = ADC チャン

ネル A、DDC 入力ポート Q = ADC チャンネル A）。複素信号の

場合は、各 DDC 入力に異なる ADC チャンネルを選択する必要

があります（つまり、DDC 入力ポート I = ADC チャンネル A、

DDC 入力ポート Q = ADC チャンネル B）。

各 DDC への入力は、DDC 入力選択レジスタ（レジスタ 0x0311、

レジスタ 0x0331、レジスタ 0x0351、およびレジスタ 0x0371）で

制御します。DDC の構成方法については表 47 を参照してくだ

さい。

DDC 出力の I/Q 選択

各 DDC チャンネルには 2 つの出力ポートがあり、これらを組み

合わせて実数出力と複素数出力の両方に対応することができま

す。実数出力信号には、DDC 出力ポート I だけを使用します

（DDC 出力ポート Q は無効です）。複素 I/Q 出力信号には、

DDC 出力ポート I と DDC 出力ポート Q の両方を使用します。

各 DDC チャンネルへの I/Q 出力は、DDC 制御レジスタ（レジス

タ 0x0310、0x0330、0x0350、および 0x370）の DDC 複素数-実

数イネーブル・ビット（ビット 3）によって制御します。

チップ・モード・レジスタのチップ Q 無視ビット（レジス

タ 0x0200 のビット 5）は、すべての DDC チャンネルのチップ出

力マルチプレクシングを制御します。すべての DDC チャンネル

が実数出力を使用している場合に、すべての DDC Q 出力ポート

を無視するには、このビットをハイに設定します。いずれかの

DDC チャンネルが複素 I/Q 出力を使用するように設定されてい

る場合、DDC 出力ポート I と DDC 出力ポート Q の両方を使用

するには、このビットをクリアする必要があります。詳細につ

いては図 130 を参照してください。

DDC の概要

ADC がキャプチャするフル・デジタル・スペクトラムの一部を

抽出するために、4 つの DDC ブロックが使われています。これ

らは、広帯域入力信号を必要とする IF サンプリングまたはオー

バーサンプリングのベースバンド無線に使用することを意図し

たものです。

各 DDC ブロックには以下の信号処理段が含まれています。

• 周波数変換段（オプション）

• フィルタリング段

• ゲイン段（オプション）

• 複素数から実数への変換段（オプション）

周波数変換段（オプション）

この段は、位相コヒーレント NCO 1 個と、実数入力信号と複素

入力信号両方の周波数変換に使用できる複数の直交ミキサーで

構成されています。位相コヒーレント NCO は無制限の周波数ホ

ップを可能にしますが、これらの周波数ホップは、すべて 1 つ

の同期イベントにリファレンス・バックされます。また、高速

スイッチング・アプリケーション用に、16 個のシャドウ・レジ

スタも含まれています。この段は、使用可能なデジタル・スペ

クトラムの一部をベースバンドまでシフト・ダウンします。

フィルタリング段

ベースバンドまでシフト・ダウンした後、この段は、レート変

換用の複数のローパス有限インパルス応答（FIR）フィルタを使

って、周波数スペクトラムをデシメートします。このデシメー

ション・プロセスは出力データ・レートを下げ、さらにそれに

よって出力インターフェース・レートを下げます。

ゲイン段（オプション）

範囲をベースバンドまで下げて実数入力信号をミキシングする

と、それに伴い損失が生じるため、この段ではさらに 0 dB また

は 6 dB のゲインを加えてこれを補償します。

複素数から実数への変換段（オプション）

実数出力が必要な場合、この段は fS/4 ミキシング動作を実行し、

信号の複素成分を除去するフィルタを使用して、複素数出力を実

数に変換し直します。

図 97 に、AD9695 内に実装された DDC の詳細ブロック図を示し

ます。

図 98 は、実数入力信号とハーフバンド・フィルタ 4 個

（HB4 + HB3 + HB2 + HB1）を使用するものとして、4 つある

DDC チャンネルのうちの 1 つの使用例を示したものです。この

図には、複素数出力（デシメーション・レート 16）と実数出力

（デシメーション・レート 8）の両方が示されています。


Rev. A － 43/135 －

図 97. DDC の詳細ブロック図

NCO+

MIXER(OPTIONAL)

DECIMATIONFILTERS

REAL/I

DDC 0

I

REAL/I Q

REAL/I

CONVERTER 0

Q CONVERTER 1GA

IN =

0 O

R +

6d

B

CO

MP

LE

X T

O R

EA

LC

ON

VE

RS

ION

(O

PT

ION

AL

)

NCO+

MIXER(OPTIONAL)

DECIMATIONFILTERS

REAL/I

JE

SD

204B

TR

AN

SM

IT I

NT

ER

FA

CE

DDC 1

I

REAL/I Q

REAL/I

CONVERTER 2

Q CONVERTER 3

LJESD204B

LANESAT UP TO16Gbps

GA

IN =

0 O

R +

6d

B

CO

MP

LE

X T

O R

EA

LC

ON

VE

RS

ION

(O

PT

ION

AL

)

NCO+

MIXER(OPTIONAL)

DECIMATIONFILTERS

REAL/I

DDC 2

I

REAL/I Q

REAL/I

CONVERTER 4

Q CONVERTER 5GA

IN =

0 O

R +

6d

B

CO

MP

LE

X T

O R

EA

LC

ON

VE

RS

ION

(O

PT

ION

AL

)

NCO+

MIXER(OPTIONAL)

SYNCHRONIZATIONCONTROL CIRCUITS

SYSREFPIN SYSREF± SYSREF

REGISTER MAPCONTROLS

GPIO PINS

NCO CHANNELSELECTIONCIRCUITS

NCO CHANNEL SELECTION

DCM = DECIMATION

DECIMATIONFILTERS

REAL/I

DDC 3

I

REAL/I Q

REAL/I

CONVERTER 6

Q CONVERTER 7GA

IN =

0 O

R +

6d

B

CO

MP

LE

X T

O R

EA

LC

ON

VE

RS

ION

(O

PT

ION

AL

)

ADC BSAMPLING

AT fS

REAL/Q

ADC ASAMPLING

AT fS

REAL/II/

Q C

RO

SS

BA

R M

UX

15

66

0-0

68


Rev. A － 44/135 －

図 98. DDC の動作理論例（実数入力）

cos(ωt)

0°

90°

I

Q

REAL

BANDWIDTH OFINTEREST

BANDWIDTH OFINTEREST IMAGE

DIGITAL FILTERRESPONSE

DC

DC

ADCSAMPLING

AT fS

REAL REAL

HALF-BAND

FILTER

HB4 FIR

2

HALF-BAND

FILTER

HB3 FIR

2

HALF-BAND

FILTER

HB2 FIR

2

HALF-BAND

FILTER

HB1 FIR

I I

HALF-BAND

FILTER

HB4 FIR

2

HALF-BAND

FILTER

HB3 FIR

2

HALF-BAND

FILTER

HB2 FIR

2

HALF-BAND

FILTER

HB1 FIR

Q Q

ADC

REAL INPUT—SAMPLED AT fS

FILTERING STAGE

4 DIGITAL HALF-BAND FILTERS(HB4 + HB3 + HB2 + HB1)

FREQUENCY TRANSLATION STAGE (OPTIONAL)

NCO TUNES CENTER OFBANDWIDTH OF INTERESTTO BASEBAND

BANDWIDTH OFINTEREST IMAGE(–6dB LOSS DUE TONCO + MIXER)

BANDWIDTH OF INTEREST(–6dB LOSS DUE TONCO + MIXER)

–fS/2 –fS/3 –fS/4 –fS/8 fS/16 fS/8 fS/4 fS/3 fS/2–fS/16

–fS/32 fS/32


–fS/32 fS/32

–sin(ωt)

48-BITNCO

DC

DIGITAL FILTERRESPONSE

DCDC

I

Q

I

Q

2

2

I

Q

REAL/ICOMPLEXTO

REAL

I

Q

GAIN STAGE (OPTIONAL)

0dB OR 6dB GAIN

GAIN STAGE (OPTIONAL)

0dB OR 6dB GAIN

COMPLEX (I/Q) OUTPUTS

DECIMATE BY 16

REAL (I) OUTPUTS

DECIMATE BY 8

COMPLEX TO REALCONVERSION STAGE (OPTIONAL)

fS/4 MIXING + COMPLEX FILTER TO REMOVE Q

–fS/8 fS/16 fS/8–fS/16

–fS/32 fS/32

–fS/8 fS/16 fS/8–fS/16

–fS/32 fS/32

fS/16–fS/16

–fS/32 fS/32

6dB GAIN TOCOMPENSATE FORNCO + MIXER LOSS

6dB GAIN TOCOMPENSATE FORNCO + MIXER LOSS

DOWNSAMPLE BY 2

+6dB

+6dB

+6dB

+6dB

DIGITAL MIXER + NCOFOR fS/3 TUNING, THE FREQUENCY TUNING WORD = ROUND

((fS/3)/fS × 248) = +9.382513

(0x5555_5555_5555)

15

66

0-0

69


Rev. A － 45/135 －

DDC の周波数変換

DDC における周波数変換の概要

周波数変換は、デジタル直交ミキサーを備えた 48 ビット複素

NCO を使用することによって行われます。この段では、IF から

の実数または複素数の入力信号を、ベースバンド複素デジタル

出力に変換します（搬送波周波数 = 0 Hz）。

各 DDC の周波数変換段は個別に制御可能で、DDC 制御レジスタ

（レジスタ 0x0310、0x0330、0x0350、0x0370）のビット［5:4］を

使用することによって、4 つの異なる IF モードをサポートします。

これらの IF モードは次のとおりです。

• 可変 IF モード

• 0 Hz IF またはゼロ IF（ZIF）モード

• fS/4 Hz IF モード

• テスト・モード

可変 IF モード

NCO とミキサーがイネーブルされます。NCO 出力周波数は、IF

周波数のデジタル調整に使用できます。

0 Hz IF （ZIF）モード

ミキサーはバイパスされて、NCO はディスエーブルされます。

fS/4 Hz IF モード

省電力のために、fS/4 モードによる特別なダウンミキシング時

にミキサーと NCO がイネーブルされます。

テスト・モード

入力サンプルが 0.999 から正のフル・スケールまでに強制され

ます。NCO はイネーブルされます。テスト・モードでは、NCO

でデシメーション・フィルタを直接駆動することができます。

図 99 と図 100 に、実数入力と複素入力の両方について周波数変

換段の例を示します。

図 99. DDC NCO の周波数チューニング・ワード選択－実数入力


BANDWIDTH OFINTEREST IMAGE

NCO FREQUENCY TUNING WORD (FTW) SELECTION

48-BIT NCO FTW = MIXING FREQUENCY/ADC SAMPLE RATE × 4096

ADC + DIGITAL MIXER + NCO

REAL INPUT—SAMPLED AT fS

DC

DC–fS/32 fS/32

DC–fS/32 fS/32

cos(ωt)

0°

90°

I

Q

ADCSAMPLING

AT fS

REAL REAL

–sin(ωt)

48-BITNCO

POSITIVE FTW VALUES

NEGATIVE FTW VALUES

COMPLEX

–6dB LOSS DUE TONCO + MIXER


–fS/32 fS/32

48-BIT NCO FTW =ROUND ((fS/3)/fS × 248) = +9.382513

(0x5555_5555_5555)

48-BIT NCO FTW =ROUND ((fS/3)/fS × 248) = –9.382513

(0xAAAA_AAAA_AAAA)

15

66

0-0

70


Rev. A － 46/135 －

図 100. DDC NCO の周波数チューニング・ワード選択－複素入力

NCO FREQUENCY TUNING WORD (FTW) SELECTION

48-BIT NCO FTW = MIXING FREQUENCY/ADC SAMPLE RATE × 248

QUADRATURE ANALOG MIXER +2 ADCs + QUADRATURE DIGITALMIXER + NCO

COMPLEX INPUT—SAMPLED AT fS

–fS/32 fS/32

DC


POSITIVE FTW VALUES

IMAGE DUE TOANALOG I/QMISMATCH

REAL

I

Q

QUADRATURE MIXERI

Q

I

–

+

Q

QI

Q+

+

Q

II

COMPLEX

I

Q

–sin

(ωt)

ADCSAMPLING

AT fS

ADCSAMPLING

AT fS

90°PHASE

48-BITNCO

90°0°

48-BIT NCO FTW =ROUND ((fS/3)/fS × 248) = +9.382513

(0x5555_5555_5555)


–fS/32 fS/32

DC

15

66

0-0

71


Rev. A － 47/135 －

DDC NCO の概要

各 DDC には NCO が 1 つ内蔵されています。各 NCO は、複素指

数周波数（e-jωct）を作成することによって周波数変換プロセス

をイネーブルします。この周波数を入力スペクトラムとミキシ

ングすれば、必要とする周波数帯を DC に変換でき、さらに後

段のローパス・フィルタ・ブロックでそれを除去し、エイリア

シングを防ぐことができます。

可変 IF モードでは、NCO はさらに 2 つの異なるモードをサポー

トします。

DDC NCO プログラマブル・モジュラス・モード

このモードは、単一の搬送波周波数において正確な有理（M/N）

周波数合成が必要なアプリケーションに対して、48 ビットを超

える周波数チューニング精度を実現します。このモードで NCO

をセットアップするには、以下を提供します。

• 48 ビット周波数チューニング・ワード（FTW）

• 48 ビット・モジュラス A ワード（MAW）

• 48 ビット・モジュラス B ワード（MBW）

• 48 ビット位相オフセット・ワード（POW）

DDC NCO コヒーレント・モード

このモードでは無制限の周波数ホップが可能で、この場合は時間

0 における単一の同期イベントが位相の基準になります。この

モードは、異なる周波数帯間での切替え時、位相コヒーレンシ

を維持する必要がある場合に有用です。このモードでは、NCO

をリセットすることなく、任意のチューニング周波数に切り替

えることができます。必要な FTW は 1 つだけですが、NCO に

は、高速スイッチング・アプリケーション用に 16 個のシャド

ウ・レジスタが含まれています。シャドウ・レジスタの選択は、

CMOS GPIO ピンによって制御するか、SPI のレジスタ・マップ

を使用して制御します。このモードで NCO をセットアップする

には、以下を提供します。

• 最大 16 個の 48 ビット FTW。

• 最大 16 個の 48 ビット POW。

• コヒーレント・モードでは、48 ビット MAW をゼロに設定

する必要があります。

1 個の NCO と、設計の他の部分への接続を示すブロック図を、

図 101 に示します。コヒーレント位相アキュムレータ・ブロッ

クには、無制限の周波数ホップを可能にするロジックが含まれ

ています。

図 101. NCO + ミキサーのブロック図

NCO

COS/SINGENERATOR

Q

co

s(x

)

–sin

(x)

Q

I

NCO CHANNEL

SELECTION

SYSREF

DIGITALQUADRATURE

MIXERFTW = FREQUENCY TUNING WORDPOW = PHASE OFFSET WORDMAW = MODULUS A WORD (NUMERATOR)MBW = MODULUS B WORD (DENOMINATOR)

I

COHERENTPHASE

ACCUMULATORBLOCK

48-BITMAW/MBW

MODULUSERROR

NCOCHANNEL

SELECTIONCIRCUITS

I/OCROSSBAR

MUX

SYNCHRONIZATIONCONTROL CIRCUITS

DECIMATIONFILTERS

MAW/MBW

FTW/POW

FTW/POWWRITE INDEX

0

1

15

0

1

15

48-BITFTW/POW

48-BITFTW/POW

48-BITFTW/POW

REGISTERMAP

15

66

0-0

72


Rev. A － 48/135 －

NCO FTW/POW/MAW/MAB の説明

NCO の周波数値は以下の設定によって決まります。

• FTW に入力された 48 ビットの 2 の補数

• MAW に入力された 48 ビットの符号なし数値

• MBW に入力された 48 ビットの符号なし数値

−fS/2 から +fS/2 までの周波数（fS/2 を含まない）は、以下の値を

使って表されます。

• FTW = 0x8000_0000_0000 と MAW = 0x0000_0000_0000 は、

周波数 −fS/2 を表します。

• FTW = 0x0000_0000_0000 と MAW = 0x0000_0000_0000 は、

DC を表します（周波数 0 Hz）。

• FTW = 0x7FFF_FFFF_FFFF と MAW = 0x0000_0000_0000 は、

周波数 +fS/2 を表します。

NCO FTW/POW/MAW/MAB プログラマブル・

モジュラス・モード

プログラマブル・モジュラス・モードにするには、MAW をゼ

ロ以外の値（0x0000_0000_0000 でない値）に設定する必要があ

ります。このモードが必要になるのは、48 ビットを超える周波

数精度が必要とされる場合に限られます。48 ビットを超える精

度を必要とする有理周波数合成条件の一例は、サンプル・レー

トの 1/3 の搬送波周波数です。必要とされる周波数精度が 48 ビ

ット以下の場合は、コヒーレント・モードを使用してください

（NCO FTW/POW/MAW/MAB コヒーレント・モードのセクショ

ンを参照）。

プログラマブル・モジュラス・モードでは、FTW、MAW、

MBW が以下の 4 つの式を満たす必要があります（プログラマブ

ル・モジュラス機能の詳細については、アプリケーション・ノ

ート AN-953 にある DDS アーキテクチャに関する説明を参照）。

（1）

（2）

MAW = mod(248 × M, N) （3）

MBW = N （4）

ここで、

fC は必要な搬送波周波数、

fS は ADC のサンプリング周波数、

M は周波数比を示す有理数の分子を表す整数、

N は周波数比を示す有理数の分母を表す整数、

FTW は NCO FTW を表す 48 ビットの 2 の補数値、

MAW は NCO MAW を表す 48 ビットの符号なし数値（247 未満

でなければならない）、

MBW は NCO MBW を表す 48 ビットの符号なし数値、

mod(x) は剰余関数（例: mod(110,100) = 10、負の数の場合は

mod(–32,10) = –2）、

floor(x) は x 以下で最も大きい整数として定義されます（例:

floor(3.6) = 3）。

式 1 から式 4 までは、デジタル領域における信号のエイリアシ

ング（アナログ信号をデジタル化する際に生じるエイリアシン

グ）に適用されます。M と N は互いに素な整数で、MAW と

MBW も互いに素な整数です。MAW をゼロに設定すると、プロ

グラマブル・モジュラス・ロジックは自動的にディスエーブル

されます。

例えば、ADC のサンプリング周波数（fS）が 625 MSPS で、搬

送波周波数（fC）が 208.6 MHz の場合は次のようになります。

1300

1300,8.417mod

6250

2089

N

M

1300

1300,8.2417mod248floorFTW

= 0x5590_C0AD_03D9

MAW = mod(248 × 2089, 6250) = 0x0000_0000_1117

MBW = 0x0000_0000_186A

実際の搬送波周波数は、次の式に基づいて計算できます。

48_2

S

ACTUALC

fMBW

MAWFTW

f

前出の例における実際の搬送波周波数（fC_ACTUAL）は、次式で得

られます。

48 ビット POW は、複数のチップ間、またはあるチップ内の

個々の DDC チャンネル間における既知の位相関係を作成するた

めに、各 NCO で使用できます。

プログラマブル・モジュラス・モードでは、確定的位相結果を

NCO 内に維持したままで、いつでも FTW レジスタと POW レジ

スタを更新することができます。ただし、NCO が正しく動作す

るように MAW レジスタや MBW レジスタを更新するには、以

下の手順を実行する必要があります。

1. すべての DDC について MAW レジスタと MBW レジスタに

書込みを行います。

2. SPI を通じてアクセスできる DDC ソフト・リセット・ビッ

トを使うことによって、または SYSREF± ピンをアサート

することによって、NCO を同期します（メモリ・マップの

セクションを参照）。

482

),mod( MBW

MAWFTW

N

M

f

ff

s

sc

)),mod(

2floor( 48

s

sc

f

ffFTW


Rev. A － 49/135 －

NCO FTW/POW/MAW/MAB コヒーレント・モード

コヒーレント・モードにするには、 NCO MAW をゼロ

（0x0000_0000_0000）に設定する必要があります。このモード

では、次の式によって NCO FTW を計算できます。

)),mod(

2round( 48

s

sc

f

ffFTW （5）

ここで、

FTW は NCO FTW を表す 48 ビットの 2 の補数値、

fS は ADC のサンプリング周波数、

fC は必要な搬送波周波数、

mod() は剰余関数（例: mod(110,100) = 10、負の数の場合は

mod(–32,10)= –2）、

round() は丸め関数（例: round(3.6) = 4、負の数の場合は

round(–3.4)= –3）。

式 5 は、デジタル領域における信号のエイリアシング（アナロ

グ信号をデジタル化する際に生じるエイリアシング）に適用さ

れます。コヒーレント・モードを使用するには、MAW をゼロ

に設定する必要があります。MAW がゼロのときは、プログラ

マブル・モジュラス・ロジックが自動的にディスエーブルされ

ます。

例えば、ADC のサンプリング周波数（fS）が 1300 MSPS で、搬

送波周波数（fC）が 417.3333 MHz の場合は次のようになります。

NCO_FTW = round =

0x5578_49CE_E73F

実際の搬送波周波数は、次の式に基づいて計算できます。

48_2

SACTUALC

fFTWf

前出の例における実際の搬送波周波数（fC_ACTUAL）は、次式で得

られます。

fC_ACTUAL = = 417.33 MHz

48 ビット POW は、複数のチップ間、またはあるチップ内の

個々の DDC チャンネル間における既知の位相関係を作成するた

めに、各 NCO で使用できます。

コヒーレント・モードでは、確定的位相結果を NCO 内に維持し

たまま、いつでも FTW レジスタと POW レジスタを更新するこ

とができます。

NCO チャンネルの選択

コヒーレント・モードに設定した場合、NCO に必要な FTW は

1 つだけです。このモードでは、NCO をリセットすることなく、

FTW に直接書込みを行うことによって、任意のチューニング周

波数に切り替えることができます。ただし NCO には、すべての

FTW が既知の高速スイッチング・アプリケーション用に、ある

いは次の FTW のセットをキューに入れることが可能な高速スイ

ッチング・アプリケーション用に、16 個のシャドウ・レジスタ

が組み込まれています（図 106 を参照）。以降では、これらの

シャドウ・レジスタを「NCO チャンネル」と呼びます。

図 102 に、NCO チャンネル選択ブロックの簡略ブロック図を示

します。

一度にアクティブにできる NCO チャンネルは 1 つだけで、NCO

チャンネル選択は、CMOS GPIO ピンによって制御するか、レジ

スタ・マップを通じて制御します。

以下のセクションに示すように、それぞれの NCO チャンネル・

セレクタは 3 つの異なるモードをサポートしています。

図 102. NCO チャンネル選択ブロック

1300

33331300.417mod(248

482

1300E_E73F0x5578_49C

NCO CHANNELSELECTION

NCO CHANNEL SELECTIONCOUNTER

GPIOCMOS

PINS

GPIOSELECTION

MUXINC

[0]NCO

REGISTER MAP NCO

CHANNEL SELECTION

0x0314, 0x0334, 0x0354, 0x0374

NCO CHANNEL MODE

[3:0]IN

IN

IN

IN

REGISTERMAP

15

66

0-0

73


Rev. A － 50/135 －

GPIO レベル制御モード

GPIO ピンで選択する NCO チャンネルを特定します。

NCO チャンネルの選択に GPIO レベル制御を使用するには、以

下の手順に従う必要があります。

1. 1 本または複数の GPIO ピンを、NCO チャンネル選択入力

として設定します。NCO チャンネル選択用として設定され

なかった GPIO ピンは、内部でローに接続されます。

a. GPIO_A0 を使用するには、レジスタ 0x0040 のビット

［2:0］に 0x6 を、レジスタ 0x0041 のビット［3:0］に

0x0 を書き込みます。

b. GPIO_B0 を使用するには、レジスタ 0x0040 のビット

［5:3］に 0x6 を、レジスタ 0x0041 のビット［7:4］に


2. NCO 制御レジスタ（レジスタ 0x0314、0x0334、0x0354、

0x0374）のビット［7:4］を、必要な GPIO ピン配置に応じ

て 0x1 から 0x6 までの値に設定することによって、NCO チ

ャンネル・セレクタを GPIO レベル制御モードに設定しま

す。

3. GPIO ピンを通じて、必要な NCO チャンネルを選択します。

GPIO エッジ制御モード

1 本の GPIO ピンのローからハイへの遷移により、選択する

NCO チャンネルを特定します。内部チャンネル選択カウンタは、

SYSREF± または DDC ソフト・リセットによってリセットされ

ます。

NCO チャンネルの選択に GPIO エッジ制御を使用するには、以

下の手順に従う必要があります。

1. 1 本または複数の GPIO ピンを、NCO チャンネル選択入力

として設定します。

a. GPIO_A0 を使用するには、レジスタ 0x0040 のビット

［2:0］に 0x6 を、レジスタ 0x0041 のビット［3:0］に


b. GPIO_B0 を使用するには、レジスタ 0x0040 のビット

［5:3］に 0x6 を、レジスタ 0x0041 のビット［7:4］に



0x0374）のビット［7:4］を、必要な GPIO ピンに応じて

0x8 から 0xB までの値に設定することによって、NCO チャ

ンネル・セレクタを GPIO エッジ制御モードに設定します。


および 0x0374）のビット［3:0］を設定することによって、

NCO チャンネル選択のためのラップ・ポイントを設定しま

す。値を 4 にすると、チャンネル 4 でチャンネル選択がラ

ップされます（例えば 0、1、2、3、4、0、1、2、3、4）。

4. 選択した GPIO ピンがローからハイに遷移すると、NCO チ

ャンネル選択がインクリメントされます。

レジスタ・マップ・モード

NCO チャンネルの選択は、レジスタ・マップを通じて直接制御

されます。


Rev. A － 51/135 －

図 103. 3 つの NCO チャンネルを使用する NCO コヒーレント・モード（B0 を選択）

図 103 に、NCO チャンネルを使用するコヒーレント・モードの

使用例を示します。この例では、NCO チャンネル 0 が能動的に

帯域幅 0（B0）をダウンコンバートする一方で、 NCO チャンネ

ル 1 とチャンネル 2 がスタンバイ・モードになり、それぞれが

帯域幅 1 と帯域幅 2（B1 と B2）に合わせてチューニングされま

す。

位相コヒーレント NCO のスイッチング機能を使用すると、すべ

て位相コヒーレントな周波数ホップを無制限に行うことができ

ます。NCO の初期位相は、SYSREF± 同期から時間 t0 が経過した

時点で確立されます。NCO FTW のスイッチングを行っても、位

相には影響しません。この機能では 1 つの FTW のみが必要です。

ただし、次のホップの待ち行列を作るために 16 のチャンネルす

べてを使用することが必要な場合もあります。

スタートアップ時の SYSREF± 同期後は、基本的に複数チップの

すべての NCO が同期されます。

マルチチャンネル NCO 機能のセットアップ

マルチチャンネル NCO をセットアップする最初のステップは、

FTW をプログラムすることです。AD9695 のメモリ・マップに

は、各 DDC の FTW インデックス・レジスタがあります。この

インデックスは、どの NCO チャンネルがレジスタ・マップから

FTW を受け取るかを決定します。FTW をプログラムする方法を、

順を追って以下に説明します。

1. FTW インデックス・レジスタに、必要な DDC チャンネルを

書き込みます。

2. FTW に必要な値を書き込みます。この値は、ステップ 1 に

述べた NCO チャンネル・インデックスに適用されます。

3. 他の NCO チャンネルについても、ステップ 1 とステップ 2

を繰り返します。

FTW の設定後は、アクティブな NCO チャンネルを選ぶ必要が

あります。この選択は、SPI レジスタまたは外部の GPIO ピンを

通じて行うことができます。SPI を使ってアクティブ NCO チャ

ンネルを選択する方法を、以下で順を追って説明します。

1. NCO チャンネル選択モード（レジスタ 0x0314、0x0334、

0x0354、0x0374 のビット［7:4]）を 0x0 に設定して、SPI 選

択を有効にします。

2. アクティブな NCO チャンネルを選択します（レジスタ

0x0314、0x0334、0x0354、0x0374 のビット［3:0]）。

GPIO CMOS ピンを使ってアクティブ NCO チャンネルを選択す

る方法を、以下で順を追って説明します。

1. NCO チャンネル選択モード（レジスタ 0x0314、0x0334、

0x0354、0x0374 のビット［7:4]）をゼロ以外の値に設定し

て、GPIO ピン選択を有効にします。

2. レジスタ 0x0040、0x0041、0x0042 に書込みを行うことによ

って、GPIO ピンを NCO チャンネル選択入力として設定し

ます。

3. NCO のスイッチングを行うには、GPIO CMOS ピンを外部

で制御します。

NCO の同期

各 NCO には、個別の位相アキュムレータ・ワード（PAW）が

含まれています。各 PAW の初期リセット値はゼロに設定され、

クロック・サイクルごとにインクリメントされます。NCO の瞬

時位相は、PAW、FTW、MAW、MBW、POW を使って計算さ

れます。このアーキテクチャによって、確定的位相結果を NCO

の PAW 内に維持したまま、いつでも FTW レジスタと POW レ

ジスタを更新することができます。

チップ内の複数の PAW を同期させる方法は 2 つあります。

• SPI を使用する方法: DDC 同期制御レジスタ内の DDC ソフ

ト・リセット・ビット（レジスタ 0x0300 のビット 4）を使

い、チップ内のすべての PAW をリセットします。このリセ

ットは、DDC ソフト・リセット・ビットをハイに設定し、

続いてこのビットをローに設定して行います。この方法を

使用できるのは、同じチップ内の DDC チャンネルを同期

する場合に限ります。

• SYSREF± ピンを使用する方法: SYSREF 制御レジスタ（レ

ジスタ 0x0120 とレジスタ 0x0121）で SYSREF± ピンをイネ

ーブルし、DDC 同期制御レジスタ（レジスタ 0x0300 のビ

ット［1:0]）で DDC 同期をイネーブルすると、それ以降に

何らかの SYSREF± イベントが発生した時点で、チップ内

のすべての PAW がリセットされます。この方法は、同じチ

ップ内の DDC チャンネルを同期する場合や、異なるチッ

プ内の DDC チャンネルを同期する場合に使用できます。

fS/2DC

B1

NCO CHANNEL 0CARRIER FREQUENCY 0(ACTIVE)

NCO CHANNEL 1CARRIER FREQUENCY 1(STANDBY)

NCO CHANNEL 2CARRIER FREQUENCY 2(STANDBY)

B2

B0

f0 f1 f2

ACTIVEDDC

15

66

0-0

74


Rev. A － 52/135 －

NCO マルチチップ同期

一部のアプリケーションでは、システムの複数デバイス内にあ

るすべての NCO とローカル・マルチフレーム・クロック

（LMFC）を同期することが求められます。システム内で複数

の NCO チューニング周波数を必要とするアプリケーションでは、

単一の SYSREF パルスを、すべてのデバイスで同時に生成しな

ければならない場合があります。多くのシステムでは、以下の

ような要因で、シングルショットの SYSREF± パルスをすべての

デバイスで生成あるいは受信することが困難です。

• 多くの場合、SYSREF± パルスをイネーブルまたはディスエ

ーブルすることは、非同期イベントです。

• すべてのクロック生成チップがこの機能に対応しているわ

けではありません。

このため AD9695 は、以下のことを可能にする同期トリガリン

グ・メカニズムを内蔵しています。

• システムのスタートアップ時に、すべての NCO と LMFC

をマルチチップ同期する。

• 通常動作時に新しいチューニング周波数を適用した後で、

すべての NCO をマルチチップ同期する。

同期トリガリング・メカニズムは、図 104 に示すようにマスタ

ー／スレーブ管理を使用します。

図 104.マスター／スレーブ同期トリガリングを使用するシステム

各デバイスには、次回同期トリガ・イネーブル（ Next

Synchronization Trigger Enable: NSTE）信号があります。この信

号は、次の SYSREF± 信号で同期イベントを発生させるかどうか

を制御します。スレーブ ADC デバイスは、その NSTE を外部の

スレーブ次回トリガ入力（Slave Next Trigger Input: SNTI）ピンか

らソースする必要があります。マスター・デバイスは、外部の

マスター次回トリガ出力（MNTO）ピン（デフォルト）か、外

部 SNTI ピンのどちらかを使用できます。

この動作のための FD/GPIO ピンの構成については、表 47（レジ

スタ 0x0041 とレジスタ 0x0042）を参照してください。

スタートアップ時の NCO マルチチップ同期

スタートアップ時にトリガリングと SYSREF± を使用する NCO

マルチチップ同期のタイミング図と、必要なイベント・シーケ

ンスを図 105 に示します。このスタートアップ・シーケンスを

使用すると、システム内のすべての NCO と LMFC が一度に同

期されます。

通常動作時の NCO マルチチップ同期

NCO マルチチップ同期のセクションを参照してください。

CLOCKGENERATION

SYSREF±

DEVICE_CLOCK±

MNTO

SNTI

SNTI

SNTI

1 LINK,L LANES

1 LINK,L LANES

1 LINK,L LANES

1 LINK,L LANES

ADC DEVICE 0(MASTER)

ADC DEVICE 1(SLAVE)

ADC DEVICE 2(SLAVE)

ADC DEVICE 3(SLAVE)

MNTO = MASTER NEXT TRIGGER OUTPUT (CMOS)SNTI = SLAVE NEXT TRIGGER INPUT (CMOS) 1

56

60

-07

5


Rev. A － 53/135 －

図 105. スタートアップ時の NCO マルチチップ同期（トリガリングと SYSREF を使用）

DDC ミキサーの説明

バイパスされていない場合（レジスタ 0x0200 ≠ 0x00）、デジ

タル直交ミキサーはアナログ直交ミキサーと同様に動作します。

このミキサーは、NCO 周波数をローカル発振器として使用し、

入力信号（実数または複素数）のダウンコンバージョンを行い

ます。実数入力信号の場合は、実数ミキサー動作（2 個の乗算

器を使用）が実行されます。複素入力信号の場合は、複素ミキ

サー動作（4 個の乗算器と 2 個の加算器を使用）が実行されます。

実数入力または複素入力の選択は、DDC 制御レジスタ（レジス

タ 0x0310、0x0330、0x0350、0x0370）のビット 7 を使用し、

DDC ブロックごとに個別に制御できます。

DDC NCO およびミキサーの損失と SFDR

実数入力信号をベースバンドにミキシングする場合、負のイメ

ージのフィルタリングによって信号に −6 dB の損失が生じます。

さらに、NCO によっても −0.05 dB の損失が生じます。つまり、

ベースバンドにミキシングされた実数入力信号の合計損失は

−6.05 dB になります。このため、DDC ゲイン段で 6 dB のゲイン

をイネーブルすることによってユーザがこの損失を補償し、出

力ビットのフル・スケール内で信号のダイナミック・レンジの

中心位置を修正することが推奨されます（DDC ゲイン段のセク

ションを参照）。

複素入力信号をベースバンドにミキシングする場合（I および Q

DDC 入力が別の ADC から来る場合）、複素ミキサーを通過後

に各 I/Q サンプルが到達できる最大値は、1.414 × フル・スケー

ルです。I/Q サンプルのオーバーレンジを避け、データ・ビット

幅を実数ミキシングと揃えるために、複素信号のミキサーには

–3.06 dB の損失が生じます。さらに、NCO によっても −0.05 dB

の損失が生じます。ベースバンドまでミキシングされた複素入

力信号の合計損失は –3.11 dB です。

最も厳しい条件下での NCO からのスプリアス信号は、すべての

出力周波数で 102 dBc SFDR より大きくなります。

DDC デシメーション・フィルタ

周波数変換段の後には、出力データ・レートを下げるために使

用される複数のデシメーション・フィルタ段があります。対象

となる搬送波を DC までチューン・ダウンした後は（搬送波周

波数 = 0 Hz）、これらのフィルタがサンプル・レートを効率的

に下げる一方で、対象帯域幅付近の不要な隣接搬送波から十分

にエイリアスを除去することができます。

図 106 に、デシメーション・フィルタ段の簡略ブロック図を示

します。表 17 は、異なる FIR フィルタ・ブロックのフィルタ特

性を示したものです。

また、異なるフィルタを組み込むことによって選択できる、さ

まざまなフィルタ構成を表 18 ～表 20 に示します。いずれの場

合も、DDC フィルタリング段は、使用可能な出力帯域幅の 80 %、

±0.005 dB 未満のパスバンド・リップル、および 100 dB を超え

るストップ・バンド・エイリアス除去を実現します。


Rev. A － 54/135 －

図 106. DDC デシメーション・フィルタのブロック図

表 17. DDC デシメーション・フィルタの特性

Filter Name Filter Type Decimation Ratio

Pass Band (rad/sec)

Stop Band (rad/sec)

Pass-Band Ripple (dB)

Stop-Band Attenuation (dB)

HB4 FIR low-pass 2 0.1 x π/2 1.9 x π/2 <±0.001 >100




TB2 FIR low-pass 3 0.4 x π/3 1.6 x π/3 <±0.002 >100

TB11 FIR low-pass 3 0.8 x π/3 1.2 x π/3 <±0.005 >100

FB2 FIR low-pass 5 0.4 x π/5 1.6 x π/5 <±0.001 >100

1 TB1 は DDC0 と DDC1 においてのみ対応しています。

DECIMATION FILTERS DCM = 3

FIR = FINITE IMPULSE RESPONSE FILTERDCM = DECIMATION

HB1FIR

TB1FIR

DCM = 2

HB4FIR

TB2FIR

DCM = 3

DCM = 3

DCM = 2

HB4FIR

DCM = 2

FB2FIR

DCM = 5

FB2FIR

DCM = 5

DCM = 2

TB1FIR

HB1FIR

DCM = 3

I

TB2FIR

Q

I

Q

HB3FIR

DCM = 2

HB2FIR

DCM = 2

HB3FIR

DCM = 2

HB2FIR

DCM = 2Q

I

Q

I

Q

I

I

Q

I

Q

I

Q

I

I

Q

Q

NCOAND

MIXERS(OPTIONAL)

NOTES1. TB1 IS ONLY SUPPORTED IN DDC0 AND DDC1

GA

IN =

0d

B O

R +

6d

B

CO

MP

LE

X T

O R

EA

L C

ON

VE

RS

ION

(OP

TIO

NA

L)

15

66

0-0

77


Rev. A － 55/135 －

表 18. DDC フィルタの構成1

ADC Sample Rate DDC Filter Configuration

Real (I) Output Complex (I/Q) Outputs Alias Protected Bandwidth

Ideal SNR Improvement (dB)2

Decimation

Ratio

Sample

Rate

Decimation

Ratio Sample Rate

fS HB1 1 fS 2 fS/2 (I) + fS/2 (Q) fS/2 × 80% 1

fS TB13 N/A N/A 3 f fS/3 (I) + fS/3 (Q) fS/3 × 80% 2.7

fS HB2 + HB1 2 fS/2 4 fS/4 (I) + fS/4 (Q) fS/4 × 80% 4

fS TB2 + HB1 3 fS/3 6 fS/6 (I) + fS/6 (Q) fS/6 × 80% 5.7

fS HB3 + HB2 + HB1 4 fS/4 8 fS/8 (I) + fS/8 (Q) fS/8 × 80% 7

fS FB2 + HB1 5 fS/5 10 fS/10 (I) + fS/10 (Q) fS/10 × 80% 8

fS TB2 + HB2 + HB1 6 fS/6 12 fS/12 (I) + fS/12 (Q) fS/12 × 80% 8.8

fS FB2 + TB13 N/A N/A 15 fS/15 (I) + fS/15 (Q) fS/15 × 80% 9.7

fS HB4 + HB3 + HB2 + HB1 8 fS/8 16 fS/16 (I) + fS/16 (Q) fS/16 × 80% 10

fS FB2 + HB2 + HB1 10 fS/10 20 fS/20 (I) + fS/20 (Q) fS/20 × 80% 11

fS TB2 + HB3 + HB2 + HB1 12 fS/12 24 fS/24 (I) + fS/24 (Q) fS/24 × 80% 11.8

fS HB2 + FB2 + TB13 N/A N/A 30 fS/30 (I) + fS/30 (Q) fS/30 × 80% 12.7

fS FB2 + HB3 + HB2 + HB1 20 fS/20 40 fS/40 (I) + fS/40 (Q) fS/40 × 80% 14

fS TB2 + HB4 + HB3 + HB2 + HB1 24 fS/24 48 fS/48 (I) + fS/48 (Q) fS/48 × 80% 14.8

1 N/A は該当しないことを意味します。 2 オーバーサンプリングによる理論的 S/N 比の改善 + フィルタリング > 10log（帯域幅/fS/2）。 3 TB1 は DDC0 と DDC1 においてのみ対応しています。

表 19. DDC フィルタの構成（fS = 1300 MSPS）1

ADC Sample Rate (MSPS) DDC Filter Configuration

Real (I) Output Complex (I/Q) Outputs Alias-Protected Bandwidth (MHz)

Decimation Ratio

Sample Rate (MSPS)

Decimation Ratio

Sample Rate (MSPS)

1300 HB1 1 1300 2 650 (I) + 650 (Q) 520

1300 TB12 N/A N/A 3 433.33 (I) + 433.33 (Q) 346.67

1300 HB2 + HB1 2 650 4 325 (I) + 325 (Q) 260

1300 TB2 + HB1 3 433.33 6 216.67 (I) + 216.67

(Q)

173.33

1300 HB3 + HB2 + HB1 4 325 8 162.5 (I) + 162.5 (Q) 130

1300 FB2 + HB1 5 260 10 130 (I) + 130 (Q) 104

1300 TB2 + HB2 + HB1 6 216.67 12 108.33 (I) + 108.33

(Q)

86.67

1300 FB2 + TB12 N/A N/A 15 86.67 (I) + 86.67 (Q) 69.33

1300 HB4 + HB3 + HB2 + HB1 8 162.5 16 81.25 (I) + 81.25 (Q) 65

1300 FB2 + HB2 + HB1 10 130 20 65 (I) + 65 (Q) 52

1300 TB2 + HB3 + HB2 + HB1 12 108.33 24 54.16 (I) + 54.16 (Q) 43.33

1300 HB2 + FB2 + TB12 N/A N/A 30 43.44 (I) + 43.44 (Q) 34.67

1300 FB2 + HB3 + HB2 + HB1 20 65 40 32.5 (I) + 32.5 (Q) 26

1300 TB2 + HB4 + HB3 + HB2 + HB1 24 54.16 48 27.08 (I) + 27.08 (Q) 21.67

1 N/A は該当しないことを意味します。 2 TB1 は DDC0 と DDC1 においてのみ対応しています。


Rev. A － 56/135 －

表 20. DDC フィルタの構成（fS = 625 MSPS）1

ADC Sample Rate (MSPS) DDC Filter Configuration

Real (I) Output Complex (I/Q) Outputs Alias-Protected Bandwidth (MHz)

Decimation Ratio

Sample Rate (MSPS)

Decimation Ratio

Sample Rate (MSPS)

625 HB1 1 625 2 312.5 (I) + 312.5 (Q) 250

625 TB12 N/A N/A 3 208.33 (I) + 208.33

(Q)

166.67

625 HB2 + HB1 2 312.5 4 156.25 (I) + 156.25

(Q)

125

625 TB2 + HB1 3 208.33 6 104.17 (I) + 104.17

(Q)

83.33

625 HB3 + HB2 + HB1 4 156.25 8 78.125 (I) + 78.125

(Q)

62.5

625 FB2 + HB1 5 125 10 62.5 (I) + 62.5 (Q) 50

625 TB2 + HB2 + HB1 6 104.17 12 52.08 (I) + 52.08 (Q) 41.67

625 FB2 + TB12 N/A N/A 15 41.67 (I) + 41.67 (Q) 33.33

625 HB4 + HB3 + HB2 + HB1 8 78.125 16 39.06 (I) + 39.06 (Q) 31.25

625 FB2 + HB2 + HB1 10 62.5 20 31.25 (I) + 31.25 (Q) 25

625 TB2 + HB3 + HB2 + HB1 12 52.08 24 26.04 (I) + 26.04 (Q) 20.83

625 HB2 + FB2 + TB12 N/A N/A 30 20.83 (I) + 20.83 (Q) 16.67

625 FB2 + HB3 + HB2 + HB1 20 31.25 40 15.625 (I) + 15.625

(Q)

12.5

625 TB2 + HB4 + HB3 + HB2 + HB1 24 26.04 48 13.02 (I) + 13.02 (Q) 10.42

1 N/A は該当しないことを意味します。 2 TB1 は DDC0 と DDC1 においてのみ対応しています。

HB4 フィルタの説明

最初のフィルタはデシメーション・レート 2、ハーフバンドの

ローパス FIR フィルタ（HB4）で、これは、低消費電力を実現

できるように最適化された 11 タップ、対称、固定係数のフィル

タ実装を使用しています。HB4 フィルタは、複素出力（デシメ

ーション・レート 16）または実数出力（デシメーション・レー

ト 8）が有効になっている場合だけ使われ、それ以外ではバイ

パスされます。HB4 フィルタの係数と応答を表 21 と図 107 に示

します。

表 21. HB4 フィルタの係数

HB4 Coefficient Number

Normalized Coefficient

Decimal Coefficient (15-Bit)

C1, C11 +0.006042 +99

C2, C10 0 0

C3, C9 −0.049377 −809

C4, C8 0 0

C5, C7 +0.293335 +4806

C6 +0.5 +8192

図 107. HB4 フィルタの応答

–160

–140

–120

–100

–80

–60

–40

–20

0

20

0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0

MA

GN

ITU

DE

(d

B)

NORMALIZED FREQUENCY (× Π RAD/s) 15

66

0-0

78


Rev. A － 57/135 －


2 番目のフィルタはデシメーション・レート 2、ハーフバンドの



タ実装を使用しています。HB3 フィルタは、複素出力（デシメ

ーション・レート 8 または 16）もしくは実数出力（デシメーシ

ョン・レート 4 または 8）が有効になっている場合だけ使われ、

それ以外ではバイパスされます。HB3 フィルタの係数と応答を

表 22 と図 108 に示します。





C1, C11 +0.006638 +435

C2, C10 0 0

C3, C9 −0.051056 −3346

C4, C8 0 0

C5, C7 +0.294418 +19,295

C6 +0.500000 +32,768



3 番目のフィルタはデシメーション・レート 2、ハーフバンドの



タ実装を使用しています。

HB2 フィルタは、複素出力または実数出力（デシメーション・

レート 4、8、または 16）が有効になっている場合だけ使われ、

それ以外ではバイパスされます。

HB2 フィルタの係数と応答を表 23 と図 109 に示します。





C1, C19 +0.000671 +88

C2, C18 0 0

C3, C17 −0.005325 −698

C4, C16 0 0

C5, C15 +0.022743 +2981

C6, C14 0 0

C7, C13 −0.074181 −9723

C8, C12 0 0

C9, C11 +0.306091 +40120

C10 +0.5 +65536


–160

–140

–120

–100

–80

–60

–40

–20

0

20

0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0

MA

GN

ITU

DE

(d

B)


66

0-0

79

–160

–140

–120

–100

–80

–60

–40

–20

0

20

0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0

MA

GN

ITU

DE

(d

B)


66

0-0

80


Rev. A － 58/135 －


4 番目で最後のフィルタはデシメーション・レート 2、ハーフバ

ンドのローパス FIR フィルタ（HB1）で、これは、低消費電力

を実現できるように最適化された 63 タップ、対称、固定係数の

フィルタ実装を使用しています。HB1 フィルタは常にイネーブ

ルされており、バイパスすることはできません。

HB1 フィルタの係数と応答を表 24 と図 110 に示します。





C1, C63 −0.000019 −10

C2, C62 0 0

C3, C61 +0.000072 +38

C4, C60 0 0

C5, C59 −0.000195 −102

C6, C58 0 0

C7, C57 +0.000443 +232

C8, C56 0 0

C9, C55 −0.000891 −467

C10, C54 0 0

C11, C53 +0.001644 +862

C12, C52 0 0

C13, C51 −0.002840 −1489

C14, C50 0 0

C15, C49 +0.004654 +2440

C16, C48 0 0

C17, C47 −0.007311 −3833

C18, C46 0 0

C19, C45 +0.011122 +5831

C20, C44 0 0

C21, C43 −0.016554 −8679

C22, C42 0 0

C23, C41 0.024420 12803

C24, C40 0 0

C25, C39 −0.036404 −19086

C26, C38 0 0

C27, C37 +0.056866 +29814

C28, C36 0 0

C29, C35 −0.101892 −53421

C30, C34 0 0

C31, C33 +0.316883 +166138

C32 +0.5 +262144


TB2 フィルタの説明

TB2 は、低消費電力を実現できるように最適化された 26 タップ、

対称、固定係数のフィルタ実装を使用しています。TB2 フィル

タは、デシメーション・レシオを 6、12、または 24 とする必要

がある場合のみ使用します。TB2 フィルタの係数と応答を表 25

と図 111 に示します。

表 25.TB2 フィルタの係数

TB2 Coefficient Number



C1, C26 −0.000191 −50

C2, C25 −0.000793 +208

C3, C24 −0.001137 −298

C4, C23 +0.000916 +240

C5, C22 +0.006290 +1649

C6, C21 +0.009823 +2575

C7, C20 +0.000916 +240

C8, C19 −0.023483 −6156

C9, C18 −0.043152 −11312

C10, C17 −0.019318 −5064

C11, C16 +0.071327 +18698

C12, C15 +0.201172 +52736

C13, C14 +0.297756 +78055

図 111. TB2 フィルタの応答

–160

–140

–120

–100

–80

–60

–40

–20

0

20

0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0

MA

GN

ITU

DE

(d

B)


66

0-0

81

–160

–140

–120

–100

–80

–60

–40

–20

0

20

0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0

MA

GN

ITU

DE

(d

B)


66

0-0

82


Rev. A － 59/135 －

TB1 フィルタの説明

TB1 はデシメーション・レート 3 のローパス FIR フィルタで、

76 タップ、対称、固定係数のフィルタ実装を使用しています。

TB1 フィルタの係数を表 26 に、TB1 フィルタの応答を図 112 に

示します。TB1 は DDC0 と DDC1 においてのみ対応しています。

表 26. TB1 フィルタの係数

TB1 Coefficient Number



1, 76 −0.000023 −96

2, 75 −0.000053 −224

3, 74 −0.000037 −156

4, 73 +0.000090 +379

5, 72 +0.000291 +1220

6, 71 +0.000366 +1534

7, 70 +0.000095 +398

8, 69 −0.000463 −1940

9, 68 −0.000822 −3448

10, 67 −0.000412 −1729

11, 66 +0.000739 +3100

12, 65 +0.001665 +6984

13, 64 +0.001132 +4748

14, 63 −0.000981 −4114

15, 62 −0.002961 −12418

16, 61 −0.002438 −10226

17, 60 +0.001087 +4560

18, 59 +0.004833 +20272

19, 58 +0.004614 +19352

20, 57 −0.000871 −3652

21, 56 −0.007410 −31080

22, 55 −0.008039 −33718

23, 54 +0.000053 +222

24, 53 +0.010874 +45608

25, 52 +0.013313 +55840

26, 51 +0.001817 +7620

27, 50 −0.015579 −65344

28, 49 −0.021590 −90556

29, 48 −0.005603 −23502

30, 47 +0.022451 +94167

31, 46 +0.035774 +150046

32, 45 +0.013541 +56796

33, 44 −0.034655 −145352

34, 43 −0.066549 −279128

35, 42 −0.035213 −147694

36, 41 +0.071220 +298720

37, 40 +0.210777 +884064

38, 39 +0.309200 +1296880

図 112. TB1 フィルタの応答

MA

GN

ITU

DE

(d

B)

NORMALIZED FREQUENCY (× Π RAD/s)

–160

–140

–120

–100

–80

–60

–40

–20

0

20

0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0

15

66

0-0

83


Rev. A － 60/135 －

FB2 フィルタの説明

FB2 はデシメーション・レート 5 のローパス FIR フィルタで、

48 タップ、対称、固定係数のフィルタ実装を使用しています。

FB2 フィルタの係数を表 27 に、FB2 フィルタの応答を図 113 に

示します。

表 27.FB2 フィルタの係数

FB2 Coefficient Number



1, 48 +0.000007 7

2, 47 −0.000004 −4

3, 46 −0.000069 −72

4, 45 −0.000244 −256

5, 44 −0.000544 −570

6, 43 −0.000870 −912

7, 42 −0.000962 −1009

8, 41 −0.000448 −470

9, 40 +0.000977 +1024

10, 39 +0.003237 +3394

11, 38 +0.005614 +5887

12, 37 +0.006714 +7040

13, 36 +0.004871 +5108

14, 35 −0.001011 −1060

15, 34 −0.010456 −10964

16, 33 −0.020729 −21736

17, 32 −0.026978 −28288

18, 31 −0.023453 −24592

19, 30 −0.005608 −5880

20, 29 +0.027681 +29026

21, 28 +0.072720 +76252

22, 27 +0.121223 +127112

23, 26 +0.162346 +170232

24, 25 +0.185959 +194992

図 113. FB2 フィルタの応答

DDC ゲイン段

各 DDC は、個別に制御されるゲイン段を内蔵しています。ゲイ

ンは、0 dB または 6 dB のどちらかを選択できます。実数入力信

号をベースバンドにミキシングする場合は、6 dB のゲインをイ

ネーブルして、出力ビットのフル・スケール内で信号のダイナ

ミック・レンジの中心位置を修正することが推奨されます。

複素入力信号をベースバンドにミキシングする場合は、すでに

ミキサーが出力ビットのフル・スケール内で信号のダイナミッ

ク・レンジの中心位置を修正しているので、新たにゲインを補

償する必要はありません。ただし、信号強度が低い場合は、オ

プションで 6 dB のゲイン補償が可能です。複素数から実数への

変換段を使用する場合、HB1 FIR フィルタの 1/2 ダウンサンプル

部分はバイパスされます。TB1 フィルタに 6 dB のゲイン段はあ

りません。

–160

–140

–120

–100

–80

–60

–40

–20

0

20

0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0

MA

GN

ITU

DE

(d

B)


66

0-0

84


Rev. A － 61/135 －

DDC の複素数から実数への変換

各 DDC は複素数から実数への変換ブロックを内蔵しており、こ

れらのブロックは個別に制御されます。複素数から実数への変

換段は、フィルタリング段の最終フィルタ（HB1 FIR）と fS/4 複

素ミキサーを再使用して信号をアップコンバートします。信号の

アップコンバート後は複素ミキサーの Q 部分が不要になるので、

この部分は除外されます。TB1 フィルタは、複素数から実数へ

の変換をサポートしていません。

図 114 に、複素数から実数への変換段の簡略ブロック図を示し

ます。

図 114. 複素数から実数への変換ブロック

LOW-PASSFILTER

2I

Q

REAL

HB1 FIR

LOW-PASSFILTER

2

HB1 FIR

0

1

COMPLEX TOREAL ENABLE

Q

90°

0°

+

–

COMPLEX TO REAL CONVERSION

I

Q

I

Q

GAIN STAGE

cos(wt)

sin(wt)

I/REAL

0dBOR6dB

0dBOR6dB

0dBOR6dB

0dBOR6dB

fS/4

15

66

0-0

85


Rev. A － 62/135 －

DDC ミックスド・デシメーション設定

AD9695 は、デシメーション・レートの異なる複数の DDC もサ

ポートしています。このシナリオでは、チップのデシメーショ

ン・レシオを、すべての DDC チャンネルの中で最も低いデシメ

ーション・レシオに設定する必要があります。チップのデシメ

ーション・レシオのサンプル・レートと一致させるために、よ

り高いデシメーション・レシオを持つ DDC のサンプルが繰り返

されます。2 の整数倍のミックスド・デシメーション・レシオ

だけがサポートされています。例えば、デシメーション・レシ

オ 1、2、4、8、16 はまとめてミキシング可能です。同様に、デ

シメーション・レシオ 3、6、12、24、48、あるいはデシメーシ

ョン・レシオ 5、10、20、40 も、まとめてミキシング可能です。

5、10、20、40 も、まとめてミキシング可能です。

表 28 に、チップのデシメーション・レシオと DDC のデシメー

ション・レシオが異なる場合の DDC サンプル・マッピングを示

します。

例えば、チップのデシメーション・レシオが 4 に設定されてい

て、DDC0 が HB2 + HB1 フィルタ（複素出力のデシメーショ

ン・レシオは 4）を、DDC1 が HB4 + HB3 + HB2 + HB1 フィルタ

（実数出力のデシメーション・レシオは 8）を使用するように

設定されている場合、DDC1 は、その出力データを DDC0 出力

1 回につき 2 回繰り返します。最終的な出力サンプルを表 29 に

示します。

表 28. チップのデシメーション・レシオ（DCM）が DDC の DCM と一致しない場合のサンプル・マッピング

Sample Index DDC DCM = Chip DCM DDC DCM = 2 × Chip DCM DDC DCM = 4 × Chip DCM DDC DCM = 8 × Chip DCM

0 N N N N

1 N + 1 N N N

2 N + 2 N + 1 N N

3 N + 3 N + 1 N N

4 N + 4 N + 2 N + 1 N

5 N + 5 N + 2 N + 1 N

6 N + 6 N + 3 N + 1 N

7 N + 7 N + 3 N + 1 N

8 N + 8 N + 4 N + 2 N + 1

9 N + 9 N + 4 N + 2 N + 1

10 N + 10 N + 5 N + 2 N + 1

11 N + 11 N + 5 N + 2 N + 1

12 N + 12 N + 6 N + 3 N + 1

13 N + 13 N + 6 N + 3 N + 1

14 N + 14 N + 7 N + 3 N + 1

15 N + 15 N + 7 N + 3 N + 1

16 N + 16 N + 8 N + 4 N + 2

17 N + 17 N + 8 N + 4 N + 2

18 N + 18 N + 9 N + 4 N + 2

19 N + 19 N + 9 N + 4 N + 2

20 N + 20 N + 10 N + 5 N + 2

21 N + 21 N + 10 N + 5 N + 2

22 N + 22 N + 11 N + 5 N + 2

23 N + 23 N + 11 N + 5 N + 2

24 N + 24 N + 12 N + 6 N + 3

25 N + 25 N + 12 N + 6 N + 3

26 N + 26 N + 13 N + 6 N + 3

27 N + 27 N + 13 N + 6 N + 3

28 N + 28 N + 14 N + 7 N + 3

29 N + 29 N + 14 N + 7 N + 3

30 N + 30 N + 15 N + 7 N + 3

31 N + 31 N + 15 N + 7 N + 3


Rev. A － 63/135 －

表 29. チップ DCM = 4、DDC0 DCM = 4（複素数）、DDC1 DCM = 8（実数）1

DDC Input Samples

DDC0 DDC1

Output Port I Output Port Q Output Port I Output Port Q

N I0[N] Q0[N] I1[N] Not applicable

N + 1 I0[N] Q0[N] I1[N] Not applicable



N + 4 I0[N + 1] Q0[N + 1] I1[N] Not applicable




N + 8 I0[N + 2] Q0[N + 2] I1[N + 1] Not applicable








1 DCM はデシメーションを意味します。


Rev. A － 64/135 －

DDC 構成例

表 30 に、複数の DDC 構成例におけるレジスタ設定を示します。表に記載の帯域幅は、通過帯域リップルが −0.005 dB 未満、ストップ・

バンド・エイリアス除去が 100 dB を上回るものです。

表 30. DDC 構成例（ADC チャンネル・ペアあたり）

Chip Application Layer

Chip Decimation Ratio

DDC Input Type

DDC Output Type

Bandwidth Per DDC1

No. of Virtual Converters Required Register Settings

One DDC 2 Complex Complex 40% × fS 2 0x0200 = 0x01 (one DDC; I/Q selected)

0x0201 = 0x01 (chip decimate by 2)

0x0310 = 0x83 (complex mixer; 0 dB gain; variable IF;

complex outputs; HB1 filter)

0x0311 = 0x04 (DDC I Input = ADC Channel A; DDC Q input

= ADC Channel B)

0x0316, 0x0317, 0x0318, 0x0319, 0x031A, 0x031B, 0x031D,

0x031E, 0x031F, 0x0320, 0x0321, 0x0322 = FTW and POW

set as required by application for DDC0

Two DDCs 4 Complex Complex 20% × fS 4 0x0200 = 0x02 (two DDCs; I/Q selected)


0x0310, 0x0330 = 0x80 (complex mixer; 0 dB gain; variable

IF; complex outputs; HB2+HB1 filters)

0x0311, 0x0331 = 0x04 (DDC I input = ADC Channel A; DDC

Q input = ADC Channel B)

0x0316, 0x0317, 0x0318, 0x0319, 0x031A, 0x031B, 0x031D,



0x0336, 0x0337, 0x0338, 0x0339, 0x033A, 0x033B, 0x033D,



Two DDCs 4 Complex Real 10% × fS 2 0x0200 = 0x22 (two DDCs; I only selected)


0x0310, 0x0330 = 0x89 (complex mixer; 0 dB gain; variable

IF; real output; HB3 + HB2 + HB1 filters)

0x0311, 0x0331 = 0x04 (DDC I Input = ADC Channel A; DDC

Q input = ADC Channel B)

0x0316, 0x0317, 0x0318, 0x0319, 0x031A, 0x031B, 0x031D,



0x0336, 0x0337, 0x0338, 0x0339, 0x033A, 0x033B, 0x033D,



Two DDCs 4 Real Real 10% × fS 2 0x0200 = 0x22 (two DDCs; I only selected)


0x0310, 0x0330 = 0x49 (real mixer; 6 dB gain; variable IF; real

output; HB3 + HB2 + HB1 filters)

0x0311 = 0x00 (DDC0 I input = ADC Channel A; DDC0 Q

input = ADC Channel A)

0x0331 = 0x05 (DDC1 I input = ADC Channel B; DDC1 Q

input = ADC Channel B)

0x0316, 0x0317, 0x0318, 0x0319, 0x031A, 0x031B, 0x031D,



0x0336, 0x0337, 0x0338, 0x0339, 0x033A, 0x033B, 0x033D,




Rev. A － 65/135 －



DDC Input Type

DDC Output Type

Bandwidth Per DDC1


Two DDCs 4 Real Complex 20% × fS 4 0x0200 = 0x02 (two DDCs; I/Q selected)


0x0310, 0x0330 = 0x40 (real mixer; 6 dB gain; variable IF;

complex output; HB2 + HB1 filters)





0x0316, 0x0317, 0x0318, 0x0319, 0x031A, 0x031B, 0x031D,



0x0336, 0x0337, 0x0338, 0x0339, 0x033A, 0x033B, 0x033D,



Two DDCs 8 Real Real 5% × fS 2 0x0200 = 0x22 (two DDCs; I only selected)


0x0310, 0x0330 = 0x4A (real mixer; 6 dB gain; variable IF;

real output; HB4 + HB3 + HB2 + HB1 filters)





0x0316, 0x0317, 0x0318, 0x0319, 0x031A, 0x031B, 0x031D,



0x0336, 0x0337, 0x0338, 0x0339, 0x033A, 0x033B, 0x033D,



Four DDCs 8 Real Complex 10% × fS 8 0x0200 = 0x03 (four DDCs; I/Q selected)


0x0310, 0x0330, 0x0350, 0x0370 = 0x41 (real mixer; 6 dB gain;

variable IF; complex output; HB3 + HB2 + HB1 filters)









0x0316, 0x0317, 0x0318, 0x0319, 0x031A, 0x031B, 0x031D, 0x031E, 0x031F, 0x0320, 0x0321, 0x0322 = FTW and POW


0x0336, 0x0337, 0x0338, 0x0339, 0x033A, 0x033B, 0x033D,





0x0376, 0x0377, 0x0378, 0x0379, 0x037A, 0x037B, 0x037D,




Rev. A － 66/135 －



DDC Input Type

DDC Output Type

Bandwidth Per DDC1


Four DDCs 8 Real Real 5% × fS 4 0x0200 = 0x23 (four DDCs; I only selected)


0x0310, 0x0330, 0x0350, 0x0370 = 0x4A (real mixer; 6 dB gain;

variable IF; real output; HB4 + HB3 + HB2 + HB1 filters)









0x0316, 0x0317, 0x0318, 0x0319, 0x031A, 0x031B, 0x031D,



0x0336, 0x0337, 0x0338, 0x0339, 0x033A, 0x033B, 0x033D,





0x0376, 0x0377, 0x0378, 0x0379, 0x037A, 0x037B, 0x037D,



Four DDCs 16 Real Complex 5% × fS 8 0x0200 = 0x03 (four DDCs; I/Q selected)


0x0310, 0x0330, 0x0350, 0x0370 = 0x42 (real mixer; 6 dB gain; variable IF; complex output; HB4 + HB3 + HB2 + HB1

filters)









0x0316, 0x0317, 0x0318, 0x0319, 0x031A, 0x031B, 0x031D,



0x0336, 0x0337, 0x0338, 0x0339, 0x033A, 0x033B, 0x033D,





0x0376, 0x0377, 0x0378, 0x0379, 0x037A, 0x037B, 0x037D,



1fS は ADC のサンプル・レートです。


Rev. A － 67/135 －

信号モニタ信号モニタ・ブロックは、ADC でデジタル化される信号に関す

る追加情報を提供します。信号モニタは、デジタル化された信

号のピーク振幅を計算します。この情報は、実際の信号が複数

存在する中で、AGC ループを駆動して ADC の範囲の最適化に

使用することができます。

信号モニタ・ブロックの結果は、内部の値を SPI ポートからリ

ードバックするか、信号モニタ情報を JESD204B インターフェ

ースに特別な制御ビットとして組み込むことによって得ること

ができます。測定時間は、グローバルな 24 ビットのプログラマ

ブル周期によって制御されます。図 115 に信号モニタ・ブロッ

クの簡略ブロック図を示します。

図 115. 信号モニタ・ブロック

ピーク・ディテクタは、観測時間内の最大信号をキャプチャし

ます。このディテクタは信号の振幅だけを観測します。ピー

ク・ディテクタの分解能は 13 ビットです。観測時間は 24 ビッ

トで、これはコンバータの出力サンプルに相当します。ピーク

振幅は、次式を使って求めることができます。

ピーク振幅 (dBFS) = 20log(ピーク・ディテクタの値/213)

入力ポート信号の振幅はプログラム可能な時間幅でモニタされ、

これは信号モニタ時間レジスタ（SMPR）によって決定されま

す。ピーク・ディテクタ機能は、信号モニタ制御レジスタのレ

ジスタ 0x0270 のビット 1 をセットすることでイネーブルされま

す。24 ビット SMPR は、このモードをアクティブにする前にプ

ログラムする必要があります。

ピーク検出モードをイネーブルした後は、SMPR 内の値がモニ

タ時間タイマーにロードされます。このタイマーは、デシメー

トされたクロック・レートでデクリメントされます。入力信号

の大きさは内部の値保存レジスタ（ユーザはアクセス不可）内

の値と比較されて、どちらか大きい方が最新のピーク・レベル

として更新されます。この値保存レジスタの初期値は、最新の

ADC 入力信号の大きさに設定されます。この比較は、モニタ時

間タイマーのカウント数が 1 になるまで続きます。

モニタ時間タイマーのカウント数が 1 になると、13 ビットのピ

ーク・レベル値が信号モニタ保持レジスタに転送されます。こ

のレベル値は、メモリ・マップを通じて読み出したり、

JESD204B インターフェース上の SPORT を通じて出力したりす

ることができます。モニタ時間タイマーは SMPR 内の値で再ロ

ードされ、カウントダウンが再開されます。さらに、最初の入

力サンプルの大きさが値保存レジスタ内で更新されて、先に説

明したように比較および更新の手順が続けられます。

FROMMEMORY

MAP

DOWNCOUNTER

ISCOUNT = 1?

MAGNITUDESTORAGEREGISTER

FROMINPUT

SIGNALMONITORHOLDINGREGISTER

LOAD

CLEAR

COMPAREA > B

LOAD

LOAD

TO SPORT OVERJESD204B ANDMEMORY MAP

SIGNAL MONITORPERIOD REGISTER

(SMPR)0x0271, 00x272, 0x0273

15

66

0-0

86


Rev. A － 68/135 －

SPORT Over JESD204B

信号モニタ・データは、シリアル化して JESD204B インターフ

ェース経由で制御ビットとして送ることもできます。統計デー

タを再現するには、サンプルから、これらの制御ビットのシリ

アル化を解除する必要があります。信号制御モニタ機能は、レ

ジスタ 0x0279 のビット［1:0］とレジスタ 0x027A のビット 1 をセ

ットすることによってイネーブルします。JESD204B サンプル内

の信号モニタ制御ビットの位置について、図 116 に構成例を 2

つ示します。JESD204B サンプルには最大 3 つの制御ビットを挿

入できますが、信号モニタに必要な制御ビットは 1 つだけです。

制御ビットは MSB から LSB の方向へ挿入します。制御ビットを

1 つだけ挿入する（CS = 1）場合は、最上位制御ビットだけを使

用します（図 116 の構成例 1 と構成例 2 を参照）。SPORT over

JESD204B オプションを選択するには、レジスタ 0x0559、

0x055A、および 0x058F をプログラムします。これらのビットの

設定に関する詳細は、表 47 を参照してください。

ピーク・ディテクタ値をカプセル化する 25 ビット・フレーム・

データを図 117 に示します。このフレーム・データは、5 個の 5

ビット・サブフレームを使って MSB を先頭に送信されます。各

サブフレームには開始ビットが含まれており、レシーバーはこ

のビットを使って、シリアル化が解除されたデータを検証でき

ます。図 118 に、モニタ時間タイマーを 80 サンプルに設定した

場合の SPORT over JESD204B 信号モニタ・データを示します。

図 116. 信号モニタ制御ビットの位置

図 117. SPORT over JESD204B 信号モニタ・フレーム・データ

15

14-BIT CONVERTER RESOLUTION (N = 14)

TAILX

1CONTROL

BIT(CS = 1)

1-BITCONTROL

BIT(CS = 1)

14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

1 TAILBIT

SERIALIZED SIGNAL MONITORFRAME DATA

EXAMPLECONFIGURATION 1

(N' = 16, N = 15, CS = 1)

EXAMPLECONFIGURATION 2

(N' = 16, N = 14, CS = 1)

SERIALIZED SIGNAL MONITORFRAME DATA

16-BIT JESD204B SAMPLE SIZE (N' = 16)

S[13]X

S[12]X

S[11]X

S[10]X

S[9]X

S[8]X

S[7]X

S[6]X

S[5]X

S[4]X

S[3]X

S[2]X

S[1]X

S[0]X

CTRL

[BIT 2]

X

CTRL

[BIT 2]

X

S[14]X

S[13]X

S[12]X

S[11]X

S[10]X

S[9]X

S[8]X

S[7]X

S[6]X

S[5]X

S[4]X

S[3]X

S[2]X

S[1]X

S[0]X

15-BIT CONVERTER RESOLUTION (N = 15)

16-BIT JESD204B SAMPLE SIZE (N' = 16)

15

66

0-0

87

25-BITFRAME

5-BIT IDLESUBFRAME(OPTIONAL)

5-BIT IDENTIFIERSUBFRAME

5-BIT DATAMSB

SUBFRAME

5-BIT DATASUBFRAME

5-BIT DATASUBFRAME

5-BIT DATALSB

SUBFRAME

5-BIT SUBFRAMES

P[x] = PEAK MAGNITUDE VALUE

IDLE1

IDLE1

IDLE1

IDLE1

IDLE1

START0

P[0] 0 0 0

START0

P[4] P[3] P[2] P1]

START0

P[8] P[7] P[6] P5]

START0

P[12] P[11] P[10] P[9]

START0

ID[3]0

ID[2]0

ID[1]0

ID[0]1

15

66

0-0

88


Rev. A － 69/135 －

図 118. SPORT over JESD204B 信号モニタ例

PAYLOAD25-BIT FRAME (N)

PAYLOAD25-BIT FRAME (N + 1)

PAYLOAD25-BIT FRAME (N + 2)

IDLE IDLE IDLE IDLE IDLE IDLEIDLE IDLE IDLE IDLE IDLEIDENT.DATAMSB

DATA DATADATALSB


DATA DATADATALSB


DATA DATADATALSB

SMPR = 80 SAMPLES (0x0271 = 0x50; 0x0272 = 0x00; 0x0273 = 0x00)

80 SAMPLE PERIOD

80 SAMPLE PERIOD

80 SAMPLE PERIOD

15

66

0-0

89


Rev. A － 70/135 －

デジタル出力 JESD204B インターフェースの概要

AD9695 のデジタル出力は、データ・コンバータ用のシリアル・

インターフェース規格として JEDEC が制定した JESD204B に合

わせて設計されています。JESD204B は、シリアル・インターフ

ェースを経由し、最大 16 Gbps のレーン・レートで AD9695 をデ

ジタル処理デバイスへリンクするためのプロトコルです。

LVDS における JESD204B インターフェースの利点には、デー

タ・インターフェース・ルーティングのために必要なボード面

積を減らせることや、コンバータやロジック・デバイスのパッ

ケージを小型化できることなどがあります。

JESD204B の概要

JESD204B データ送信ブロックでは、ADC からのパラレル・デ

ータがフレーム化され、8 ビット／10 ビット・エンコーディン

グとオプションのスクランブリング機能を使用してシリアル出

力データが形成されます。レーン同期は、最初のリンク確立時

に、特別な制御文字を使用することでサポートされています。

データ・ストリームには、その後も同期を維持するために、追

加的な制御文字が組み込まれます。シリアル・リンクを完了さ

せるには、JESD204B レシーバーが必要です。JESD204B インタ

ーフェースのその他の詳細については、JESD204B 規格を参照


AD9695 の JESD204B データ送信ブロックは、リンクを介して最

大 2 個の物理的 ADC、または最大 8 個の仮想コンバータ（DDC

がイネーブルされている場合）をマッピングします。リンクは、

1、2、または 4 本の JESD204B レーンを使用するように構成で

きます。JESD204B 仕様ではいくつかのパラメータを使ってリン

クを定義しますが、これらのパラメータは、JESD204B トランス

ミッタ（AD9695 の出力）と JESD204B レシーバー（ロジック・

デバイスの入力）の間で一致している必要があります。

JESD204B リンクは、以下のパラメータに従って記述されます。

• L はコンバータ・デバイスあたりのレーン数（レーン数／

リンク）で、AD9695 では 1、2、または 4 です。

• M はコンバータ・デバイスあたりのコンバータ数（仮想コ

ンバータ数／リンク）で、AD9695 では 1、2、4、または 8

です。

• F はフレームあたりのオクテット数で、AD9695 では 1、2、

4、8、または 16 です。

• N΄ はサンプルあたりのビット数で（JESD204B のワード・

サイズ）、AD9695 では 8 または 16 です。

• N はコンバータの分解能で、AD9695 では 7 〜 16 です。

• CS はサンプルあたりの制御ビット数で、AD9695 では 0、1、

2、または 3 です。

• K はマルチフレームあたりのフレーム数で、AD9695 では 4、

8、12、16、20、24、28、または 32 です。

• S は、1 つのコンバータのフレーム・サイクルにつき送信さ

れるサンプルの数で、AD9695 では L、M、F、および N΄ に

基づいて自動的に設定されます。

• HD は高密度モードで、AD9695 のモードは L、M、F、お

よび N΄ に基づいて自動的に設定されます。

• CF は 1 つのコンバータ・デバイスのフレーム・クロック・

サイクルあたりの制御ワード数で、AD9695 では 0 です。

図 119 に、AD9695 における JESD204B リンクの簡略ブロック図

を示します。デフォルトでは、AD9695 はコンバータ 2 個とレー

ン 4 本を使用するように構成されます。コンバータ A のデータ

は SERDOUT0± や SERDOUT1± に出力され、コンバータ B のデ

ータは SERDOUT2± や SERDOUT3± に出力されます。AD9695

では他の構成も可能で、両方のコンバータの出力を 1 本のレー

ンにまとめたり、A および B デジタル出力パスのマッピングを

変更したりすることができます。これらのモードはカスタマイ

ズ可能で、SPI を使用して設定できます。詳細についてはメモ

リ・マップのセクションを参照してください。

AD9695 のデフォルトでは、各コンバータからの 14 ビット・コ

ンバータ・ワードが 2 つのオクテット（8 ビットのデータ）に分

割されます。ビット 13（MSB）からビット 6 までが最初のオク

テットを構成します。2 つめのオクテットはビット 5 からビット

0（LSB）までと、2 つのテール・ビットで構成されます。テー

ル・ビットは、ゼロまたは疑似乱数シーケンスとして構成でき

ます。テール・ビットは、オーバーレンジ、SYSREF±、または

高速検出出力を示す制御ビットに置き換えることもできます。

得られた 2 つのオクテットは、スクランブリング可能です。ス

クランブリングはオプションですが、似たようなデジタル・デ

ータ・パターンを送信する場合は、スペクトル・ピークを避け

ることを推奨します。スクランブラは、式 1 + x14 + x15 で定義さ

れる、自己同期機能を備えた多項式ベースのアルゴリズムを使

用します。レシーバーのデスクランブラは、スクランブラ多項

式の自己同期バージョンです。

次に、8 ビット／10 ビット・エンコーダによって、この 2 つの

オクテットがエンコードされます。8 ビット／10 ビット・エン

コーダは、8 ビットのデータ（1 つのオクテット）を使い、それ

らのデータを 10 ビット・シンボルにエンコードします。ADC

から 14 ビットのデータを取得してテール・ビットを追加し、2

つのオクテットをスクランブリングして、それらのオクテットを

2 つの 10 ビット・シンボルにエンコードする過程を図 119 に示し

ます。図 120 にデフォルトのデータ・フォーマットを示します。

図 119. フル帯域幅モード（レジスタ 0x200 = 0x00）を示す送信リンクの簡略ブロック図

MUX/FORMAT

(SPIREGISTERS

0x0561,0x0564)

JESD204B LINKCONTROL(L, M, F)

(SPI REGISTER0x058B,

0x058E, 0x058C)

LANE MUXAND

MAPPING(SPI

REGISTERS0x05B0,0x05B2,0x05B3,0x05B5,0x05B6)

CONVERTER A

INPUTADC A

CONVERTER B

CONVERTER 0

CONVERTER 1

INPUT

SYSREF±

SERDOUT0±

SERDOUT1±

SERDOUT2±

SERDOUT3±

SYNCINB±

ADC B

15

66

0-0

90


Rev. A － 71/135 －

図 120. データ・フレーミングを示す ADC 出力データパス

図 121. データ・フロー

機能の概要

図 121 のブロック図は、サンプル入力から JESD204B ハードウ

ェアを通過して、物理出力へ至るデータの流れを示したもので

す。処理は、通信システムの抽象化層を記述するために広く使

われている開放型システム間相互接続（OSI）モデルに定める

複数の層に分けることができます。これらの層は、トランスポ

ート層、データ・リンク層、および物理層（シリアライザと出

力ドライバ）です。

トランスポート層

トランスポート層は、8 ビット・オクテットにマップされる

JESD204B フレームへのデータ（サンプルとオプションの制御

ビットから構成される）のパッキングを扱います。サンプルの

フレームへのパッキングは、レーン数（L)、コンバータ数

（M）、1 フレームのレーンあたりのオクテット数（F）、1 フ

レームのコンバータあたりのサンプル数（S）、ニブル・グルー

プのビット数（JESD204 のワード・サイズ – N΄ で表されること

もあります）からなる、JESD204B の構成パラメータによって

決まります。

サンプルは、コンバータ 0 、コンバータ 1 の順に、コンバータ

M – 1 までマッピングされます。S > 1 の場合、そのコンバータ

の各サンプルをマッピングしてから、次のコンバータのサンプ

ルがマッピングされます。各サンプルは、コンバータ制御ビッ

トを各サンプルの LSB にアペンドすることで作成されるワード

にマッピングされます（イネーブルされている場合）。次に、

このワードは必要に応じてテール・ビットを付加され、N΄ パラ

メータで決まる適切なサイズのニブル・グループ（NG）を形成

します。ニブル・グループ（JESD204B ワード）内のテール・

ビット数は、次の式を使って求められます。

T = N΄ − N − CS

データ・リンク層

データ・リンク層は、リンクを介してデータを渡すという低レ

ベル機能を受け持ちます。この機能には、データをスクランブ

ルすること、初期レーン・アライメント・シーケンス（ILAS）

の間にフレームとマルチフレーム同期モニタリングのために制

御文字を挿入すること、8 ビットのオクテットを 10 ビットのシ

ンボルにエンコードすること、などがあります。データ・リン

ク層は、ILAS の送信も行います。このシーケンスには、トラン

スポート層の設定を確認するためにレシーバーが使用する、リ

ンク構成データが含まれています。

物理層

物理層は、シリアル・クロック・レートでクロックされる高速

回路で構成されます。この層内では、パラレル・データが、1、

2、または 4 レーンの高速差動シリアル・データに変換されます。

JESD204B リンクの確立

AD9695 の JESD204B トランスミッタ（Tx）インターフェースは、

JEDEC 規格 JESD204B に定義されているサブクラス 0 またはサ

ブクラス 1 で動作します（2011 年 7 月の仕様）。リンク確立プ

ロセスは、以下のステップに分けて行われます。すなわち、コ

ード・グループ同期、初期レーン・アライメント・シーケンス、

およびユーザ・データとエラーの修正です。

コード・グループ同期（CGS）

CGS は、JESD204B レシーバーがデータ・ストリーム内の 10 ビ

ット・シンボルの境界を確認するプロセスです。CGS フェーズ

では、JESD204B 送信ブロックが /K/ 文字（/K28.5/ シンボル）を

送信します。レシーバーは、クロック & データ再生（CDR）の

手法を使って、入力データ・ストリーム内にある /K/ 文字の位

置を特定する必要があります。

ADC TEST PATTERNS(0x0550,

0x0551 TO 0x0558)

JESD204B LONGTRANSPORT TEST

PATTERN0x0571[5]

JESD204BINTERFACE TEST

PATTERN(0x0573,

0x0551 TO 0x0558)

JESD204B DATALINK LAYER TEST

PATTERNS0x0574[2:0]

JESD204B SAMPLECONSTRUCTION

TAIL BITS0x0571[6]

A13MSB

LSB

A12

A11

A10

A9

A8

A7

A13

A12

A11

A10

A9

A8

A7

A5

A4

A3

A2

A1

A0

C2

A6

MSB

LSB T

A6

A5

A4

A3

A2

A1

A0

C2

C1CONTROL BITS

C0

ADC

SERDOUT0±

SERDOUT3±SERDOUT2±SERDOUT1±

FRAMECONSTRUCTION

SERIALIZER

SYMBOL0 SYMBOL1

SCRAMBLER1 + x14 + x15

(OPTIONAL)

OC

TE

T0

OC

TE

T1

S7

S6

S5

S4

S3

S2

S1

S0

S7

a b i j a b i j

a b c d e f g h i j

a b c d e f g h i j

S6

S5

S4

S3

S2

S1

S0

MSB

LSB

8-BIT/10-BIT

ENCODER

OC

TE

T0

OC

TE

T1

15

66

0-0

91

SYSREF±SYNCINB±

PROCESSEDSAMPLES

FROM ADC

SAMPLECONSTRUCTION

FRAMECONSTRUCTION

8-BIT/10-BITENCODER

CROSSBARMUXSCRAMBLER SERIALIZER Tx

ALIGNMENTCHARACTERGENERATION

OUTPUT

TRANSPORTLAYER

DATA LINKLAYER

PHYSICALLAYER

15

66

0-0

92


Rev. A － 72/135 －

レシーバーは、AD9695 の SYNCINB± ピンをローにアサートす

ることによって、同期リクエストを送信します。続いて

JESD204B Tx が /K/ 文字の送信を開始します。レシーバーは、同

期後に少なくとも 4 個の /K/ シンボルが連続して正しく受信され

るのを待ち、受信後に SYNCINB± をデアサートします。さらに、

AD9695 は次のローカル・マルチフレーム・クロック（LMFC）の

境界に ILAS を送信します。

コード・グループ同期フェーズの詳細については、2011 年 7 月

付け JEDEC 規格 JESD204B の 5.3.3.1 項を参照してください。

SYNCINB± ピンの動作は、SPI で制御することもできます。

SYNCINB± 信号は、デフォルトでは差動 DC カップリング

LVDS モード信号ですが、シングルエンドで駆動することも可

能です。SYNCINB± ピンの動作設定の詳細については、レジス

タ 0x572 を参照してください。

SYNCINB± ピンは、レジスタ 0x572 のビット 4 をセットするこ

とによって、CMOS（シングルエンド）モードで動作するよう

に構成することもできます。SYNCINB± を CMOS モードで使用

するには、CMOS SYNCINB 信号をピン 21（SYNCINB+）に接

続し、ピン 20（SYNCINB−）は未接続のままにします。

初期レーン・アライメント・シーケンス（ILAS）

ILAS フェーズは CGS フェーズの後に続くフェーズで、

SYNCINB± のデアサート後、次の LMFC 境界で開始されます。

ILAS は 4 つのマルチフレームで構成され、/R/ 文字が開始位置

を、/A/ 文字が終了位置を示します。ILAS は、/R/ 文字の後に 1

マルチフレームあたり 0 ～ 255 のランプ・データを送ることに

よって始まります。2 つ目のマルチフレームでは、3 番目の文字

から始まるリンク構成データが送られます。2 番目の文字は /Q/

で、これは、その後にリンク構成データが続くことを示します。

すべての未定義データ・スロットには、ランプ・データが埋め

込まれます。ILAS シーケンスがスクランブリングされることは

ありません。

ILAS シーケンスの構成を図 122 に示します。4 つのマルチフレ

ームには以下の特徴があります。

• マルチフレーム 1 は /R/ 文字（/K28.0/）で始まり、/A/ 文字

（/K28.3/）で終わります。

• マルチフレーム 2 は /R/ 文字で始まり、その後に /Q/ 文字

（/K28.4/）と 14 個の構成オクテットからなるリンク構成パ

ラメータが続き（表 31 参照）、/A/ 文字で終わります。パ

ラメータ値の多くは「値 – 1」で表記されます。





ユーザ・データとエラー検出

最初のレーン・アライメント・シーケンスの完了後、ユーザ・

データ（ADC サンプル）が送られます。ユーザ・データの送信

の間、文字置換と呼ばれるメカニズムがフレーム・クロックとマ

ルチフレーム・クロック・アライメントをモニタします。このメ

カニズムによって、データが一定の条件を満たした場合に、フレ

ームまたはマルチフレームの最後のオクテットが /F/ または /A/ ア

ライメント文字で置き換えられます。これらの条件は、スクラ

ンブリングされたデータとされていないデータで異なります。

スクランブリング動作はデフォルトでイネーブルされています

が、SPI を使ってディスエーブルすることができます。

スクランブリングされたデータでは、フレームの最後にある

0xFC 文字がすべて /F/ に置き換えられ、マルチフレームの最後

にある 0x7C 文字はすべて /A/ に置き換えられます。JESD204B

レシーバー（Rx）は受信したデータ・ストリーム内にある /F/

文字と /A/ 文字をチェックして、それらが所定の位置にあるこ

とを確認します。予期しない /F/ または /A/ 文字が見つかった場

合、レシーバーは、ダイナミック・リアライメントを使用する

か 4 フレーム以上に対して SYNCINB± 信号をアサートして再同

期を開始することにより、これに対処します。スクランブリン

グされていないデータでは、連続する 2 つのフレームの最終オ

クテットが同じ場合、それが 1 フレームの最後である場合は 2

番目のオクテットが /F/ シンボルに置き換えられ、マルチフレー

ムの最後である場合は /A/ シンボルに置き換えられます。

アライメント文字の挿入は SPI を使用して修正できます。フレ

ーム・アライメント文字挿入（FACI）は、デフォルトでイネー

ブルされています。リンク制御の詳細は、メモリ・マップのセ

クションに記載されています（レジスタ 0x571）。

8 ビット／10 ビット・エンコーダ

8 ビット／10 ビット・エンコーダは、8 ビット・オクテットを 10

ビット・シンボルに変換し、必要に応じてストリームに制御文字

を挿入します。JESD204B で使われる制御文字を表 31 に示しま

す。8 ビット／10 ビット・エンコーディングは、複数のシンボル

に同じ数の 1 と 0 を使うことによって、信号を直流平衡信号にし

ます。

8 ビット／10 ビット・インターフェースには、SPI 経由の制御を

可能にするオプションがあります。これらのオプションにはバ

イパスと反転があります。これらは、デジタル・フロント・エン

ド（DFE）を検証するためのトラブルシューティング・ツールで

す。8 ビット／10 ビット・エンコーダを構成する方法については、

メモリ・マップのセクションにあるレジスタ 0x572 のビット［2:1］

を参照してください。

図 122. 初期レーン・アライメント・シーケンス

K K R D

START OFILAS

D A R Q D A R D D A R D D

END OFMULTIFRAME

A DC C D

START OF LINKCONFIGURATION DATA

START OFUSER DATA

15

66

0-0

93


Rev. A － 73/135 －

表 31.JESD204B で使用する AD9695 の制御文字

Abbreviation Control Symbol 8-Bit Value 10-Bit Value, RD1 = −1

10-Bit Value, RD1 = +1 Description

/R/ /K28.0/ 000 11100 001111 0100 110000 1011 Start of multiframe

/A/ /K28.3/ 011 11100 001111 0011 110000 1100 Lane alignment

/Q/ /K28.4/ 100 11100 001111 0100 110000 1101 Start of link configuration data

/K/ /K28.5/ 101 11100 001111 1010 110000 0101 Group synchronization

/F/ /K28.7/ 111 11100 001111 1000 110000 0111 Frame alignment

1 RD はランニング・ディスパリティ（Running Disparity）を意味します。

図 123. AC カップリング・デジタル出力の終端例

物理層（ドライバ）出力

デジタル出力、タイミング、制御

AD9695 の物理層は、JEDEC 規格 JESD204B（2011 年 7 月）に

定義されたドライバで構成されています。差動デジタル出力は、

デフォルトで起動されます。ドライバは、動的な 100 Ω 内部終

端を使用して不要な反射を減らしています。

レシーバーの各入力に 100 Ω の差動終端抵抗を配置することに

より、公称値で 0.85 × DRVDD1 Vp-p の振幅が実現されます（図

123）。振幅は SPI レジスタを通じて調整可能です。レシーバー

への接続時には、AC カップリングの使用を推奨します。詳細に

ついてはメモリ・マップのセクションを参照してください（表

47 のレジスタ 0x05C0 ～レジスタ 0x05C3）。

AD9695 のデジタル出力はカスタム ASIC や FPGA（フィール

ド・プログラマブル・ゲート・アレイ）のレシーバーにインタ

ーフェース接続が可能で、ノイズの多い環境でも優れたスイッ

チング性能を提供します。レシーバー入力にできるだけ近い位置

に単一の差動 100 Ω 終端抵抗を配置した、1 対 1 のポイント・ツ

ー・ポイント・ネットワーク・トポロジーを推奨します。

相手側のレシーバーに終端がなかったり、差動パターンのルー

ティングが適切でなかったりした場合は、タイミング誤差が生

じることがあります。このようなタイミング誤差を避けるため

に、パターン長を 6 インチ未満とし、差動出力パターン同士を

できるだけ近づけて、同じ長さとすることを推奨します。

16 Gbps で動作する 1 本の AD9695 レーンのデジタル出力デー

タ・アイ、ジッタ・ヒストグラム、およびバスタブ曲線の例を、

図 124 〜図 126 に示します。出力データのフォーマットは、2

の補数がデフォルトです。出力データ・フォーマットを変更す

る方法については、メモリ・マップのセクションを参照してく

ださい（レジスタ 0x0561）。

図 124. デジタル出力のデータ・アイ

（外部 100 Ω 終端、16 Gbps 時）

図 125. デジタル出力のジッタ・ヒストグラム

（外部 100 Ω終端、16 Gbps 時）

図 126. デジタル出力のバスタブ曲線

（外部 100 Ω終端、16 Gbps 時）

SERDOUTx+

DRVDD1

SERDOUTx–

OUTPUT SWING = 0.85 × DRVDD1 V p-p DIFFERENTIALADJUSTABLE TO

1 × DRVDD1, 0.75 × DRVDD1

100Ω

0.1µF

0.1µFRECEIVER

100ΩDIFFERENTIAL

TRACE PAIR

15

66

0-0

94

15

66

0-0

95

15

66

0-0

96

15

66

0-0

97


Rev. A － 74/135 －

ディエンファシス

ディエンファシスは、相互接続挿入損失が JESD204B の仕様を

満たさないような条件下で、レシーバーのアイ・ダイアグラ

ム・マスクに関する要求を満たすことを可能にします。ディエ

ンファシス機能は、挿入損失が大きいためにレシーバーがクロ

ックを回復できない場合にのみ使用してください。通常の条件

下では、省電力のためにディスエーブルされています。さらに、

短いリンクに対してディエンファシスをイネーブルして高過ぎ

る値に設定すると、レシーバーのアイ・ダイアグラムを正しく

表示できなくなることがあります。ディエンファシスは電磁干

渉（EMI）を増大させることがあるので、設定時には注意して

ください。詳細については、メモリ・マップのセクションを参

照してください（表 47 のレジスタ 0x05C4 からレジスタ

0x05CA）。

フェーズ・ロック・ループ（PLL）

PLL は、JESD204B のレーン・レートで動作するシリアライザ・

クロックを生成します。PLL ロックのステータスは、PLL ロッ

ク・ステータス・ビット（レジスタ 0x056F のビット 7）でチェ

ックできます。この読取り専用ビットは、特定のセットアップ

に対して PLL がロックされた場合、それをユーザに通知します。

レジスタ 0x056F には、ロック喪失（LOL）が検出されたことを

知らせる LOL スティッキー・ビット（ビット 3）もあります。

このスティッキー・ビットは、JESD204B リンクのリスタートを

実行することによってリセットできます（レジスタ 0x0571 のビッ

ト 0 = 0x1、その後にレジスタ 0x0571 のビット 0 = 0x0）。リンク

電源を入れ直した後のリンクの再初期化については、表 33 を参

照してください。

JESD204B レーン・レートの制御（レジスタ 0x056E のビット

［7:4］）は、レーン・レートに合わせて設定する必要がありま

す。AD9695 がレジスタ 0x056E を使用してサポートするレー

ン・レートを表 32 に示します。

表 32. AD9695 がレジスタ 0x056E を使用してサポートする

レーン・レート

Value Lane Rate

0x00 Lane rate = 6.75 Gbps to 13.5

0x10 Lane rate = 3.375 Gbps to 6.75 Gbps (default)

0x30 Lane rate = 13.5 Gbps to 16 Gbps

0x50 Lane rate = 1.6875 Gbps to 3.375 Gbps

AD9695 のデジタル・インターフェースの

セットアップ

スタートアップ時に AD9695 を正しく動作させるには、リンク

を初期化するためにいくつかの SPI 書込みを行う必要がありま

す。さらに、これらのレジスタには ADC をリセットするたび

に書込みを行う必要もあります。以下のいずれかのリセットを

行うと、デジタル・インターフェースの初期化ルーチンが実行

されます。

• 起動時と同様のハード・リセット。

• PDWN ピンを使用する起動。

• レジスタ 0x0002 のビット［1:0］経由で SPI を使用する起

動。

• レジスタ 0x0000 を 0x81 に設定することによる SPI ソフ

ト・リセット。

• レジスタ 0x0001 を 0x02 に設定することによるデータパ

ス・ソフト・リセット。

• レジスタ 0x0571 のビット 0 を 0x1 に設定してから 0x0 に

設定することによる JESD204B のリンク電源再投入。

初期化 SPI 書込みを表 33 に示します。

表 33. AD9695 の JESD204B 初期化

Register Value Comment

0x1228 0x4F Reset JESD204B start-up circuit

0x1228 0x0F JESD204B start-up circuit in normal operation

0x1222 0x00 JESD204B PLL force normal operation

0x1222 0x04 Reset JESD204B PLL calibration

0x1222 0x00 JESD204B PLL normal operation

0x1262 0x08 Clear loss of lock bit

0x1262 0x00 Loss of lock bit normal operation

AD9695 は JESD204B リンクを備えています。シリアル出力

（SERDOUT0± ～ SERDOUT3±）は、1 つの JESD204B リンクの

一部と見なされます。リンク・セットアップを決定する基本パ

ラメータは以下のとおりです。

• リンクあたりのレーン数（L）

• リンクあたりのコンバータ数（M）

• フレームあたりのオクテット数（F）

オンチップ・デジタル処理に内部 DDC を使用する場合、M は仮

想コンバータの数を表します。仮想コンバータのマッピング・セ

ットアップを表 11 に示します。

AD9695 のデフォルトでは、各コンバータからの 14 ビット・コ

ンバータ・ワードが 2 つのオクテット（8 ビットのデータ）に分

割されます。ビット 13（MSB）からビット 6 までが最初のオク

テットを構成します。2 つめのオクテットはビット 5 からビット

0（LSB）までと、2 つのテール・ビットで構成されます。テー

ル・ビットは、ゼロまたは疑似乱数シーケンスとして構成でき

ます。テール・ビットは、オーバーレンジ、SYSREF±、または

高速検出出力を示す制御ビットに置き換えることもできます。

制御ビットは MSB から挿入され、CS = 1 をイネーブルすると制

御ビット 2 がアクティブに、CS = 2 をイネーブルすると制御ビ

ット 2 と 1 がアクティブに、CS = 3 をイネーブルすると制御ビ

ット 2、1、0 がアクティブになります。

AD9695 で許容される最大レーン・レートは 16 Gbps です。レー

ン・レートは、次の式を使って JESD204B のパラメータに関連

付けられます。

レーン・レート =

ここで、fOUT =

デシメーション・レシオ（DCM）は、レジスタ 0x0201 でプロ

グラムされるパラメータです。

出力の構成は次の手順で行います。

1. リンクを停止します。

2. JESD204B リンク構成オプションを選択します。

3. 詳細オプションを設定します。

4. 出力レーン・マッピングを設定します（オプション）。

5. 追加ドライバ構成オプションを設定します（オプション）。

6. リンクを起動します。

7. 表 33 に示すコマンドを実行することによって、JESD204B

リンクを初期化します。

L

fNM OUT

8

10'

RatioDecimation

f CLOCKADC _


Rev. A － 75/135 －

レジスタ 0x056E は、計算したレーン・レートに従ってプログラ

ムする必要があります。詳細については、フェーズ・ロック・

ループ（PLL）のセクションを参照してください。

表 34 と表 35 に、所定の仮想コンバータ数に対し、N΄ = 16、N΄ =

12、および N΄ = 8 についてサポートされている JESD204B 出力構

成を示します。所定の構成におけるシリアル・レーン・レート

が 1.6875 Gbps ～ 16 Gbps のサポート範囲内に収まるように注意


表 34. N΄ = 16 のときの JESD204B 出力構成1

Number of Virtual Converters Supported (Same as M)

JESD204B Serial Lane Rate2

Supported Decimation Rates

JESD204B Transport Layer Settings3 Lane Rate = 1.6875 Gbps to 3.375 Gbps

Lane Rate = 3.375 Gbps to 6.75 Gbps


Lane Rate = 13.5 Gbps to 16 Gbps L M F S HD N N' CS K

1 20 × fOUT 2, 4, 5, 6 1, 2, 3 1 N/A 1 1 2 1 0 8 to 16 16 0 to 3 See

Note 4

20 × fOUT 2, 4, 5, 6 1, 2, 3 1 N/A 1 1 4 2 0 8 to 16 16 0 to 3 See

Note 4

10 × fOUT 1, 2, 3 1 N/A N/A 2 1 1 1 1 8 to 16 16 0 to 3 See

Note 4


Note 4

5 × fOUT 1 N/A N/A N/A 4 1 1 2 1 8 to 16 16 0 to 3 See

Note 4


Note 4

2 40 × fOUT 4, 8, 10, 12 2, 4, 5, 6 1, 2, 3 1 1 2 4 1 0 8 to 16 16 0 to 3 See

Note 4

40 × fOUT 4, 8, 10, 12 2, 4, 5, 6 1, 2, 3 1 1 2 8 2 0 8 to 16 16 0 to 3 See

Note 4

20 × fOUT 4, 5, 6 1, 2, 3 1 N/A 2 2 2 1 0 8 to 16 16 0 to 3 See

Note 4

20 × fOUT 2, 4, 5, 6 1, 2, 3 1 N/A 2 2 4 2 0 8 to 16 16 0 to 3 See

Note 4


Note 4


Note 4

4 80 × fOUT 8, 16, 20, 24 4, 8, 10, 12 2, 4, 6 2 1 4 8 1 0 8 to 16 16 0 to 3 See

Note 4

40 × fOUT 4, 8, 10, 12 2, 4, 5, 6 1, 2, 3 1 2 4 4 1 0 8 to 16 16 0 to 3 See

Note 4

40 × fOUT 4, 8, 10, 12 2, 4, 5, 6 1, 2, 3 1 2 4 8 2 0 8 to 16 16 0 to 3 See

Note 4

20 × fOUT 2, 4, 5, 6 1, 2, 3 1 N/A 4 4 2 1 0 8 to 16 16 0 to 3 See

Note 4

20 × fOUT 2, 4, 5, 6 1, 2, 3 1 N/A 4 4 4 2 0 8 to 16 16 0 to 3 See

Note 4

8 160 × fOUT 16, 40, 48 8, 16, 20, 24 4, 8, 12 4 1 8 16 1 0 8 to 16 16 0 to 3 See

Note 4

80 × fOUT 8, 16, 20, 24 4, 8, 10, 12 2, 4, 6 2 2 8 8 1 0 8 to 16 16 0 to 3 See

Note 4

40 × fOUT 4, 8, 10, 12 2, 4, 6 2 N/A 4 8 4 1 0 8 to 16 16 0 to 3 See

Note 4

40 × fOUT 4, 8, 10, 12 2, 4, 6 2 N/A 4 8 8 2 0 8 to 16 16 0 to 3 See

Note 4

1 内部クロック条件のために、特定のリンク・パラメータについては特定のデシメーション・レートだけがサポートされています。 2JESD204B のトランスポート層に関する説明を以下に示します。L はコンバータ・デバイスあたりのレーン数（レーン数／リンク）、M はコンバータ・デバ

イスあたりの仮想コンバータ数（仮想コンバータ数／リンク）、F はフレームあたりのオクテット数、S は 1 個の仮想コンバータのフレーム・サイクルあた

りの送信サンプル数、HD は高密度モード、N は仮想コンバータの分解能（ビット数）、N' はサンプルあたりの合計ビット数（JESD204B のワード・サイ

ズ）、CS は変換サンプルあたりの制御ビット数、K はマルチフレームあたりのフレーム数です。 3fADC_CLK は ADC のサンプル・レート、DCM はチップのデシメーション・レシオ、fOUT は出力サンプル・レート = fADC_CLK/DCM、SLR は JESD204B のシリアル・

レーン・レートです。内部クロック分周器の条件に基づき、以下の式を満たす必要があります。1.6875 Gbps ≤ SLR ≤ 16 Gbps、SLR/40 ≤ fADC_CLK、

（20 × DCM × fOUT/SLR, DCM) の最小公倍数≤ 64。13,500 Mbps < SLR ≤ 16,000 Mbps の場合、レジスタ 0x056E を 0x30 に設定する必要があります。

6750 Mbps ≤ SLR ≤ 13,500 Mbps の場合、レジスタ 0x056E を 0x00 に設定する必要があります。3375 Mbps ≤ SLR < 6750 Mbps の場合、レジスタ 0x056E を 0x10 に設

定する必要があります。1687.5 Mbps ≤ SLR < 3375 Mbps の場合、レジスタ 0x056E を 0x50 に設定する必要があります。 4 4 で整除できる有効な K × F の値だけがサポートされています。F = 1 の場合は K = 20、24、28、32。F = 2 の場合は K = 12、16、20、24、28、32。F = 4 の場

合は K = 8、12、16、20、24、28、32。F = 8 の場合は K = 4、8、12、16、20、24、28、32。F = 16 の場合は K = 4、8、12、16、20、24、28、32 です。


Rev. A － 76/135 －

表 35. JESD204B 出力構成（N' = 12）1

No. of Virtual Converters Supported (Same Value as M)

Serial Lane Rate2

Supported Decimation Rates JESD204B Transport Layer Settings3




Lane Rate = 13.5 Gbps to 16 Gbps L M F S HD N N' L K

1 15 × fOUT 3 N/A N/A N/A 1 1 3 2 0 8 to 12 12 0 to 3 See

Note 4

7.5 × fOUT N/A N/A N/A N/A 2 1 3 4 1 8 to 12 12 0 to 3 See

Note 4


Note 4


Note 4

2 30 × fOUT 3, 6 3 N/A N/A 1 2 3 1 0 8 to 12 12 0 to 3 See

Note 4


Note 4


Note 4


Note 4

4 60 × fOUT 6, 12 3, 6 3 N/A 1 4 6 1 0 8 to 12 12 0 to 3 See

Note 4

30 × fOUT 3, 6 3 N/A N/A 2 4 3 1 0 8 to 12 12 0 to 3 See

Note 4

20 × fOUT 2, 4, 5, 6 1, 2, 3 1 N/A 3 4 2 1 1 8 to 12 12 0 to 3 See

Note 4


Note 4

8 60 × fOUT 6, 12 6 N/A N/A 2 8 6 1 0 8 to 12 12 0 to 3 See

Note 4


Note 4

1 内部クロック条件のために、特定のリンク・パラメータについては特定のデシメーション・レートだけがサポートされています。 2 fADC_CLK は ADC のサンプル・レート、DCM はチップのデシメーション・レシオ、fOUT は出力サンプル・レート = fADC_CLK/DCM、SLR は JESD204B のシリア

ル・レーン・レートです。内部クロック分周器の条件に基づき、以下の式を満たす必要があります。1.6875 Gbps ≤ SLR ≤ 16 Gbps、SLR/40 ≤ fADC_CLK、

（20 × DCM × fOUT/SLR, DCM) の最小公倍数 ≤ 64。13,500 Mbps < SLR ≤ 16,000 Mbps の場合、レジスタ 0x056E を 0x30 に設定する必要があります。

6750 Mbps ≤ SLR ≤ 13,500 Mbps の場合、レジスタ 0x056E を 0x00 に設定する必要があります。3375 Mbps ≤ SLR < 6750 Mbps の場合、レジスタ 0x056E を

0x10 に設定する必要があります。1687.5 Mbps ≤ SLR < 3375 Mbps の場合、レジスタ 0x056E を 0x50 に設定する必要があります。 3 JESD204B のトランスポート層に関する説明を以下に示します。L はコンバータ・デバイスあたりのレーン数（レーン数／リンク）、M はコンバータ・デバイ

スあたりの仮想コンバータ数（仮想コンバータ数／リンク）、F はフレームあたりのオクテット数、S は 1 個の仮想コンバータのフレーム・サイクルあたりの

送信サンプル数、HD は高密度モード、N は仮想コンバータの分解能（ビット数）、N' はサンプルあたりの合計ビット数（JESD204B のワード・サイズ）、CS

は変換サンプルあたりの制御ビット数、K はマルチフレームあたりのフレーム数です。 4 4 で整除できる有効な K × F の値だけがサポートされています。F = 1 の場合は K = 20、24、28、32。F = 2 の場合は K = 12、16、20、24、28、32。F = 4 の場



Rev. A － 77/135 －

表 36. N΄ = 8 のときの JESD204B 出力構成1

No. of Virtual Converters Supported (Same Value as M)

Serial Lane Rate2

Supported decimation rates JESD204B Transport Layer Settings3




Lane Rate = 13.5 Gbps to 16 Gbps L M F S HD N N' CS K

1 10 × fOUT 1, 2, 3 1 N/A N/A 1 1 1 1 0 7 to 8 8 0 to 1 See

Note 4


Note 4


Note 4


Note 4


Note 4

1 2.5 × fOUT N/A N/A N/A N/A 4 1 1 4 0 7 to 8 8 0 to 1 See

Note 4

1 2.5 × fOUT N/A N/A N/A N/A 4 1 2 8 0 7 to 8 8 0 to 1 See

Note 4

2 20 × fOUT 2, 4, 5, 6 1, 2, 3 1 N/A 1 2 2 1 0 7 to 8 8 0 to 1 See

Note 4


Note 4


Note 4


Note 4


Note 4


Note 4

1 内部クロック条件のために、特定のリンク・パラメータについては特定のデシメーション・レートだけがサポートされています。 2 fADC_CLK は ADC のサンプル・レート、DCM はチップのデシメーション・レシオ、fOUT は出力サンプル・レート = fADC_CLK/DCM、SLR は JESD204B のシリア

ル・レーン・レートです。内部クロック分周器の条件に基づき、以下の式を満たす必要があります。1.6875 Gbps ≤ SLR ≤ 16 Gbps、SLR/40 ≤ fADC_CLK、

（20 × DCM × fOUT/SLR, DCM) の最小公倍数 ≤ 64。13,500 Mbps < SLR ≤ 16,000 Mbps の場合、レジスタ 0x056E を 0x30 に設定する必要があります。

6750 Mbps ≤ SLR ≤ 13,500 Mbps の場合、レジスタ 0x056E を 0x00 に設定する必要があります。3375 Mbps ≤ SLR < 6750 Mbps の場合、レジスタ 0x056E を

0x10 に設定する必要があります。1687.5 Mbps ≤ SLR < 3375 Mbps の場合、レジスタ 0x056E を 0x50 に設定する必要があります。 3 JESD204B のトランスポート層に関する説明を以下に示します。L はコンバータ・デバイスあたりのレーン数（レーン数／リンク）、M はコンバータ・デバイ

スあたりの仮想コンバータ数（仮想コンバータ数／リンク）、F はフレームあたりのオクテット数、S は 1 個の仮想コンバータのフレーム・サイクルあたりの

送信サンプル数、HD は高密度モード、N は仮想コンバータの分解能（ビット数）、N' はサンプルあたりの合計ビット数（JESD204B のワード・サイズ）、CS

は変換サンプルあたりの制御ビット数、K はマルチフレームあたりのフレーム数です。 4 4 で整除できる有効な K × F の値だけがサポートされています。F = 1 の場合は K = 20、24、28、32。F = 2 の場合は K = 12、16、20、24、28、32。F = 4 の場



Rev. A － 78/135 －

セットアップ例 1 －フル帯域幅モード

図 127. フル帯域幅モード

AD9695 は、以下の構成で図 127 に示すようにセットアップしま

す。

• 1300 MSPS の 2 個の 14 ビット・コンバータ。

• フル帯域幅アプリケーション層モード。

• デシメーション・フィルタをバイパス。

JESD204B 出力の構成は次のとおりです。

• 2 個の仮想コンバータが必要（表 34 を参照）

• 出力サンプル・レート（fOUT）= 1300/1 = 1300 MSPS。

JESD204B をサポートする出力構成は以下のとおりです（表 34

を参照）。

• N΄ = 16 ビット。

• N = 14 ビット。

• L = 4、M = 2、F = 1。

• CS = 0。

• K = 32。

• 出力シリアル・レーン・レート

• レーンあたり 13 Gbps（L = 4）

• PLL 制御レジスタ

• レジスタ 0x056E を 0x00 に設定（L = 4）。

JESD204BLINK

(L = 4,M = 2,F = 1,S = 2,

N' = 16,N = 16,CS = 0,HD = 1)

L0 M0S0[15:8]

M0S0[7:0]

M0S1[15:8]

M0S1[7:0]

L1

L2

L3

VIN_AREAL

I = REAL COMPONENTQ = QUADRATURE COMPONENTDCM = DECIMATIONC2R = COMPLEX TO REALMX = VIRTUAL CONVERTER XLY = LANE YSZ = SAMPLE Z INSIDE A JESD204B FRAMEC = CONTROL BIT (OVERRANGE, AMONG OTHERS)T = TAIL BIT

VIN_BREAL

M0

SYNC~

1300MSPS 13GBit/sec

F = 1

M1

14-BITADC

CORE

14-BITADC

CORE

15

66

0-0

98


Rev. A － 79/135 －

セットアップ例 2 － DDC オプション付きの ADC（2 個の ADC と 2 個の DDC）

図 128. 2 ADC + 2 DDC モード（L = ４、M = 4、F = 2、S = 1）

この例は、AD9695 のデジタル構成とレーン構成の柔軟性を示

すものです。サンプル・レートは 1300 MSPS ですが、受信デバイ

スの入出力速度性能に応じて、出力はすべて 2 本、4 本、または

8 本のレーンの組み合わせにまとめられます。

AD9695 は、以下の構成で図 128 に示すようにセットアップされ

ます。

• 1300 MSPS の 2 個の 14 ビット・コンバータ。

• 複素出力（I/Q）の 2 つの DDC アプリケーション層モード。

• チップ・デシメーション・レシオ = 4。

• DDC デシメーション・レシオ = 4（メモリ・マップのセク

ションを参照）。

JESD204B 出力の構成は次のとおりです。

• 4 個の仮想コンバータが必要（表 34 を参照）。

• 出力サンプル・レート（fOUT）= 1300 MSPS/4 = 325 MSPS。

JESD204B をサポートする出力構成は以下のとおりです（表 34

を参照）。

• N΄ = 16 ビット。

• N = 14 ビット。

• L = 2、M = 4、F = 4、または L = 4、M = 4、F = 4。

• CS = 0。

• K = 32。

• 出力シリアル・レーン・レート = 6.5 Gbps/レーン（L = 4）、

13 Gbps/レーン（L = 2）。

L = 2 の場合は、PLL 制御レジスタ（レジスタ 0x056E）を 0x00

に設定。L = 4 の場合は、PLL 制御レジスタ（レジスタ 0x056E）

を 0x10 に設定。


Rev. A － 80/135 －

確定的遅延 JESD204B リンクの両端には、各システムに分散したさまざま

なクロック領域が含まれています。1 つのクロック領域から別

のクロック領域へデータが渡されると、JESD204B リンクに不

明な遅延が生じる可能性があります。これらの遅延は、電源を

入れ直すたびに、あるいはリンクをリセットするたびに異なる、

不規則な遅延が生じる要因となります。JESD204B 仕様のセク

ション 6 は、サブクラス 1 およびサブクラス 2 として定義され

ているメカニズムに伴う確定的遅延の問題を扱っています。

AD9695 は、JESD204B サブクラス 0 とサブクラス 1 の動作に対

応しています。レジスタ 0x0590 のビット 5 は AD9695 のサブク

ラス・モードを設定します。デフォルトはサブクラス 1 動作モ

ードです（レジスタ 0x0590 のビット 5 = 1）。確定的遅延がシス

テムの条件でない場合は、サブクラス 0 動作が推奨されます。

SYSREF± 信号は必要ありません。サブクラス 0 モードであって

も、複数の AD9695 デバイスを互いに同期させる必要のあるアプ

リケーションでは、SYSREF± 信号が必要になります。このトピ

ックについては、タイムスタンプ・モードのセクションを参照し

てください。

サブクラス 0 動作

サブクラス 0 モードでの動作（レジスタ 0x0590 のビット 5 = 0）

にマルチチップ同期に関する条件がない場合は、SYSREF± 入力

を未接続のままにすることができます。このモードでは、

JESD204B のトランスミッタとレシーバーの JESD204B クロック

同士の関係が一定しませんが、レシーバーがリンク内のレーン

を取得してアラインする能力に影響を与えることはありません。

サブクラス 1 動作

トランスポート層のセクションに示すように、JESD204B プロト

コルは、データ・サンプルをオクテット、フレーム、およびマル

チフレームに構成します。LMFC は、これらのマルチフレーム

の開始と同期します。サブクラス 1 動作では、1 リンク内の各デ

バイスまたは複数リンク内の各デバイスに関し、SYSREF± 信号

を使用して LMFC を同期させます（AD9695 内では、SYSREF±

は内部サンプル・デバイダも同期させます）。この同期を図 129

に示します。JESD204B レシーバーは、マルチフレームの境界と

バッファリングを使用して、レーン間（または複数デバイス間）

の遅延が一定になるようにする他、電源のオン／オフやリンク・

リセットなどの場合も遅延値が変わらないようにします。

確定的遅延に関する条件

JESD204B サブクラス 1 システムで確定的遅延を実現するにあた

っては、いくつかの重要な要素が必要になります。

• システム内での SYSREF± 信号の分配スキューは、そのシ

ステムに求められる不確実性の度合いより小さくなければ

なりません。

• SYSREF± のセットアップおよびホールド時間に関する条件

を、システム内の各デバイスが満たす必要があります。

• すべてのレーン、リンク、デバイスにおける合計遅延変動

は、1 LMFC 周期以下でなければなりません（図 129 を参

照）。これには可変遅延と、システム内のレーンごと、リ

ンクごと、およびデバイスごとの固定遅延の差が含まれま

す。

確定的遅延レジスタの設定

ロジック・デバイス内の JESD204B レシーバー・バッファは、

LMFC 境界から始まるデータをバッファします。システム内の

合計リンク遅延が LMFC 周期の整数倍に近い場合は、電源を入

れ直すたびに、レシーバー・バッファでのデータ到着時間が

LMFC 境界にまたがる可能性があります。この場合に遅延を確

定的なものとするには、トランスミッタまたはレシーバーで

LMFC の位相を調整する必要があります。通常、レシーバーの

LMFC は、受信バッファに対応するために調整されます。

AD9695 では、LMFC オフセット・ビット（レジスタ 0x578 のビ

ット［4:0]）を使用して、この調整を行うことができます。これ

らのビットは、F パラメータ（フレームあたりの 1 レーンのオク

テット数）に応じ、フレーム・クロック単位で LMFC を遅らせま

す。F = 1 の場合は 4 の倍数の設定値（0、4、8、…）ごとに、ク

ロックが 1 フレームずつシフトします。F = 2 の場合は 2 の倍数

の設定値（0、2、4、…）ごとに、クロックが 1 フレームずつシ

フトします。F をその他の値にすると、いずれの場合もクロッ

クは 1 フレームずつシフトします。

図 129. SYSREF± と LMFC

SYSREF-ALIGNEDGLOBAL LMFC

ALL LMFCs

DATA

DEVICE CLOCK

SYSREF

ILAS DATA

SYSREF TO LMFC DELAY

POWER CYCLE VARIATION(MUST BE < tLMFC)

15

66

0-1

00


Rev. A － 81/135 －

図 130 は、リンク遅延が LMFC 境界に近い場合、AD9695 のロ

ーカル LMFC を遅らせてレシーバーへのデータ到着時間を遅延

できることを示しています。図 131 に、レシーバーの LMFC を

遅らせて、受信バッファのタイミングを合わせる方法を示しま

す。詳しい調整方法については、該当する JESD204B レシーバ

ーのユーザ・ガイドを参照してください。システムの合計遅延

が LMFC 周期の整数倍に近くない場合や、クロック・ソースの

LMFC 位相が適切に調整されている場合は、やはり電源を入れ

直すたびに遅延が変化する可能性があります。この場合、

SYSREF± 信号のセットアップおよびホールド時間の条件を満た

さなくなっていないか、チェックしてください。チェックする

には、SYSREF± セットアップおよびホールドのモニタ・レジス

タ（レジスタ 0x0128）を読み出します。この機能については、

SYSREF± セットアップ／ホールド・ウィンドウのモニタのセク

ションで説明します。

レジスタ 0x0128 の読出し結果がタイミングに関する問題の存在

を示している場合は、AD9695 内でできる調整がいくつかあり

ます。SYSREF± 遷移選択ビット（レジスタ 0x0120 のビット 4）

を使用して、アライメントに使われる SYSREF± レベルを変更す

ることができます。また、クロック・エッジ選択ビット（レジ

スタ 0x0120 のビット 3）を使って、SYSREF± の取得に使用する

クロックのエッジを変更することも可能です。これらのオプシ

ョンについては、ともに SYSREF± 制御機能のセクションで説明

します。これらのいずれの方法でも許容可能なセットアップお

よびホールド時間を実現できない場合は、SYSREF± またはデバ

イス・クロック（CLK±）の位相、もしくはその両方の位相を調

整する必要があります。

図 130. AD9695 内の JESD204B Tx LMFC の調整

図 131. ロジック・デバイス内の JESD204B Rx LMFC の調整


DATA(AT Tx INPUT)

DATA(AT Rx INPUT)

Tx LOCAL LMFC

Tx LMFC MOVED (DELAYING THE ARRIVAL OF DATA RELATIVETO THE GLOBAL LMFC) SO THE RECIEVE BUFFER RELEASE TIME

IS ALWAYS REFERENCED TO THE SAME LMFC EDGE

LMFCTX DELAY TIME POWER CYCLE VARIATION

ILAS DATA

ILAS DATA

15

66

0-1

01

DATA

POWER CYCLE VARIATIONLMFCRX DELAY TIME

ILAS ILAS

ILAS


DATA(AT Tx INPUT)

DATA(AT Rx INPUT)

Rx LOCAL LMFC

Rx LMFC MOVED SO THE RECEIVE BUFFER RELEASE TIMEIS ALWAYS REFERENCED TO THE SAME LMFC EDGE

DATA1

56

60

-10

2


Rev. A － 82/135 －

マルチチップ同期図 133 のフローチャートは、AD9695 のマルチチップ同期のため

の内部メカニズムを示しています。チップ同期モード・ビット

（レジスタ 0x1FF のビット 0）による決定に従って、マルチチ

ップ同期を可能にする方法は 2 つあります。これらの方法は、

それぞれ異なる形で SYSREF± 信号を使用します。

ノーマル・モード

チップ同期モード・ビットのデフォルト設定は 0 で、AD9695 は

これにより通常のチップ同期を行うように設定されています。

JESD204B 規格は、1 つのリンク内での遅延を確定的なものとす

るために、SYSREF± の使用を規定しています。複数のコンバー

タとロジック・デバイスを持つシステムに同じ考え方を適用する

と、マルチチップ同期も可能になります。図 133 ではこれをノ

ーマル・モードとしています。フローチャートに示したプロセ

スに従えば、AD9695 の構成設定を正しく行うことができます。

JESD204B レシーバーが適切に構成されていることを確認するに

は、ロジック・デバイスのユーザ知的財産権（IP）ガイドを参照


タイムスタンプ・モード

AD9695 の全帯域幅におけるすべての動作モードで、SYSREF±

入力はタイムスタンプ・サンプルとしても使用できます。これ

は、複数チャンネルと複数デバイスの同期を実現するもう 1 つ

の方法です。この方法は、複数のデバイスを 1 つまたは複数の

ロジック・デバイスに同期させるときに、特に効果的です。ロ

ジック・デバイスはデータ・ストリームをバッファし、タイム

スタンプされたサンプルを識別して、それらをアラインします。

チップ同期モード・ビット（レジスタ 0x1FF のビット 0）を 1 に

セットすると、複数チャンネルや複数デバイスの同期にタイム

スタンプ法が使われます。タイムスタンプ・モードでは、クロ

ックはリセットされません。代わりに、一致するサンプルの

JESD204B 制御ビットを使って、そのサンプルがタイムスタンプ

されます。タイムスタンプ・モードでの動作には、以下の設定

を追加で行う必要があります。

• 連続または N ショット SYSREF をイネーブルします（レジ

スタ 0x0120 のビット［2:1］= 1 または 2）。

• 少なくとも 1 個の制御ビットをイネーブルします（CS > 0、

レジスタ 0x058F のビット［7:6］= 1、2、または 3）。

• 制御ビット中の 1 個の機能を SYSREF に設定します。

• レジスタ 0x0559 のビット［2:0］= 5（制御ビット 0 を使

用する場合）。

• レジスタ 0x0559 のビット［6:4］= 5（制御ビット 1 を使


• レジスタ 0x055A のビット［2:0］= 5（制御ビット 2 を使


制御ビットを MSB ファーストでイネーブルします。すなわち、

1 つの制御ビットのみを使用する場合（CS = 1）、制御ビット 2

をイネーブルする必要があります。2 つの制御ビットを使用す

る場合は、制御ビット［2:1］をイネーブルする必要があります。

図 132 に、SYSREF± に一致する入力サンプルをタイムスタンプ

して、最終的に ADC から出力する方法を示します。この例では

2 個の制御ビットがあります。制御ビット 1 は、どのサンプルが

SYSREF の立上がりエッジと一致していたかを示すビットです。

各チャンネルのパイプライン遅延は同じです。必要な場合は、

SYSREF タイムスタンプ遅延レジスタ（レジスタ 0x0123）を使

って、サンプルをタイムスタンプするタイミングを調整するこ

とができます。

デシメーションを使用する AD9695 の動作モードでは、タイム

スタンピングはサポートされていません。

図 132.AD9695 のタイムスタンプ — CS = 2 （レジスタ 0x058F のビット［7:6］= 2）、

制御ビット 1 は SYSREF±（レジスタ 0x0559 のビット［6:4］= 5）

AINA

AINB

ENCODE CLK

SYSREF

CHANNEL B

CHANNEL A

N – 1N

N + 1N + 2

N + 3

N – 1N

N + 1N + 2

N + 3

N – 1 N N + 1

2 CONTROL BITS

CONTROL BIT 0 USED TOTIME STAMP SAMPLE N

14-BIT SAMPLES OUT

N + 2 N + 300 00 00 0001

N – 1 N N + 1 N + 2 N + 300 00 00 0001

15

66

0-1

03


Rev. A － 83/135 －

図 133. SYSREF± 取得シナリオとマルチチップ同期

YES

UPDATE SETUP/HOLDDETECTOR STATUS

(0x0128)

INCREMENTSYSREF IGNORE

COUNTER

YES

NO

SYSREFIGNORE

COUNTEREXPIRED?(0x0121)

SYSREFENABLED?

(0x0120)

NO

CLOCKDIVIDER

>1?(0x010B)

YESINPUT

CLOCK DIVIDER

ALIGNMENT

REQUIRED?

CLOCK

DIVIDER

AUTO ADJUST

ENABLED?

YES

NO NO NO

YESALIGN CLOCKDIVIDER PHASE

TO SYSREF

SYNCHRO-

NIZATION

MODE?

(0x01FF)

TIMESTAMPMODE

NORMALMODE

YES SYSREF INSERTEDIN JESD204B

CONTROL BITS

BACK TO START

BACK TO START

NO

JESD204BLMFC

ALIGNMENTREQUIRED?

DDC NCOALIGNMENTENABLED?

(0x0300)

YES

NO

ALIGN PHASE OF ALLINTERNAL CLOCKS(INCLUDING LMFC)

TO SYSREF

SYNC~ASSERTED

SEND INVALID 8-BIT/10-BIT CHARACTERS

(ALL 0s)

NO

YES SEND K28.5CHARACTERS

NORMALJESD204B

INITIALIZATION

SYSREF

ENABLED

IN CONTROL BITS?

(0x0559, 0x055A,

0x058F)

RESETSYSREF IGNORE

COUNTER

START

SYSREFASSERTED?

YES

NO

ALIGN DDC NCOPHASE

ACCUMULATOR

YES

SIGNALMONITOR

ALIGNMENTENABLED?

(0x026F)

ALIGN SIGNALMONITOR

COUNTERS

YES

NO NO

SYSREF RESETSRAMP TEST MODE

GENERATOR

RAMPTEST MODEENABLED?

(0x0550)

YES

NO

INCREMENTSYSREF COUNTER

(0x012A)

SYSREFTIMESTAMP

DELAY(0x0123)

SYSREFMODE

(0x0120)

N-SHOTMODE

CONTINUOUSMODE

CLEAR SYSREF IGNORE COUNTERAND DISABLE SYSREF(CLEAR BIT 2 IN 0x0120)

15

66

0-1

04


Rev. A － 84/135 －

SYSREF± 入力

SYSREF± 入力信号は、確定的遅延およびマルチチップ同期を実

現するための高精度システム・リファレンスとして使用します。

AD9695 には、シングルショット入力信号または周期的入力信

号を使用できます。SYSREF± モード選択ビット（レジス

タ 0x0120 のビット［2:1］）は入力信号タイプを選択し、

SYSREF± ステート・マシンが設定されている場合は、その動作

も制御します。シングルショット・モード（または N ショッ

ト・モード）の場合（レジスタ 0x0120 のビット［2:1］= 2）、

該当する SYSREF± 遷移が検出されると、SYSREF± モード選択

ビットは自動的にクリアされます。パルス幅は、少なくとも

2 CLK± 周期分の幅がなければなりません。クロック分周器（レ

ジスタ 0x010B のビット［2:0］）が 1 分周以外の値に設定され

ている場合は、この最小パルス幅条件に分周比を乗じます（例

えば、8 分周に設定されている場合、最小パルス幅は 16 CLK±

サイクル）。連続 SYSREF± 信号を使用する場合は（レジスタ

0x0120 のビット［2:1］= 1）、SYSREF± 信号の周期を LMFC の

整数倍とする必要があります。次の式を用いて LMFC を求めま

す。

LMFC = ADC クロック/(S × K)

ここで、

S はコンバータあたりのサンプル数を表す JESD204B パラメー

タ、

K はマルチフレームあたりのフレーム数を表す JESD204B パラ

メータです。

ノーマル同期モード（レジスタ 0x01FF のビット［1:0］= 0）の

場合、入力クロック分周器、DDC、信号モニタ・ブロック、お

よび JESD204B リンクは、すべて SYSREF± 入力を使って同期され

ます。SYSREF± 入力は、システム内の複数の AD9695 デバイス

を同期するメカニズムを提供するために、ADC サンプルへのタ

イムスタンプとしても使用できます。最高レベルのタイミング

精度を実現するには、SYSREF± が、CLK± 入力を基準とするセ

ットアップおよびホールド条件を満たしていなければなりませ

ん。AD9695 は、これらの条件を満たす機能をいくつか備えて

います（SYSREF± 制御機能のセクションを参照）。

SYSREF± 制御機能

SYSREF± は、入力クロック（CLK±）とともにソース同期タイ

ミング・インターフェースの一部として使われ、入力クロック

基準で 117 ps と –96 ps というセットアップおよびホールド・タ

イミング条件を満たすことを求められます（図 134 を参照）。

AD9665 にはこれらの条件を満たすための機能がいくつか備わ

っています。第 1 に、SYSREF± サンプル・イベントは、同期さ

れたローからハイへの遷移、またはハイからローへの遷移とし

て定義できます。第 2 に、AD9695 では、入力クロックの立上が

りエッジまたは立下がりエッジのどちらかを使って SYSREF± 信

号をサンプリングすることができます。考え得る 4 通りのすべ

ての組み合わせを、図 134、図 135、図 136、および図 137 に示

します。

SYSREF± に関連して使用できる第 3 の機能は、プログラム可能

な数（最大 16）の SYSREF± イベントを無視できることです。

SYSREF± 無視機能は、SYSREF± モード・レジスタ（レジスタ

0x0120 のビット［2:1］）を 2΄b10（N ショット・モードと表記

されます）に設定することでイネーブルされます。AD9695 は N

回の SYSREF± イベントを無視できます。これは起動後安定する

までに時間を要する周期的な SYSREF± 信号を処理する際に便利

です。システム内のクロックが安定するまで SYSREF± を無視す

ることで、低精度の SYSREF± トリガを避けることができます。

図 138 に、3 回の SYSREF± イベントを無視する場合の SYSREF±

無視機能の例を示します。

図 134. SYSREF± のセットアップおよびホールド時間条件 —

立上がりエッジ・クロックを使用するローからハイへの

SYSREF± 遷移（デフォルト）

図 135. 立下がりエッジ・クロック取得を使用するローから

ハイへの SYSREF± 遷移（レジスタ 0x0120 のビット 4 = 1’b0、

レジスタ 0x0120 のビット 3 = 1’b1）

図 136. 立上がりエッジ・クロック取得を使用するハイから

ローへの SYSREF± 遷移（レジスタ 0x0120 のビット 4 = 1’b1、

レジスタ 0x0120 のビット 3 = 1’b0）

図 137. 立下がりエッジ・クロック取得を使用するハイからローへ

の SYSREF± 遷移（レジスタ 0x0120 のビット 4 = 1’b1;、レジスタ

0x0120 のビット 3 = 1’b1）

CLK

SYSREF

KEEP OUT WINDOW

SYSREFSAMPLE POINTHOLD

REQUIREMENT120ps

SETUPREQUIREMENT

–70ps

15

66

0-1

05

CLK

SYSREF


REQUIREMENT120ps

SETUPREQUIREMENT

–70ps

15

66

0-1

06

CLK

SYSREF


REQUIREMENT120ps

SETUPREQUIREMENT

–70ps

15

66

0-1

07

SYSREFSAMPLE POINT

CLK

SYSREF

HOLDREQUIREMENT

120ps

SETUPREQUIREMENT

–70ps

15

66

0-1

08


Rev. A － 85/135 －

図 138. SYSREF± 無視の例、SYSREF± 無視カウント・ビット

（レジスタ 0x0121 のビット［3:0］）= 3

図 139. SYSREF± スキュー・ウィンドウ

連続 SYSREF± モードの場合（レジスタ 0x0120 のビット

［2:1］= 1）、AD9695 は、SYSREF± 立上がりエッジの配置を内

部 LMFC と比較してモニタします。LMFC にアラインされたク

ロック・エッジと異なるクロック・エッジで SYSREFF± のエッ

ジが取得された場合、AD9695 はリンクの再同期を開始します。

AD9695 の入力クロック・レートは最大 4 GHz にできるので、

AD9695 には、正確なサイクルでの取得が望めないような周期

的 SYSREF± 信号や取得する必要がないような周期的 SYSREF±

信号への対応を可能にする、もう 1 つの SYSREF± 関連機能が備

わっています。このようなシナリオのために、AD9695 にはプ

ログラム可能な SYSREF± スキュー・ウィンドウがあり、

SYSREF± がスキュー・ウィンドウ外になった場合を除いて、内

部分周器の動作を妨げないようにすることができます。

SYSREF± スキュー・ウィンドウの分解能は、サンプル・クロッ

ク・サイクルで設定されます。SYSREF± の負のスキュー・ウィ

ンドウも正のスキュー・ウィンドウも 1 の場合、合計スキュ

ー・ウィンドウは ±1 サンプル・クロック・サイクルです。これ

は、LMFC にアラインされたクロックの ±1 サンプル・クロック・

サイクル以内で SYSREF± が取得される限り、リンクは正常に動

作を続けることを意味します。SYSREF± と LMFC の間にミスア

ライメントを生じさせ得るジッタが SYSREF± にあっても、シス

テムは再同期なしで動作を続けることができますが、その場合

でも、デバイスはジッタ以外の原因で生じる大きなエラーをモ

ニタすることができます。AD9695 の場合、正と負のスキュー・

ウィンドウは、SYSREF± ウィンドウ負ビット（レジスタ 0x0122

のビット［3:2］）と SYSREF± ウィンドウ正ビット（レジスタ

0x0122 のビット［1:0］）によって制御されます。図 139 に、内

部分周器の位相 0 を基準としたスキュー・ウィンドウ設定の位

置に関する情報を示します。負のスキューは内部分周器が位相 0

に達する前に発生するものとして定義され、正のスキューは内部

分周器が位相 0 に達した後に発生するものとして定義されます。

CLK

SYSREF

SYSREF SAMPLE PART 1 SYSREF SAMPLE PART 2 SYSREF SAMPLE PART 3 SYSREF SAMPLE PART 4 SYSREF SAMPLE PART 5

IGNORE FIRST THREE SYSREFs SAMPLE THE FOURTH SYSREF

15

66

0-1

09

SAMPLE CLOCK

SYSREF

SYSREF SKEW WINDOW = ±1



SYSREF SKEW WINDOW = 0

15

66

0-1

10


Rev. A － 86/135 －

SYSREF± セットアップ／ホールド・ウィンドウ

のモニタ

有効な SYSREF± 信号を取得できるようにするために、AD9695

には、SYSREF± セットアップ／ホールド・ウィンドウ・モニタ

が備わっています。この機能は、メモリ・マップを通じてイン

ターフェース上でのセットアップ／ホールドのマージン量をリ

ードバックすることによって、システム設計者が CLK± 信号を

基準に SYSREF± 信号の位置を決定することを可能にします。図

140 と図 141 に、SYSREF± の異なる位相に対するセットアップ

およびホールドのステータス値を示します。セットアップ・デ

ィテクタは CLK± エッジ前の SYSREF± 信号のステータスを返し、

ホールド・ディテクタは CLK± エッジ後の SYSREF± 信号のステ

ータスを返します。レジスタ 0x0128 は SYSREF± のステータス

を保存し、ADC が SYSREF± 信号を取得しているかどうかをユ

ーザに示します。

表 37 に、レジスタ 0x0128 の内容の説明とその意味を示します。

図 140. SYSREF± セットアップ・ディテクタ

VALID

REG 0x0128[3:0]

CLK±INPUT

SYSREF±INPUT

FLIP-FLOPHOLD (MIN)

FLIP-FLOPHOLD (MIN)

FLIP-FLOPSETUP (MIN)

0xF

0xE

0xD

0xC

0xB

0xA

0x9

0x8

0x7

0x6

0x5

0x4

0x3

0x2

0x1

0x0

15

66

0-1

11


Rev. A － 87/135 －

図 141. SYSREF± ホールド・ディテクタ

表 37. SYSREF± セットアップ／ホールド・モニタ、レジスタ 0x0128

Register 0x0128, Bits[7:4] Hold Status

Register 0x0128, Bits[3:0] Setup Status Description

0x0 0x0 to 0x7 セットアップ・エラーの可能性。この数値が小さいほど、セットアップ・マー

ジンも小さくなります。

0x0 to 0x8 0x8 セットアップ・エラーもホールド・エラーもなし（最良ホールド・マージ

ン）。

0x8 0x9 to 0xF セットアップ・エラーもホールド・エラーもなし（最良セットアップおよびホ

ールド・マージン）。

0x8 0x0 セットアップ・エラーもホールド・エラーもなし（最良セットアップ・マージ

ン）。

0x9 to 0xF 0x0 ホールド・エラーの可能性。この数値が大きいほど、ホールド・マージンは小

さくなります。

0x0 0x0 セットアップ・エラーまたはホールド・エラーの可能性。

CLK±INPUT

SYSREF±INPUT

VALID

REG 0x0128[7:4]

FLIP-FLOPHOLD (MIN)

FLIP-FLOPHOLD (MIN)

FLIP-FLOPSETUP (MIN)

0xF

0xE

0xD

0xC

0xB

0xA

0x9

0x8

0x7

0x6

0x5

0x4

0x3

0x2

0x1

0x0

15

66

0-1

12


Rev. A － 88/135 －

遅延エンド to エンドの合計遅延

AD9695 内の遅延は、チップのアプリケーション・モードと

JESD204B 構成に依存します。これらのパラメータの定められ

た組み合わせを使えば、いずれでも遅延は確定的になりますが、

この確定的遅延の値は、遅延計算例のセクションの説明に従っ

て計算する必要があります。

表 38 に、AD9695 がサポートする各種チップ・アプリケーショ

ン・モードについて、ADC と DSP を通じた合計遅延を示します。

表 39 は、M/L 比に基づき、各アプリケーション・モードでの

JESD204B ブロックによる遅延を示したものです。どちらの表

も遅延は代表値で示されており、単位はエンコード・クロック

です。JESD204B ブロックによる遅延は、出力データのタイプ

（実数または複素数）には依存しません。したがって、表 39 に

データ・タイプは含まれていません。

合計遅延を決定するには、表 38 から該当する ADC + DSP 遅延を

選択して、それを表 39 内の該当する JESD204B 遅延に加算しま

す。以下に計算例を示します。

遅延計算例

構成例 1 は次のとおりです。

• ADC アプリケーション・モード = 全帯域幅

• 実数出力

• L = 4、M = 2、F = 1、S = 1（JESD204B モード）

• M/L = 0.5

• 遅延 = 31 + 25 = 56 エンコード・クロック

構成例 2 は次のとおりです。

• ADC アプリケーション・モード = DCM4

• 複素出力

• L = 2、M = 2、F = 2、S = 1（JESD204B モード）

• M/L = 1

• 遅延 = 162 + 50 = 212 エンコード・クロック

LMFC 基準遅延

FPGA ベンダーによっては、確定的遅延を適切に調整するため

に、LMFC 基準遅延の確認が必要になる場合があります。この

ような場合は、LMFC へのアナログ入力および LMFC からのデ

ータ出力の遅延値として、それぞれ表 38 と表 39 の遅延値を使

用します。


Rev. A － 89/135 －

表 38. ADC + DSP ブロックでの遅延（サンプル・クロック数）1

Chip Application Mode Enabled Filters ADC + DSP Latency

Full Bandwidth Not applicable 31

DCM1 (Real) HB1 90

DCM2 (Complex) HB1 90

DCM3 (Complex) TB1 102

DCM2 (Real) HB2 + HB1 162

DCM4 (Complex) HB2 + HB1 162

DCM3 (Real) TB2 + HB1 212

DCM6 (Complex) TB2 + HB1 212

DCM4 (Real) HB3 +HB2 + HB1 292

DCM8 (Complex) HB3 +HB2 + HB1 292

DCM5 (Real) FB2 + HB1 380

DCM10 (Complex) FB2 + HB1 380

DCM6 (Real) TB2 + HB2 + HB1 424

DCM12 (Complex) TB2 + HB2 + HB1 424

DCM15 (Real) FB2 + TB1 500

DCM8 (Real) HB4 + HB3 + HB2 + HB1 552

DCM16 (Complex) HB4 + HB3 + HB2 + HB1 552

DCM10 (Real) FB2 + HB2 + HB1 694

DCM20 (Complex) FB2 + HB2 + HB1 694

DCM12 (Real) TB2 + HB3 + HB2 + HB1 814

DCM24 (Complex) TB2 + HB3 + HB2 + HB1 814

DCM30 (Complex) HB2 + FB2 + TB1 836

DCM20 (Real) FB2 + HB3 + HB2 + HB1 1420

DCM40 (Complex) FB2 + HB3 + HB2 + HB1 1420

DCM24 (Real) TB2 + HB4 + HB3 + HB2 + HB1 1594

DCM48 (Complex) TB2 + HB4 + HB3 + HB2 + HB1 1594

1 DCMx はデシメーション・レシオを示します。

表 39. JESD204B ブロックでの遅延（サンプル・クロック数）1

Chip Application Mode

M/L Ratio2

0.125 0.25 0.5 1 2 4 8

Full Bandwidth 82 44 25 14 7 9 3

DCM1 82 44 25 14 7 N/A N/A

DCM2 160 84 46 27 14 7 N/A

DCM3 237 124 67 39 21 11 N/A

DCM4 315 164 88 50 27 14 9

DCM5 N/A 2033 1093 623 433 N/A N/A

DCM6 N/A 243 130 73 39 21 14

DCM8 N/A 323 172 96 50 27 18

DCM10 N/A N/A 213 119 62 33 22

DCM12 N/A N/A 255 142 73 39 27

DCM15 N/A N/A 3184 1764 904 474 334

DCM16 N/A N/A 3394 1884 964 504 354

DCM20 N/A N/A N/A 233 119 62 43

DCM24 N/A N/A N/A 279 142 73 51

DCM30 N/A N/A N/A 3484 1764 904 624

DCM40 N/A N/A N/A N/A 2334 1194 824

DCM48 N/A N/A N/A N/A 2794 1424 974

1 N/A は該当なしを意味し、リストされた M/L 比ではそのアプリケーション・モードがサポートされていないことを示します。 2 M/L 比は、その構成におけるコンバータ数をレーン数で除した値です。 3 リストされた M/L 比におけるアプリケーション・モードは、実数出力モードでのみサポートされています。 4 リストされた M/L 比におけるアプリケーション・モードは、複素出力モードでのみサポートされています。


Rev. A － 90/135 －

テスト・モード ADC テスト・モード

AD9695 は、システム・レベルの実装を補助するさまざまなテ

スト・オプションを備えています。AD9695 には、レジスタ

0x0550 で設定できる ADC テスト・モードがあります。これら

のテスト・モードを表 40 に示します。出力テスト・モードをイ

ネーブルすると、ADC のアナログ部分がデジタル・バックエン

ド・ブロックから遮断されて、出力フォーマット・ブロックを通

じてテスト・パターンが実行されます。これらのテスト・パター

ンには、出力のフォーマッティングが必要なものと必要ないも

のがあります。疑似乱数（PN）シーケンス・テストの PN ジェ

ネレータは、レジスタ 0x0550 のビット 4 またはビット 5 を設定

することによってリセットできます。これらのテストは、アナ

ログ信号の有無にかかわらず実行できますが（アナログ信号が

存在する場合は無視されます）、エンコーダ・クロックが必要

です。

アプリケーションの動作モードが DDC モードを選択するように

設定されている場合、各 DDC をイネーブルにするには、テス

ト・モードをイネーブルする必要があります。どの DDC をテス

トするかに応じて、テスト・パターンは、レジスタ 0x0327、レ

ジスタ 0x0347、およびレジスタ 0x0367 のビット 2 とビット 0 を

使ってイネーブルすることができます。(I) データはチャンネル

A 用に選択されたテスト・パターンを使用し、(Q) データはチャ

ンネル B 用に選択されたテスト・パターンを使用します。

DDC3 に限り、(I) データはチャンネル A からのテスト・パター

ンを使用し、(Q) データはテスト・パターンを出力しません。(I)

データに使用されるこのチャンネル A のテスト・パターンは、

レジスタ 0x0387 のビット 0 で選択します。詳細については、ア

プリケーション・ノート AN-877 SPI を使った高速 ADC へのイ

ンターフェースを参照してください。

図 142. データ・フレーミングを示す ADC 出力データパス

表 40. ADC テスト・モード1

Output Test Mode Bit Sequence Pattern Name Expression

Default/ Seed Value Sample (N, N + 1, N + 2, …)

0000 Off (default) N/A N/A N/A

0001 Midscale short 0000 0000 0000 N/A N/A

0010 Positive full-scale short 01 1111 1111 1111 N/A N/A

0011 Negative full-scale short 10 0000 0000 0000 N/A N/A

0100 Checkerboard 10 1010 1010 1010 N/A 0x1555, 0x2AAA, 0x1555, 0x2AAA, 0x1555

0101 PN sequence long x23 + x18 + 1 0x3AFF 0x3FD7, 0x0002, 0x26E0, 0x0A3D, 0x1CA6

0110 PN sequence short x9 + x5 + 1 0x0092 0x125B, 0x3C9A, 0x2660, 0x0C65, 0x0697

0111 One-/zero-word toggle 11 1111 1111 1111 N/A 0x0000, 0x3FFF, 0x0000, 0x3FFF, 0x0000

1000 User input Register 0x0551 to

Register 0x0558

N/A User Pattern 1[15:2], User Pattern 2[15:2], User Pattern 3[15:2], User Pattern 4[15:2],

User Pattern 1[15:2] … for repeat mode.

User Pattern 1[15:2], User Pattern 2[15:2], User Pattern 3[15:2], User Pattern 4[15:2],

0x0000 … for single mode.

1111 Ramp output (x) % 214 N/A (x) % 214, (x +1) % 214, (x +2) % 214, (x +3) % 214

1 N/A は該当しないことを意味します。

8-BIT/10-BIT

ENCODER

SERDOUT0±

SERDOUT1±

TAIL BITS0x571[6]

SERIALIZER

ADC

SYMBOL0 SYMBOL1A13A12A11A10A9A8A7A6A5A4A3A2A1A0

C2C1C0

MSB

LSB

CONTROL BITS

ADC TEST PATTERNS(RE0x550,

REG 0x551 TOREG 0x558)

JESD204B SAMPLECONSTRUCTION

JESD204BINTERFACE

TEST PATTERN(REG 0x573,

REG 0x551 TOREG 0x558)

FRAMECONSTRUCTION

JESD204B DATA

LINK LAYER TEST

PATTERNSREG 0x574[2:0]

SCRAMBLER

1 + x14 + x15

(OPTIONAL)

A13A12A11A10A9A8A7A6

A5A4A3A2A1A0C2T

MSB

LSB

OC

TE

T0

OC

TE

T1

S7S6S5S4S3S2S1S0

S7S6S5S4S3S2S1S0

MSB

LSB

OC

TE

T0

OC

TE

T1

a b c d e f g h i j

a b c d e f g h i j

a b i j a b i j

15

66

0-2

14

JESD204BLONG TRANSPORT

TEST PATTERNREG 0x571[5]


Rev. A － 91/135 －

JESD204B ブロック・テスト・モード

ADC パイプライン・テスト・モードに加えて、AD9695 は

JESD204B ブロック内にも柔軟なテスト・モードを備えていま

す。これらのテスト・モードは、レジスタ 0x0573 とレジスタ

0x0574 にリストされています。出力データパス上のさまざまな

ポイントで、これらのテスト・パターンを挿入できます。これ

らのテスト挿入ポイントを図 142 に示します。また、JESD204B

ブロックで使用できるさまざまなテスト・モードを表 41 に示し

ます。AD9695 では、テスト・モード（レジスタ 0x0573 ≠ 0x00）

からノーマル・モード（レジスタ 0x0573 = 0x00）への遷移に SPI

のソフト・リセットが必要です。リセットするには、レジスタ

0x0000 に 0x81 を書き込みます（自動クリア）。

トランスポート層サンプル・テスト・モード

トランスポート層サンプルは、JEDEC JESD204B 仕様の 5.1.6.3 項

に従って AD9695 内に実装されています。これらのサンプルのテ

ストは、レジスタ 0x0571 のビット 5 に示されています。テス

ト・パターンは、ADC からの未加工サンプルと等価です。

インターフェース・テスト・モード

インターフェース・テスト・モードは、レジスタ 0x0573 のビット

［3:0］に記述されています。これらのテスト・モードの説明は、

表 42 にも示されています。インターフェース・テストは、デー

タ上のさまざまなポイントで挿入できます。テスト挿入ポイン

トの詳細については、図 142 を参照してください。レジス

タ 0x0573 のビット［5:4］は、これらのテストをどこで挿入す

るかを示します。

表 43 と表 44 に、JESD サンプル入力、物理層 10 ビット入力、

およびスクランブラ 8 ビット入力で挿入する場合のテスト・モ

ードの例を示します。表の UPx は、ユーザ・レジスタ・マップ

のユーザ・パターン制御ビットを表します。

表 41. JESD204B インターフェース・テスト・モード

Output Test Mode Bit Sequence Pattern Name Expression Default

0000 Off (default) Not applicable Not applicable

0001 Alternating checker board 0x5555, 0xAAAA, 0x5555, … Not applicable

0010 1/0 word toggle 0x0000, 0xFFFF, 0x0000, … Not applicable

0011 31-bit PN sequence x31 + x28 + 1 0x0003AFFF

0100 23-bit PN sequence x23 + x18 + 1 0x003AFF

0101 15-bit PN sequence x15 + x14 + 1 0x03AF

0110 9-bit PN sequence x9 + x5 + 1 0x092

0111 7-bit PN sequence x7 + x6 + 1 0x07

1000 Ramp output (x) % 216 Ramp size depends on test injection point

1110 Continuous/repeat user test Register 0x0551 to Register 0x0558 User Pattern 1 to User Pattern 4, then repeat

1111 Single user test Register 0x0551 to Register 0x0558 User Pattern 1 to User Pattern 4, then zeros

表 42. JESD204B サンプル入力: M = 2、S = 2、N' = 16（レジスタ 0x0573 のビット［5:4］= 'b00）

Frame Number

Converter Number

Sample Number

Alternating Checkerboard

1/0 Word Toggle Ramp PN9 PN23 User Repeat User Single

0 0 0 0x5555 0x0000 (x) % 216 0x496F 0xFF5C UP1[15:0] UP1[15:0]

0 0 1 0x5555 0x0000 (x) % 216 0x496F 0xFF5C UP1[15:0] UP1[15:0]

0 1 0 0x5555 0x0000 (x) % 216 0x496F 0xFF5C UP1[15:0] UP1[15:0]

0 1 1 0x5555 0x0000 (x) % 216 0x496F 0xFF5C UP1[15:0] UP1[15:0]

1 0 0 0xAAAA 0xFFFF (x +1) % 216 0xC9A9 0x0029 UP2[15:0] UP2[15:0]




2 0 0 0x5555 0x0000 (x +2) % 216 0x980C 0xB80A UP3[15:0] UP3[15:0]

2 0 1 0x5555 0x0000 (x +2) % 216 0x980C 0xB80A UP3[15:0] UP3[15:0]

2 1 0 0x5555 0x0000 (x +2) % 216 0x980C 0xB80A UP3[15:0] UP3[15:0]

2 1 1 0x5555 0x0000 (x +2) % 216 0x980C 0xB80A UP3[15:0] UP3[15:0]

3 0 0 0xAAAA 0xFFFF (x +3) % 216 0x651A 0x3D72 UP4[15:0] UP4[15:0]




4 0 0 0x5555 0x0000 (x +4) % 216 0x5FD1 0x9B26 UP1[15:0] 0x0000

4 0 1 0x5555 0x0000 (x +4) % 216 0x5FD1 0x9B26 UP1[15:0] 0x0000

4 1 0 0x5555 0x0000 (x +4) % 216 0x5FD1 0x9B26 UP1[15:0] 0x0000

4 1 1 0x5555 0x0000 (x +4) % 216 0x5FD1 0x9B26 UP1[15:0] 0x0000


Rev. A － 92/135 －

表 43. 物理層 10 ビット入力（レジスタ 0x0573 のビット［5:4］= 'b01）

10-Bit Symbol Number



0 0x155 0x000 (x) % 210 0x125 0x3FD UP1[15:6] UP1[15:6]

1 0x2AA 0x3FF (x + 1) % 210 0x2FC 0x1C0 UP2[15:6] UP2[15:6]

2 0x155 0x000 (x + 2) % 210 0x26A 0x00A UP3[15:6] UP3[15:6]

3 0x2AA 0x3FF (x + 3) % 210 0x198 0x1B8 UP4[15:6] UP4[15:6]

4 0x155 0x000 (x + 4) % 210 0x031 0x028 UP1[15:6] 0x000

5 0x2AA 0x3FF (x + 5) % 210 0x251 0x3D7 UP2[15:6] 0x000

6 0x155 0x000 (x + 6) % 210 0x297 0x0A6 UP3[15:6] 0x000

7 0x2AA 0x3FF (x + 7) % 210 0x3D1 0x326 UP4[15:6] 0x000

8 0x155 0x000 (x + 8) % 210 0x18E 0x10F UP1[15:6] 0x000

9 0x2AA 0x3FF (x + 9) % 210 0x2CB 0x3FD UP2[15:6] 0x000

10 0x155 0x000 (x + 10) % 210 0x0F1 0x31E UP3[15:6] 0x000

11 0x2AA 0x3FF (x + 11) % 210 0x3DD 0x008 UP4[15:6] 0x000

表 44. スクランブラ 8 ビット入力（レジスタ 0x0573 のビット［5:4］= 'b10）

8-Bit Octet Number



0 0x55 0x00 (x) % 28 0x49 0xFF UP1[15:9] UP1[15:9]

1 0xAA 0xFF (x + 1) % 28 0x6F 0x5C UP2[15:9] UP2[15:9]

2 0x55 0x00 (x + 2) % 28 0xC9 0x00 UP3[15:9] UP3[15:9]

3 0xAA 0xFF (x + 3) % 28 0xA9 0x29 UP4[15:9] UP4[15:9]

4 0x55 0x00 (x + 4) % 28 0x98 0xB8 UP1[15:9] 0x00

5 0xAA 0xFF (x + 5) % 28 0x0C 0x0A UP2[15:9] 0x00

6 0x55 0x00 (x + 6) % 28 0x65 0x3D UP3[15:9] 0x00

7 0xAA 0xFF (x + 7) % 28 0x1A 0x72 UP4[15:9] 0x00

8 0x55 0x00 (x + 8) % 28 0x5F 0x9B UP1[15:9] 0x00

9 0xAA 0xFF (x + 9) % 28 0xD1 0x26 UP2[15:9] 0x00

10 0x55 0x00 (x + 10) % 28 0x63 0x43 UP3[15:9] 0x00

11 0xAA 0xFF (x + 11) % 28 0xAC 0xFF UP4[15:9] 0x00

データ・リンク層テスト・モード

データ・リンク層テスト・モードは、JEDEC JESD204B 仕様の

5.3.3.8.2 項に従って AD9695 内に実装されています。これらのテ

ストは、レジスタ 0x0574 のビット［2:0］で実行されます。こ

のポイントで挿入されるテスト・パターンは、データ・リンク

層の機能確認に有効です。データ・リンク層テスト・モードを

イネーブルする場合は、レジスタ 0x0572 に 0xC0 を書き込んで

SYNCINB± をディスエーブルしてください。


Rev. A － 93/135 －

シリアル・ポート・インターフェース（SPI） AD9695 の SPI を使用すると、ADC 内部にある構造化されたレ

ジスタ空間を使用して、特定の機能や動作に合わせてコンバー

タを構成することができます。SPI は、アプリケーションに応

じて、追加的な柔軟性とカスタマイズ能力をユーザに提供しま

す。アドレスにはシリアル・ポートを介してアクセスし、書込

みや読出しを行うことができます。メモリはバイト単位で構成

され、さらにいくつかのフィールドに分割することができます。

これらのフィールドについては、メモリ・マップのセクション

に記述されています。動作の詳細については、Serial Control

Interface Standard (Rev. 1.0）を参照してください。

SPI を使用する構成設定

AD9695 ADC の SPI を定義するピンは、SCLK ピン、SDIO ピン、

CSB ピンの 3 つです（表 45 を参照）。SCLK（シリアル・クロ

ック）ピンは、ADC との間でやりとりするデータの読出しと書

込みを同期するために使用します。SDIO（シリアル・データ入

出力）ピンは 2 つの機能を兼ね備えたピンで、内部 ADC メモ

リ・マップ・レジスタからのデータの送信と読出しに使用しま

す。CSB（チップ・セレクト）ピンはアクティブ・ローの制御

信号で、読出しサイクルと書込みサイクルをイネーブルまたは

ディスエーブルします。

表 45. シリアル・ポート・インターフェース・ピン

Pin Function

SCLK シリアル・クロック。シリアル・インターフェース、読

出し、および書込みの同期に使用するシリアル・シフ

ト・クロック入力。

SDIO シリアル・データ入出力。2 つの機能を兼ね備えたピン

で、一般に、送信される命令とタイミング・フレーム内

の相対的位置に応じて、入力または出力として機能しま

す。

CSB チップ・セレクト・バー。読出しおよび書込みサイクル

をゲーティングするアクティブ・ローの制御信号。

CSB の立下がりエッジと SCLK の立上がりエッジの関係によっ

て、フレーミングの開始を決定します。シリアル・タイミング

の例とその定義は、図 4 と表 6 に示されています。

CSB ピンに関するその他のモードも使用可能です。CSB ピンは

ローに保持したままにすることが可能で、その間デバイスはイ

ネーブル状態に維持されます。これをストリーミングと言いま

す。CSB は複数のバイト間でハイを保持して、外部タイミング

を追加することができます。CSB をハイに接続すると、SPI 機

能が高インピーダンス・モードに置かれます。このモードは

SPI の 2 つ目の機能をオンにします。

すべてのデータは、8 ビット・ワードで構成されます。シリア

ル・データの個々のバイトの最初のビットは、読出しコマンド

と書込みコマンドのどちらが送られたのかを示し、これによっ

て SDIO ピンは入力から出力へ方向を変えることができます。

ワード長に加えて、命令フェーズはシリアル・フレームが読出

し動作か書込み動作かを決定して、チップのプログラムとオン

チップ・メモリの内容読出しの両方にシリアル・ポートを使用

できるようにします。命令がリードバック動作の場合は、リー

ドバックを実行すると、SDIO ピンが、シリアル・フレーム内の

適当な位置で入力から出力に方向を変えます。

データは、MSB ファースト・モードまたは LSB ファースト・モ

ードで送信できます。MSB ファーストは電源投入時のデフォルト

ですが、SPI ポート構成レジスタを介して変更できます。この機

能および他の機能の詳細については、Serial Control Interface

Standard (Rev. 1.0）を参照してください。

ハードウェア・インターフェース

表 45 に示すピンは、ユーザ・プログラミング・デバイスと

AD9695 のシリアル・ポート間の物理的インターフェースを構

成します。SCLK ピンと CSB ピンは、SPI インターフェース使

用時の入力として機能します。SDIO ピンは双方向で、書込み時

には入力として、読出し時には出力として機能します。

SPI インターフェースは十分な柔軟性を備えており、FPGA また

はマイクロコントローラによって制御することができます。ア

プリケーション・ノート AN-812 Microcontroller-Based Serial Port

Interface (SPI) Boot Circuit には、SPI の構成方法の 1 つが詳しく

示されています

コンバータのすべての動的性能が必要な区間では、SPI ポート

をアクティブにしないでください。一般に、SCLK 信号、CSB

信号、SDIO 信号は ADC クロックに同期していないため、これ

らの信号からのノイズによってコンバータの性能が低下するこ

とがあります。内蔵 SPI バスを他のデバイスに使用する場合は、

このバスと AD9695 の間にバッファを設けて、重要なサンプリ

ング期間にコンバータ入力でこれらの信号が変化するのを防止


SPI からアクセスできる機能

表 46 に、SPI を介してアクセスできる一般的な機能の概要を示

します。これらの機能については、 Serial Control Interface

Standard (Rev. 1.0) に詳細が示されています。AD9695 デバイスの

具体的機能については、メモリ・マップのセクションに記載され

ています。

表 46. SPI を使ってアクセスできる機能

Feature Name Description

Mode パワーダウン・モードまたはスタンバイ・モードに設定できます。

Clock SPI を介してクロック分周器にアクセスできます。

DDC さまざまなアプリケーション用にデシメーション・フィルタをセットアップできます。

Test Input/Output 出力ビットが既知のデータとなるようにテスト・モードを設定できます。

Output Mode 出力をセットアップできます。

SERDES Output Setup 振幅やエンファシスなどの SERDES 設定を変更できます。


Rev. A － 94/135 －

メモリ・マップメモリ・マップ・レジスタ・テーブルの読出し

メモリ・マップ・レジスタ・テーブル内の各行には、8 個のビ

ット・ロケーションがあります。メモリ・マップは以下のセク

ションに分かれています。

• アナログ・デバイセズ SPI レジスタ（レジスタ 0x0000

～ 0x000F）

• クロック／SYSREF／チップ・パワーダウン・ピン制御レ

ジスタ（レジスタ 0x003F ～ 0x0201）

• 高速検出および信号モニタ制御レジスタ（レジスタ 0x0245

～ 0x027A）

• DDC 機能レジスタ（レジスタ 0x0300 ～ 0x03CD）

• デジタル出力およびテスト・モード・レジスタ（レジスタ

0x0550 ～ 0x05CB）

• プログラマブル・フィルタ制御および係数レジスタ（レジ

スタ 0x0DF8 ～ 0x0F7F）

• VREF／アナログ入力制御レジスタ（レジスタ 0x18A6 ～

0x1A4D）

表 47（メモリ・マップ・レジスタのセクションを参照）に、表

示された各 16 進数アドレスに対するデフォルトの 16 進数値を示

します。ビット 7（MSB）を先頭にした列からが、所定のデフ

ォルト 16 進数値です。例えば、アドレス 0x0561（出力サンプ

ル・モード・レジスタ）の 16 進デフォルト値は 0x01 で、これ

は、ビット 0 が 1 で残りのビットが 0 であることを意味します。

この設定はデフォルトの出力フォーマット値で、これは 2 の補

数です。この機能およびその他の機能の詳細については、表 47

を参照してください。

未使用ロケーションと予約済みロケーション

表 47 に含まれていないすべてのアドレス・ロケーションとビッ

ト・ロケーションは、現時点ではこのデバイスでサポートされ

ていません。有効アドレス・ロケーションの未使用ビットには、

0 以外のデフォルト値が設定されている場合を除いて 0 を書き込

んでください。これらのロケーションへの書込みが必要になる

のは、あるアドレス・ロケーションの一部が割り当てられてい

ない場合に限られます（例えばアドレス 0x0561）。アドレス・

ロケーション全体が未使用の場合（例えばアドレス 0x0013）、

そのアドレス・ロケーションには書込みを行わないでください。

デフォルト値

AD9695 のリセット後は、重要レジスタがデフォルト値でロー

ドされます。レジスタのデフォルト値は、メモリ・マップ・レ

ジスタ・テーブル（表 47）に示されています。

ロジック・レベル

ロジック・レベルに関する用語を以下に説明します。

• 「ビットをセットする」というのは、「ビットをロジック

1 に設定する」、または「そのビットにロジック 1 を書き

込む」ということと同義です。

• 「ビットをクリアする」というのは、「ビットをロジック

0 に設定する」、または「そのビットにロジック 0 を書き

込む」ということと同義です。

• X はドント・ケア・ビットを表します。

チャンネル固有レジスタ

入力バッファ制御レジスタ（レジスタ 0x1A4C）などの一部のチ

ャンネル・セットアップ機能は、チャンネルごとに異なる値に

プログラムできます。これらの場合、チャンネル・アドレス・

ロケーションは、内部で各チャンネルにコピーされます。これ

らのレジスタとビットはローカルとして表 47 に指定されていま

す。これらのローカル・レジスタとローカル・ビットには、レ

ジスタ 0x0008 にチャンネル A ビットまたはチャンネル B ビッ

トのいずれか該当する方をセットすることによってアクセスで

きます。両方のビットがセットされた場合、その後の書込みは

両方のチャンネルのレジスタに対して行われます。1 回の読出

しサイクル内では、チャンネル A またはチャンネル B のどちら

か一方だけをセットしてください。1 回の SPI 読出しサイクルで

両方のビットをセットした場合、デバイスはチャンネル A の値

を返します。表 47 でグローバルとして指定されているレジスタ

とビットは、デバイス全体、およびチャンネルごとに独立した設

定を行うことができないチャンネル機能に影響します。レジスタ

0x0005 内の設定がレジスタおよびビットに及ぼす影響は、グロー

バルではありません。

SPI ソフト・リセット

レジスタ 0x0000 を 0x81 にプログラムしてソフト・リセットを行

った後、AD9695 は回復に 5 ms を必要とします。アプリケーシ

ョン・セットアップのために AD9695 をプログラムする場合は、

ソフト・リセットのアサート後からデバイス・セットアップ開

始前までの間に、ファームウェア内に適切な遅延をプログラム

するようにしてください。

Rev. A － 95/135 －

メモリ・マップ・レジスタ

表 47 に含まれていないアドレス・ロケーションは、現時点ではこのデバイスでサポートされていません。表にないロケーションへの書込

みは行わないでください。

表 47. メモリ・マップ・レジスタ

Address Name Bits Bit Name Settings Description Reset Access

Analog Devices SPI Registers

0x0000 SPI

Configuration A

7 Soft reset mirror (self

clearing)

ソフト・リセット実行後は、他のレジスタ

に書き込むまで 5 ms 待つ必要があります。

これによって、ブート・ローダーの動作が

完了するのに十分な時間を得ることができ

ます。

0x0 R/WC

0 何もしません。

1 SPI とレジスタをリセットします（自動クリ

ア）。

6 LSB first mirror 1 すべての SPI 動作に対し、最下位ビットが最

初にシフトされます。

0x0 R/W

0 すべての SPI 動作に対し、最上位ビットが最


5 Address ascension mirror 0 マルチバイト SPI 動作が行われると、アドレ

スが自動的にデクリメントされます。

0x0 R/W

1 マルチバイト SPI 動作が行われると、アドレ

スが自動的にインクリメントされます。

[4:3] Reserved 予備。 0x0 R

2 Address ascension 0 マルチバイト SPI 動作が行われると、アドレ

スが自動的にデクリメントされます。

0x0 R/W

1 マルチバイト SPI 動作が行われると、アドレ

スが自動的にインクリメントされます。

1 LSB first 1 すべての SPI 動作に対し、最下位ビットが最


0x0 R/W

0 すべての SPI 動作に対し、最上位ビットが最


0 Soft reset (self clearing) ソフト・リセット実行後は、他のレジスタ

に書き込むまで 5 ms 待つ必要があります。

これによって、ブート・ローダーの動作が

完了するのに十分な時間を得ることができ

ます。

0x0 R/WC

0 何もしません。

1 SPI とレジスタをリセットします（自動クリ

ア）。

0x0001 SPI

Configuration B


1 Datapath soft reset (self

clearing)

0 通常動作。 0x0 R/WC

1 データパスのソフト・リセット（自動クリ

ア）。

0 Reserved 予備。 0x0 R

0x0002 Chip configuration

(local)


[1:0] Channel power mode チャンネル消費電力モード。 0x0 R/W

00 ノーマル・モード（パワーアップ）。

10 スタンバイ・モード。デジタル・データパ

ス・クロックをディスエーブル、JESD204B

インターフェースーフェースをイネーブ

ル。

11 パワーダウン・モード。デジタル・データ

パス・クロックをディスエーブル、デジタ

ル・データパスをリセット状態に保持、

JESD204B インターフェースをディスエ―ブ

ル。

0x0003 Chip type [7:0] Chip type チップ・タイプ。 0x3 R

0x3 高速 ADC。

0x0004 Chip ID LSB [7:0] Chip ID LSB [7:0] チップ ID。 R

0xDE AD9695。

0x0005 Chip ID MSB [7:0] Chip ID MSB [15:8] チップ ID。 0x0 R


Rev. A － 96/135 －


0x0006 Chip grade [7:4] Chip speed grade チップの速度グレード。 0x0 R

0x00 625 MSPS。

0x01 1300 MSPS。

[3:0] Reserved 予備。 DNC R

0x0008 Device index [7:2] Reserved 予備。 0x0 R

1 Channel B 0 ADC コア B は次の SPI コマンドを受信しま

せん。

0x1 R/W

1 ADC コア B は次の SPI コマンドを受信しま

す。

0 Channel A 0 ADC コア A は次の SPI コマンドを受信しま

せん。

0x1 R/W

1 ADC コア A は次の SPI コマンドを受信しま

す。

0x000A Scratch pad [7:0] Scratch pad チップ・スクラッチ・パッド・レジスタ。

このレジスタは、ソフトウェア・デバッグ

用の一貫したメモリ・ロケーションを提供

します。

0x0 R/W

0x000B SPI revision [7:0] SPI revision SPI リビジョン・レジスタ。 0x1 R

0x01 Revision 1.0。

00000001 Revision 1.0。

0x000C Vendor ID LSB [7:0] ベンダー ID［7:0］。 0x56 R

0x000D Vendor ID MSB [7:0] ベンダー ID［15:8］。 0x04 R

0x000F Transfer [7:1] Reserved 予備。 0x0 R

0 Chip transfer チップ転送ビット（自動クリア）。このビ

ットは、DDC の位相更新モード・ビット

（レジスタ 0x0300 のビット 7）が 1 の場合

に、DDC の位相インクリメント・レジスタと

位相オフセット・レジスタを更新するために

使用します。この設定によって、DDC のミキ

サー周波数を同期して更新することが可能に

なります。このビットは、プログラマブ

ル・フィルタ（PFILT）の係数更新にも使わ

れます。

0x0 R/W

0 何もしません。このビットは転送が完了し

た後にクリアされるだけです。

1 マスター・レジスタからスレーブ・レジス

タへのデータ転送を同期するために使われ

る、自動クリア・ビット。

Clock/SYSREF/Chip Power-Down Pin Control Registers

0x003F Chip power-down pin

(local)

7 Local chip power-down pin

disable

この機能は、レジスタ 0x0040 のビット

［7:6］によって決定されます。

0x0 R/W

0 パワーダウン・ピン（PDWN/STBY）をイネ

ーブルします（デフォルト）。

1 パワーダウン・ピン（PDWN/STBY）をディ

スエーブル／無視します。



Rev. A － 97/135 －


0x0040 Chip Pin Control 1 [7:6] Global chip power-down pin

functionality

外部パワーダウン・ピン機能。外部パワーダ

ウン・ピン（PDWN/STBY）は、チャンネル

消費電力モード制御ビット（レジスタ 0x0002

のビット［1:0］）より高い優先度を有してい

ます。 PDWN/STBY ピンは、レジスタ

0x0040 のビット［7:6］= 00 または 01 の場合

にのみ使われます。

0x0 R/W

00 パワーダウン・ピン（デフォルト）。外部

パワーダウン・ピン（PDWN/STBY）をアサ

ートすると、チップはフル・パワーダウ

ン・モードになります。

01 スタンバイ・ピン。外部パワーダウン・ピン

（PDWN/STBY）をアサートすると、チップ

はスタンバイ・モードになります。

10 ピンをディスエーブルします。パワーダウ

ン・ピン（PDWN/STBY）は無視されます。

[5:3] Chip FD_B/GPIO_B0 pin

functionality

高速検出 B/GPIO B0 ピン機能。 0x7 R/W

000 高速検出 B 出力。

001 JESD204B LMFC 出力。

110 レジスタ 0x0041 のビット［7:4］によって決

定されるピン機能。

111 ディスエーブル。ウィーク・プルダウンの

入力として設定されます（デフォルト）。

[2:0] Chip FD_A/GPIO_A0 pin

functionality

高速検出 A/GPIO A0 ピン機能。 0x7 R/W

000 高速検出 A 出力。

001 JESD204B LMFC 出力。

110 レジスタ 0x0041 のビット［3:0］によって決

定されるピン機能。

111 ディスエーブル。ウィーク・プルダウンの

入力として設定されます。（デフォルト）

0x0041 Chip Pin Control 2 [7:4] Chip FD_B/GPIO_B0 pin

secondary functionality

高速検出 B/GPIO B0 ピンの 2 次機能。レジ

スタ 0x0040 のビット［5:3］= 110 の場合に

のみ使用。

0x0 R/W

0000 チップ GPIO B0 入力（NCO チャンネル選

択）。

0001 チップ転送入力。

1000 マスターの次のトリガ出力（MNTO）。

1001 スレーブの次のトリガ入力（SNTI）。

[3:0] Chip FD_A/GPIO_A0 pin

secondary functionality

高速検出 A/GPIO B0 ピンの 2 次機能。レジ

スタ 0x0040 のビット［2:0］= 110 の場合に

のみ使用。

0x0 R/W

0000 チップ GPIO A0 入力（NCO チャンネル選

択）。

0001 チップ転送入力。




Rev. A － 98/135 －


0x0042 Chip Pin Control 3 [7:4] Chip GPIO_B1 pin

functionality

GPIO_B1 ピンの機能。 0x0 R/W

0000 チップ GPIO B1 入力（NCO チャンネル選

択）。



1111 ディスエーブル（ウィーク・プルダウンの

入力として設定されます）。

[3:0] Chip GPIO_A1 pin

functionality

GPIO_A1 ピンの機能。 0x0 R/W

0000 チップ GPIO A1 入力（NCO チャンネル選

択）。



1111 ディスエーブル（ウィーク・プルダウンの

入力として設定されます）。

0x0108 Clock divider control [7:3] Reserved 予備。 0x0 R

[2:0] Input clock divider (CLK±

pins)

00 1 分周。 0x0 R/W

01 2 分周。

11 4 分周。

0x0109 Clock divider phase

(local)


[3:0] Clock divider phase offset 0000 0 入力クロック・サイクルの遅延。 0x0 R/W

0001 1/2 入力クロック・サイクルの遅延（反転ク

ロック）。

0010 1 入力クロック・サイクルの遅延。

…

1110 7 入力クロック・サイクルの遅延。

1111 7 1/2 入力クロック・サイクルの遅延。

0x010A Clock divider and

SYSREF control

7 Clock divider autophase

adjust enable

クロック分周器の自動位相調整をイネーブ

ル。イネーブルすると、SYSREF 発生時にレ

ジスタ 0x0129 のビット［3:0］に分周器の位

相が記録されます。実際の分周器位相オフ

セット = レジスタ 0x0129 のビット

［3:0］+ レジスタ 0x0109 のビット［3:0］。

0x0 R/W

0 クロック分周器の位相は SYSREF± によって

変化しません（ディスエーブル）。

1 クロック分周器の位相が SYSREF± によって

自動的に調整されます（イネーブル）。


[3:2] Clock divider negative skew

window

クロック分周器の負のスキュー・ウィンド

ウ（1/2 入力デバイス・クロックで測定）。

取得した SYSREF± 遷移を無視する場合の入

力デバイス・クロック前の 1/2 クロック・サ

イクル数。レジスタ 0x010A のビット 7 = 1

の場合にのみ使用。レジスタ 0x010A のビッ

ト［ 3:2 ］ + レジスタ 0x010A のビット

［1:0］< レジスタ 0x0108 のビット［2:0］。

これにより、入力クロック・ドライバに影

響することなく、SYSREF± のサンプリング

の不確定さをある程度許容できるようにな

ります。また、この制御フィールドを変更

する場合は、SYSREF± をディスエーブルす

る（レジスタ 0x0120 のビット

［2:1］= 0x0）必要があります。

0x0 R/W

0 負のスキューなし。SYSREF± を正確に取得


1 1/2 デバイス・クロックの負のスキュー。

10 1 デバイス・クロックの負のスキュー。

11 1 1/2 デバイス・クロックの負のスキュー。


Rev. A － 99/135 －


[1:0] Clock divider positive skew

window

クロック分周器の正のスキュー・ウィンド

ウ（1/2 入力デバイス・クロック数で測

定）。取得した SYSREF± 遷移を無視する場

合の入力デバイス・クロック後のクロッ

ク・サイクル数。レジスタ 0x010A のビット

7 = 1 の場合にのみ使用。レジスタ 0x010A の

ビット［3:2］+ レジスタ 0x010A のビット

［1:0］< レジスタ 0x0108 のビット［2:0］。

これにより、入力クロック・ドライバに影

響することなく、SYSREF± のサンプリング

の不確定さをある程度許容できるようにな

ります。また、この制御フィールドを変更

する場合は、SYSREF± をディスエーブルす

る（レジスタ 0x0120 のビット

［2:1］= 0x0）必要があります。

0x0 R/W

0 正のスキューなし。SYSREF± を正確に取得


1 1/2 デバイス・クロックの正のスキュー。

10 1 デバイス・クロックの正のスキュー。

11 1 1/2 デバイス・クロックの正のスキュー。

0x010B Clock divider

SYSREF status

[7:4] Reserved 予備 0x0 R

[3:0] Clock divider SYSREF±

offset

クロック分周器の位相ステータス（1/2 クロ

ック・サイクル数で測定）。位相オフセッ

トに加えられる取得済み SYSREF± 信号の内

部クロック分周器の位相。レジスタ 0x010A

のビット 7 = 1 の場合にのみ使用。レジス

タ 0x010A のビット 7 = 1、レジスタ 0x010A

のビット［ 3:2 ］ = 0 、およびレジスタ

0x010A のビット［1:0］= 0 の場合、クロッ

ク分周器の SYSREF± オフセット = レジスタ

0x0129 のビット［3:0］。

0x0 R

0x0110 Clock delay control [7:3] Reserved 予備。 0x0 R

[2:0] Clock delay mode select クロック遅延モードの選択。レジス

タ 0x0111 および 0x0112 とともに使用。

0x0 R/W

000 クロック遅延なし。

010 微小遅延。遅延ステップ 0 ～ 16 のみが有

効。

011 微小遅延（最小ジッタ）。遅延ステップ 0

～ 16 のみが有効。

100 微小遅延。192 遅延ステップすべてが有効。

110 微小遅延イネーブル（192 遅延ステップすべ

てが有効）。超微小遅延イネーブル（128 遅

延ステップすべてが有効）。

0x0111 Clock super fine delay

(local)

[7:0] Clock super fine delay adjust クロックの超微小遅延調整。これは、超微

小サンプル・クロック遅延を 0.25 ps ステッ

プで調整するための符号なし制御です。こ

れらのビットは、レジスタ 0x0110 のビット

［2:0］= 010 または 110 の場合にのみ使われ

ます。

0x0 R/W

0x00 = 0 遅延ステップ。

…


…

0x80 = 128 遅延ステップ。


Rev. A － 100/135 －


0x0112 Clock fine delay

(local)

[7:0] Set clock fine delay クロックの微小遅延調整。これは、微小サ

ンプル・クロック・スキューを 1.725 ps ステ

ップで調整するための符号なし制御です。

これらのビットは、レジスタ 0x0110 のビッ

ト［2:0］= 0x2、0x3、0x4、または 0x6 の場

合にのみ使われます。

0xC0 R/W


…


…

0xC0 = 192 遅延ステップ。

最小 = 0。

最大 = 192。

インクリメント = 1。

単位 = 遅延ステップ。

0x0113 Digital clock super

fine delay

[7:0] Digital clock super fine delay

adjust

デジタル・クロックの超微小遅延調整。こ

れは、超微小サンプル・クロック遅延を

0.25 ps ステップで調整するための符号なし

制御です。これらのビットは、レジスタ

0x0110 のビット［2:0］= 010 または 110 の場

合にのみ使われます。

0x0 R/W


…


…

0x80 = 128 遅延ステップ。

0x0114 Digital clock fine

delay

[7:0] Set digital clock fine delay デジタル・クロックの微小遅延調整。これ

は、微小サンプル・クロック・スキューを

1.725 ps ステップで調整するための符号なし

制御です。これらのビットは、レジスタ

0x0110 のビット［2:0］= 0x2、0x3、0x4、ま

たは 0x6 の場合にのみ使われます。

0xC0 R/W


…


…

0xC0 = 192 遅延ステップ。

最小 = 0。

最大 = 192。

インクリメント = 1。

単位 = 遅延ステップ。

0x011A Clock detection

control

[7:5] Reserved 予備。 0x0 R/W

[4:3] Clock detection threshold クロック検出閾値。 0x1 R/W

01 閾値 1（サンプル・レートが 300 MSPS 以上

の場合）

11 閾値 2（サンプル・レートが 300 MSPS 未満

の場合）


0x011B Clock status [7:1] Reserved 予備。 0x0 R

0 Input clock detect クロック検出ステータス。 0x0 R

0 入力クロック未検出。

1 入力クロック検出／ロック。


Rev. A － 101/135 －


0x011C Clock Duty Cycle

Stabilizer 1 (DCS1)

control (local)


1 DCS1 enable クロック DCS1 イネーブル。 0x1 R/W

0 DCS1 バイパス。

1 DCS1 イネーブル。

0 DCS1 power-up クロック DCS1 パワーアップ。 0x1 R/W

0 DCS1 パワーダウン。

1 DCS1 パワーアップ。

0x011E Clock Duty Cycle

Stabilizer 2 (DCS2)

control


1 DCS2 enable クロック DCS2 イネーブル。 0x1 R/W

0 DCS2 バイパス。

1 DCS2 イネーブル。

0 DCS2 power-up クロック DCS2 パワーアップ。 0x1 R/W

0 DCS2 パワーダウン。

1 DCS2 パワーアップ。

0x0120 SYSREF±

Control 1


6 SYSREF± flag reset 0 通常フラグ動作。 0x0 R/W

1 SYSREG フラグをリセットに保持します

（セットアップ／ホールド・エラー・フラ

グをクリア）。


4 SYSREF± transition select 0 SYSREF は、選択した CLK± のエッジを使

い、ローからハイへの遷移時に有効になり

ます。この設定を変更するときは、

SYSREF± モード選択をディスエーブルに設

定する必要があります。

0x0 R/W

1 SYSREF は、選択した CLK± のエッジを使

い、ハイからローへの遷移時に有効になり

ます。この設定を変更するときは、

SYSREF± モード選択をディスエーブルに設

定する必要があります。

3 CLK± edge select 0 CLK± 入力の立上がりエッジで取得。 0x0 R/W

1 CLK±入力の立下がりエッジで取得。

[2:1] SYSREF± mode select 0 ディスエーブル。 0x0 R/W

1 連続。

10 N ショット。


0x0121 SYSREF±

Control 2


[3:0] SYSREF± N-shot ignore

counter select

0000 次の SYSREF 遷移のみ（無視しない）。 0x0 R/W

0001 最初の SYSREF± 遷移を無視。

0010 最初の 2 回の SYSREF± 遷移を無視。


…




Rev. A － 102/135 －


0x0122 SYSREF±

Control 3


[3:2] SYSREF± window negative 負のスキュー・ウィンドウ（サンプル・ク

ロック数で測定）。取得した SYSREF± 遷移

を無視する場合の入力サンプル・クロック

前のクロック・サイクル数。

0x0 R/W

00 負のスキューなし。SYSREF± は正確に取得


01 1 サンプル・クロックの負のスキュー。



[1:0] SYSREF± window negative 正のスキュー・ウィンドウ（サンプル・ク

ロック数で測定）。取得した SYSREF± 遷移

を無視する場合のサンプル・クロック前の

クロック・サイクル数。

0x0 R/W

00 正のスキューなし。SYSREF±を正確に取得


01 1 サンプル・クロックの正のスキュー。



0x0123 SYSREF Control 4 7 Reserved 予備。 0x0 R

[6:0] SYSREF± timestamp delay SYSREF± タイムスタンプ遅延（コンバータ

のサイクル・クロック・サイクル数）。

0x40 R/W

0: 0 サンプル・クロック・サイクルの遅延。

1: 1 サンプル・クロック・サイクルの遅延。

…

127:127 サンプル・クロック・サイクルの遅

延。

0x0128 SYSREF Status 1 [7:4] SYSREF± hold status SYSREF± ホールド・ステータス。 0x0 R

[3:0] SYSREF± setup status SYSREF± セットアップ・ステータス。 0x0 R

0x0129 SYSREF Status 2 [7:4] Reserved 予備。 0x0 R

[3:0] Clock divider phase when

SYSREF± is captured

SYSREF 分周器の位相。これらのビットは

SYSREF± 取得時の分周器の位相を表しま

す。

0x0 R

0000 = 同位相。

0001 = SYSREF± がクロックから ½ サイクル

遅延。

0010 = SYSREF± がクロックから 1 サイクル

遅延。

0011 = 1½ 入力クロック・サイクルの遅延。

0100 = 2 入力クロック・サイクルの遅延。


…


0x012A SYSREF Status 3 [7:0] SYSREF± counter, Bits[7:0]

increments when a

SYSREF±is captured

SYSREF± カウント。SYSREF± イベントが取

得されるとインクリメントされる実行カウ

ンタ。レジスタ 0x0120 のビット 6 でリセッ

ト。255 でラップ・アラウンド。これらのビ

ットは、レジスタ 0x0120 のビット［2:1］が

ディスエーブルに設定されているときにの

み読み出します。

0x0 R


Rev. A － 103/135 －


0x01FF Chip sync mode [7:1] Reserved 予備。 0x0 R

0 Synchronization mode 0x0 JESD204B 同期モード。SYSREF± 信号がす

べての内部クロック分周器をリセットしま

す。JESD204B 規格の仕様に従って複数のチ

ップを同期するときは、このモードを使用

します。いずれかの分周器の位相を変更す

る必要がある場合は、JESD204B リンクが使

用できなくなります。

0x0 R/W

0x1 タイムスタンプ・モード。SYSREF± 信号は

内部クロック分周器をリセットしません。

このモードでは、JESD204B リンクと信号モ

ニタは SYSREF± 信号の影響を受けません。

SYSREF± 信号は、ADC を通過するサンプル

にタイムスタンプを付与します。また、

JESD204B 出力ワードの制御ビットとして使

われます。

Chip Operating Mode Control Registers

0x0200 Chip mode [7:6] Reserved 予備。 0x0 R/W

5 Chip Q ignore チップ実数（I）のみの選択。 0x0 R/W

0 実数（I）と複素数（Q）の両方を選択。

1 実数（I）のみ選択。複素数（Q）は無視。


[3:0] Chip application mode 0000 フル帯域幅モード（デフォルト）。 0x0 R/W

0001 1 DDC モード（DDC0 のみ）。

0010 2 DDC モード（DDC 0 および DDC 1 の

み）。

0011 4 DDC モード（DDC 0、DDC 1、DCC 2、

DDC3)。

0x0201 Chip decimation ratio [7:4] Reserved 予備。 0x0 R

[3:0] Chip decimation ratio チップのデシメーション・レシオ。 0x0 R/W

0000 フル・サンプル・レート（デシメーショ

ン・レシオ 1、DDC はバイパス）。

0001 デシメーション・レシオ 2。
















Rev. A － 104/135 －


Fast Detect and Signal Monitor Control Registers

0x0245 Fast detect control

(local)


3 Force FD A/FD B pins 0 高速検出ピンの通常動作。 0x0 R/W

1 高速検出ピンの値を強制（このレジスタの

ビット 2 を参照）。

2 Force value of FD_A/FD_B

pins

出力が強制されると、このチャンネルの高

速検出出力ピンがこの値に設定されます。

0x0 R/W


0 Enable fast detect output 0 高速検出をディスエーブル。 0x0 R/W

1 高速検出をイネーブル。

0x0247 Fast detect uppper

LSB (local)

[7:0] Fast detect upper threshold 高速検出上限閾値の LSB。微小 ADC 信号の

大きさと比較されるプログラム可能な 13 ビ

ット上限閾値の 8 LSB。

0x0 R/W

0x0248 Fast detect upper MSB

(local)


[4:0] Fast detect upper threshold 高速検出上限閾値の MSB。微小 ADC 信号の


ット上限閾値の 8 MSB。

0x0 R/W

0x0249 Fast detect low LSB

(local)

[7:0] Fast detect lower threshold 高速検出下限閾値の LSB。微小 ADC 信号の


ット下限閾値の 8 LSB。

0x0 R/W

0x024A Fast detect low MSB

(local)


[4:0] Fast detect lower threshold 高速検出下限閾値の MSB。微小 ADC 信号の


ット下限閾値の 8 MSB。

0x0 R/W

0x024B Fast detect dwell LSB

(local)

[7:0] Fast detect dwell time 高速検出ドウェル時間カウンタ・ターゲッ

トの LSB。これは、ADC データが下限閾値

未満の状態がどれだけ続いたら FD_x ピンを

0 にリセットするかを決定する、16 ビッ

ト・カウンタのロード値です。

0x0 R/W

0x024C FAST detect dwell

MSB (local)

[7:0] Fast detect dwell time 高速検出ドウェル時間カウンタ・ターゲッ

トの MSB。これは、ADC データが下限閾値

未満の状態がどれだけ続いたら FD_x ピンを

0 にリセットするかを決定する、16 ビッ

ト・カウンタのロード値です。

0x0 R/W

0x026F SIgnal monitor sync

control


1 Signal monitor next

synchronization mode

信号モニタの次の同期モード。 0x0 R/W

0 連続モード。

1 次の同期モード。SYSREF± ピンの次の有効

エッジだけが信号モニタ・ブロックと同期

します。SYSREF± ピンのその後のエッジは

無視されます。次の SYSREF が検出された

ら、レジスタ 0x026F のビット 0 はクリアさ

れます。この機能を連続モードで正しく動

作させるには、SYSREF± ピンが信号モニタ

時間の整数倍になっていなければなりませ

ん。


Rev. A － 105/135 －


0 Signal monitor

synchronization mode

信号モニタ同期イネーブル。 0x0 R/W

0 同期ディスエーブル。

1 レジスタ 0x026F のビット 1 = 1 の場合、信号

モニタ・ブロックの同期には SYSREF± ピン

の次の有効エッジだけが使われます。

SYSREF± ピンのその後のエッジは無視され

ます。次の SYSREF± 信号が受信されると、

このビットはクリアされます。信号モニ

タ・ブロックを同期するには、SYSREF± 入

力ピンをイネーブルする必要があります。

0x0270 Signal monitor control

(local)


1 Peak detector 0 ピーク・ディテクタをディスエーブル。 0x0 R/W

1 ピーク・ディテクタをイネーブル。


0x0271 Signal Monitor Period

0 (local)

[7:0] Signal monitor period [7:0] この 24 ビット値によって、信号モニタ機能

の動作時間に相当する出力クロック・サイ

クル数が設定されます。偶数値だけがサポ

ートされています。

0x80 R/W


1 (local)

[7:0] Signal monitor period [15:8] 0x0 R/W


2 (local)

[7:0] Signal monitor period [23:16] 0x0 R/W

0x0274 Signal monitor status

control (local)


4 Result update 1 信号モニタ・ステータス・レジスタ（レジ

スタ 0x0275 ～ 0x0278）を更新します。自動

クリア。

0x0 R/WC


[2:0] Result selection 001 ステータス・リードバック信号を対象とす

るピーク・ディテクタです。

0x1 R/W

0x0275 Signal Monitor Status

0 (local)

[7:0] Signal monitor result [7:0] 信号ステータス・モニタの結果。この 20 ビ

ット値は、信号モニタ・ブロックによって

計算されたステータス値を格納します。

0x0 R


1 (local)

[7:0] Signal monitor result [15:8] 信号ステータス・モニタの結果。 0x0 R


2 (local)


[3:0] Signal monitor result [19:16] 信号ステータス・モニタの結果。 0x0 R

0x0278 Signal monitor status

frame counter (local)

[7:0] Period count result 信号モニタ・フレーム・カウンタのステー

タス・ビット。時間カウンタのカウントが

終了すると、必ずフレーム・カウンタがイ

ンクリメントされます。

0x0 R

0x0279 Signal monitor serial

framer control (local)


[1:0] Signal monitor SPORT over

JESD204B enable

00 ディスエーブル。 0x0 R/W

11 イネーブル。

0x027A SPORT over

JESD204B input

selection (local)


1 SPORT over JESD204B

input selection

信号モニタ・シリアル・フレーマの入力選

択。各個別ビットが 1 のときは、対応する

信号統計情報がそのフレーム内に送信され

ます。

0x1 R/W

0 ディスエーブル。

1 シリアル・フレームに挿入されたピーク・

ディタクタのデータ。



Rev. A － 106/135 －


DDC Function Registers (See the エラー! 参照元が見つかりません。 Section)

0x0300 DDC sync control 7 DDC FTW/POW/MAW/

MBW update mode

DDC の FTW/POW/MAW/MBW の更新モー

ドを選択します。

0x0 R/W

0 即時／連続更新。FTW/POW/MAW/MBW 値

が直ちに更新されます。

1 チップ転送ビット（レジスタ 0x000F のビッ

ト 0 ）がセットされた時点で

FTW/POW/MAW/MBW 値が同期更新されま

す。


4 DDC NCO soft reset このビットは、DDC ブロック内のすべての

NCO を同期するのに使用できます。

0x0 R/W

0 通常動作。

1 DDC をリセット状態に保持。


1 DDC next sync 0 連続モード。この機能を連続モードで正し

く動作させるには、SYSREF± の周波数が

NCO 周波数の整数倍になっている必要があ

ります。

0x0 R/W

1 DDC ブロック内の DDC の同期には、

SYSREF± ピンの次の有効エッジだけが使わ

れます。SYSREF± ピンのその後のエッジは

無視されます。次の SYSREF が検出される

と、DDC 同期イネーブル・ビット（レジス

タ 0x0300 のビット 0）がクリアされます。

0 DDC synchronization mode DDC を同期するには、SYSREF± 入力ピン

をイネーブルする必要があります。

0x0 R/W

0 同期ディスエーブル。

1 DDC の次の同期ビット（レジスタ 0x0300 の

ビット 1）= 1 の場合、DDC ブロック内の

NCO の同期には SYSREF± ピンの次の有効

エッジだけが使われます。SYSREF± ピンの

その後のエッジは無視されます。次の

SYSREF± 信号が受信されると、このビット

はクリアされます。

0x0310 DDC 0 control 7 DDC 0 mixer select 0 実数ミキサー（I 入力と Q 入力は、同じ実数

チャンネルから入力する必要がありま

す）。

0x0 R/W

1 複素数ミキサー（I と Q は、個別の実数およ

び虚数直交 ADC 受信チャンネルから入力す

る必要があります。アナログ復調器）。

6 DDC 0 gain select ゲインを使用して、入力信号をベースバン

ドまでミキシングすることに伴う 6 dB の損

失を補償し、その負の成分を除去すること

ができます。

0x0 R/W

0 0 dB のゲイン。

1 6 dB のゲイン（2 倍）。


Rev. A － 107/135 －


[5:4] DDC 0 intermediate

frequency (IF) mode

00 可変 IF モード。 0x0 R/W

01 0 Hz IF モード。

10 fS/4 Hz IF モード。

11 テスト・モード。

3 DDC 0 complex to real

enable

0 複素（I と Q）出力に有効なデータが含まれ

ています。

0x0 R/W

1 実数（I）出力のみ。複素数から実数への変

換をイネーブル。実数への変換には追加の

fS/4 ミキシングを使用します。

[2:0] DDC 0 decimation rate select デシメーション・フィルタの選択。 0x0 R/W

000 HB1 + HB2 フィルタの選択: デシメーショ

ン・レート 2（複素数から実数への変換をイ

ネーブル）、またはデシメーション・レー

ト 4（複素数から実数への変換をディスエー

ブル）。

001 HB1 + HB2 + HB3 フィルタの選択: デシメー

ション・レート 4（複素数から実数への変換

をイネーブル）、またはデシメーション・

レート 8（複素数から実数への変換をディス

エーブル）。

010 HB1 + HB2 + HB3 + HB4 フィルタの選択: デ

シメーション・レート 8（複素数から実数へ

の変換をイネーブル）、またはデシメーシ

ョン・レート 16（複素数から実数への変換

をディスエーブル）。

011 HB1 フィルタの選択: デシメーション・レー

ト 1（複素数から実数への変換をイネーブ

ル）、またはデシメーション・レート 2（複

素数から実数への変換をディスエーブ

ル）。

100 HB1 + TB2 フィルタの選択: デシメーショ




ブル）。

101 HB1 + HB2 + TB2 フィルタの選択: デシメー



レート 12（複素数から実数への変換をディ

スエーブル）。

110 HB1 + HB2 + HB3 + TB2 フィルタの選択: デ

シメーション・レート 12（複素数から実数

への変換をイネーブル）、またはデシメー

ション・レート 24（複素数から実数への変

換をディスエーブル）。

111 デシメーションはレジスタ 0x0311 のビット


0x0311 DDC 0 input select [7:4] DDC 0 decimation rate select レジスタ 0x0310 のビット［2:0］= 3'b111 の

ときのみ有効。

0x0 R/W

0 TB2 + HB4 + HB3 + HB2 + HB1 フィルタの選

択: デシメーション・レート 48（複素数から

実数への変換をディスエーブル）、または

デシメーション・レート 24（複素数から実

数への変換をイネーブル）。

10 FB2 + HB1 フィルタの選択: デシメーショ

ン・レート 10（複素数から実数への変換を

ディスエーブル）、またはデシメーショ


ネーブル）。

11 FB2 + HB2 + HB1 フィルタの選択: デシメー


換をディスエーブル）、またはデシメーシ


をイネーブル）。

100 FB2 + HB3 + HB2 + HB1 フィルタの選択: デ


への変換をディスエーブル）、またはデシ

メーション・レート 20（複素数から実数へ

の変換をイネーブル）。


Rev. A － 108/135 －


111 TB1 フィルタの選択: デシメーション・レー

ト 3（デシメーション・レート 1.5 はサポー

トされていません）。

1000 FB2 + TB1 フィルタの選択 : デシメーショ

ン・レート 15（デシメーション・レート 7.5

はサポートされていません）。

1001 HB2 + FB2 + TB1 フィルタの選択: デシメー

ション・レート 30（デシメーション・レー

ト 15 はサポートされていません）。


2 DDC 0 Q input select 0 チャンネル A。 0x0 R/W

1 チャンネル B。


0 DDC 0 I input select 0 チャンネル A。 0x0 R/W


0x0314 DDC 0 NCO control [7:4] DDC 0 NCO channel select

mode

エッジ制御のため、内部カウンタはレジス

タ 0x0314 のビット［3:0］の値に達すると

ラップします。

0x0 R/W

0 レジスタ 0x0314、ビット［3:0］を使用。

1 2'b0、GPIO B0、GPIO A0。

1000 GPIO A0 ピンの立上がりエッジで内部カウ

ンタをインクリメント。

1010 GPIO B0 ピンの立上がりエッジで内部カウ


[3:0] DDC 0 NCO register map

channel select

NCO チャンネル選択レジスタのマップ制

御。

0x0 R/W

0 NCO チャンネル 0 を選択。
















0x0315 DDC 0 phase control [7:4] Reserved 予備。 0x0 R

[3:0] DDC 0 phase update index 位相とオフセットが更新された NCO チャン

ネルをインデックスします。更新方法は

DDC 位相更新モードに基づいて決定され、

連続更新以外はチップ転送が必要になりま

す。

0x0 R/W

0000 NCO チャンネル 0 を更新。




0x0316 DDC 0 Phase

Increment 0

[7:0] DDC 0 phase increment [7:0] FTW。NCO の 2 の補数の位相インクリメン

ト値。複素ミキシング周波数 =

(DDC_PHASE_INC × fS)/248。

0x0 R/W


Rev. A － 109/135 －


0x0317 DDC 0 Phase

Increment 1

[7:0] DDC 0 phase increment

[15:8]

FTW。NCO の 2 の補数の位相インクリメン



0x0 R/W

0x0318 DDC 0 Phase

Increment 2


[23:16]




0x0 R/W

0x0319 DDC 0 Phase

Increment 3


[31:24]




0x0 R/W

0x031A DDC 0 Phase

Increment 4


[39:32]




0x0 R/W

0x031B DDC 0 Phase

Increment 5


[47:40]




0x0 R/W

0x031D DDC 0 Phase Offset 0 [7:0] DDC 0 phase offset [7:0] NCO（POW）の 2 の補数の位相オフセット

値。

0x0 R/W

0x031E DDC 0 Phase Offset 1 [7:0] DDC 0 phase offset [15:8] NCO（POW）の 2 の補数の位相オフセット

値。

0x0 R/W

0x031F DDC 0 Phase Offset 2 [7:0] DDC 0 phase offset [23:16] NCO（POW）の 2 の補数の位相オフセット

値。

0x0 R/W

0x0320 DDC 0 Phase Offset 3 [7:0] DDC 0 phase offset [31:24] NCO（POW）の 2 の補数の位相オフセット

値。

0x0 R/W


値。

0x0 R/W


値。

0x0 R/W

0x0327 DDC 0 test enable [7:3] Reserved 予備。 0x0 R

2 DDC 0 Q output test mode

enable

Q サンプルは常にテスト・モード B ブロッ

クを使用します。テスト・モードは、チャ

ンネル依存レジスタ（ 0x0550 のビット

［3:0］）を使って選択されます。

0x0 R/W

0 テスト・モードをディスエーブル。

1 テスト・モードをイネーブル。


0 DDC 0 I output test mode

enable

I サンプルは常にテスト・モード A ブロック

を使用します。テスト・モードは、チャン

ネル依存レジスタ（ 0x0550 のビット


0x0 R/W





す）。

0x0 R/W







ができます。

0x0 R/W




Rev. A － 110/135 －



frequency (IF) mode





3 DDC 1 Complex to real

enable


ています。

0x0 R/W









ブル）。





エーブル）。










ル）。





ブル）。














Rev. A － 111/135 －




0x0 R/W










ネーブル）。











111 TB1 フィルタの選択: デシメーション・レー

ト 3（デシメーション・レート 1.5 はサポー

トされていません）。

1000 FB2 + TB1 フィルタの選択 : デシメーショ

ン・レート 15（デシメーション・レート 7.5

はサポートされていません）。

1001 HB2 + FB2 + TB1 フィルタの選択: デシメー

ション・レート 30（デシメーション・レー

ト 15 はサポートされていません）。








mode




0x0 R/W








channel select


御。

0x0 R/W


















Rev. A － 112/135 －







す。

0x0 R/W





0x0336 DDC 1 Phase

Increment 0




0x0 R/W

0x0337 DDC 1 Phase

Increment 1


[15:8]




0x0 R/W

0x0338 DDC 1 Phase

Increment 2


[23:16]




0x0 R/W

0x0339 DDC 1 Phase

Increment 3


[31:24]




0x0 R/W

0x033A DDC 1 Phase

Increment 4


[39:32]




0x0 R/W

0x033B DDC 1 Phase

Increment 5


[47:40]




0x0 R/W


値。

0x0 R/W


値。

0x0 R/W


値。

0x0 R/W


値。

0x0 R/W


値。

0x0 R/W


値。

0x0 R/W


Rev. A － 113/135 －




enable



ンネル依存ビット（レジスタ 0x0550 のビッ

ト［3:0］）を使って選択されます。

0x0 R/W





enable



ネル依存ビット（レジスタ 0x0550 のビット


0x0 R/W





す）。

0x0 R/W







ができます。

0x0 R/W




frequency (IF) mode






enable


ています。

0x0 R/W









ブル）。





エーブル）。










ル）。





ブル）。


Rev. A － 114/135 －














0x0351 DDC 2 input select [7:4] DDC 2 decimation rate select レジスタ 0x0310 のビット [2:0] = 3'b111 のと

きのみ有効。

0x0 R/W










ネーブル）。


















mode




0x0 R/W








channel select


御。

0x0 R/W














Rev. A － 115/135 －











す。

0x0 R/W





0x0356 DDC 2 Phase

Increment 0




0x0 R/W

0x0357 DDC 2 Phase

Increment 1


[15:8]




0x0 R/W

0x0358 DDC 2 Phase

Increment 2


[23:16]




0x0 R/W

0x0359 DDC 2 Phase

Increment 3


[31:24]




0x0 R/W

0x035A DDC 2 Phase

Increment 4


[39:32]




0x0 R/W

0x035B DDC 2 Phase

Increment 5


[47:40]




0x0 R/W


値。

0x0 R/W


値。

0x0 R/W


値。

0x0 R/W


値。

0x0 R/W


値。

0x0 R/W


値。

0x0 R/W


Rev. A － 116/135 －




enable





0x0 R/W





enable





0x0 R/W





す）。

0x0 R/W







ができます。

0x0 R/W




frequency (IF) mode






enable


ています。

0x0 R/W

1 実数（I）出力のみ。実数への変換には追加

の fS/4 ミキシングを使用します。






ブル）。





エーブル）。










ル）。





ブル）。


Rev. A － 117/135 －
















0x0 R/W










ネーブル）。


















mode




0x0 R/W








channel select


御。

0x0 R/W














Rev. A － 118/135 －











す。

0x0 R/W





0x0376 DDC 3 Phase

Increment 0




0x0 R/W

0x0377 DDC 3 Phase

Increment 1


[15:8]




0x0 R/W

0x0378 DDC 3 Phase

Increment 2


[23:16]




0x0 R/W

0x0379 DDC 3 Phase

Increment 3


[31:24]




0x0 R/W

0x037A DDC 3 Phase

Increment 4


[39:32]




0x0 R/W

0x037B DDC 3 Phase

Increment 5


[47:40]




0x0 R/W


値。

0x0 R/W


値。

0x0 R/W


値。

0x0 R/W


値。

0x0 R/W


値。

0x0 R/W


値。

0x0 R/W


Rev. A － 119/135 －




enable





0x0 R/W





enable





0x0 R/W



0x0390 DDC 0 Phase

Increment Fractional

A0

[7:0] DDC 0 Phase Increment

Fractional A [7:0]

モジュラス位相アキュムレータ（MAW）の

分子補正項。

0x0 R/W

0x0391 DDC 0 Phase


A1


Fractional A [15:8]

MAW の分子補正項。 0x0 R/W

0x0392 DDC 0 Phase


A2


Fractional A [23:16]


0x0393 DDC 0 Phase


A3




0x0394 DDC 0 Phase


A4




0x0395 DDC 0 Phase


A5




0x0398 DDC 0 Phase


B0


Fractional B [7:0]

モジュラス位相アキュムレータ（MBW）の

分母補正項。

0x0 R/W

0x0399 DDC 0 Phase


B1


Fractional B [15:8]

MBW の分母補正項。 0x0 R/W

0x039A DDC 0 Phase


B2


Fractional B [23:16]


0x039B DDC 0 Phase


B3




0x039C DDC 0 Phase


B4




0x039D DDC 0 Phase


B5




0x03A0 DDC 1 Phase


A0


Fractional A [7:0]

モジュラス位相アキュムレータ（MAW）の

分子補正項。

0x0 R/W

0x5C00x03A1 DDC 1 Phase


A1


Fractional A [15:8]



Rev. A － 120/135 －


0x03A2 DDC 1 Phase


A2




0x03A3 DDC 1 Phase


A3




0x03A4 DDC 1 Phase


A4




0x03A5 DDC 1 Phase


A5




0x03A8 DDC 1 Phase


B0


Fractional B [7:0]


0x03A9 DDC 1 Phase


B1


Fractional B [15:8]


0x03AA DDC 1 Phase


B2




0x03AB DDC 1 Phase


B3




0x03AC DDC 1 Phase


B4




0x03AD DDC 1 Phase


B5




0x03B0 DDC 2 Phase


A0


Fractional A [7:0]


0x03B1 DDC 2 Phase


A1


Fractional A [15:8]


0x03B2 DDC 2 Phase


A2




0x03B3 DDC 2 Phase


A3




0x03B4 DDC 2 Phase


A4




0x03B5 DDC 2 Phase


A5




0x03B8 DDC 2 Phase


B0


Fractional B [7:0]


0x03B9 DDC 2 Phase


B1


Fractional B [15:8]


0x03BA DDC 2 Phase


B2





Rev. A － 121/135 －


0x03BB DDC 2 Phase


B3




0x03BC DDC 2 Phase


B4




0x03BD DDC 2 Phase


B5




0x03C0 DDC 3 Phase


A0


Fractional A [7:0]


0x03C1 DDC 3 Phase


A1


Fractional A [15:8]


0x03C2 DDC 3 Phase


A2




0x03C3 DDC 3 Phase


A3




0x03C4 DDC 3 Phase


A4




0x03C5 DDC 3 Phase


A5




0x03C8 DDC 3 Phase


B0


Fractional B [7:0]


0x03C9 DDC 3 Phase


B1


Fractional B [15:8]


0x03CA DDC 3 Phase


B2




0x03CB DDC 3 Phase


B3




0x03CC DDC 3 Phase


B4




0x03CD DDC 3 Phase


B5





Rev. A － 122/135 －


Digital Outputs and Test Mode Registers

0x0550 ADC test mode

control (local)

7 User pattern selection テスト・モードのユーザ・パターン選択。

これらのビットは TMODE_GEN_SEL がユー

ザ入力モード（TMODE_GEN_SEL = 1000）

の場合にのみ使用できます。これ以外の場

合は無視されます。ユーザ・パターン 1

は、 USR_PAT_1_MSB レジスタと

USR_PAT_1_LSB レジスタに格納されま

す。ユーザ・パターン 2 は、

USR_PAT_2_MSB レジスタと

USR_PAT_2_LSB レジスタに格納されま

す。

0x0 R/W

0 連続／繰り返しパターン。各ユーザ・パタ

ーン（ユーザ・パターン 1 ～ 4）が 1 クロッ

ク・サイクルずつ出力上に現れるようにし

て、それを繰り返します（ユーザ・パター

ン 1、ユーザ・パターン 2、ユーザ・パター



ン 3、ユーザ・パターン 4 というように出力

します）。

1 シングル・パターン。各ユーザ・パターン

（ユーザ・パターン 1 ～ 4）が 1 クロック・

サイクルずつ出力上に現れるようにし、そ

の後はすべてゼロを出力します（ユーザ・

パターン 1 ～ 4 を出力し、その後はすべてゼ

ロを出力します）。


5 Reset psuedorandom long

generator

テスト・モード用ロング疑似乱数テスト・

ジェネレータのリセット。

0x0 R/W

0 ロング疑似乱数をイネーブル。

1 ロング疑似乱数をリセット状態に保持。

4 Reset psuedorandom short

generator

テスト・モード用ショート疑似乱数テス

ト・ジェネレータのリセット。

0x0 R/W

0 ショート疑似乱数をイネーブル。

1 ショート疑似乱数をリセット状態に保持。

[3:0] Test mode selection テスト・モードの生成選択。 0x0 R/W

0000 オフ（通常動作）。

0001 ミッドスケール・ショート。

0010 正のフル・スケール。

0011 負のフル・スケール。

0100 オルタネーティング・チェッカーボード。

0101 疑似乱数シーケンス（ロング）。

0110 疑似乱数シーケンス（ショート）。

0111 1/0 ワード・トグル。

1000 ユーザ・パターン・テスト・モード

（TMODE_USR_PAT_SEL レジスタおよび

ユーザ・パターン 1 ～ 4 のレジスタとともに

使用）。

1111: ランプ出力。

0x0551 User Pattern 1 LSB [7:0] User Pattern 1 [7:0] ユーザ・テスト・パターン 1 LSB。 0x0 R/W

0x0552 User Pattern 1 MSB [7:0] User Pattern 1 [15:8] ユーザ・テスト・パターン 1 MSB。 0x0 R/W





Rev. A － 123/135 －





0x0559 Output Mode Control

1

[7:4] Converter control Bit 1

selection

0000 ロー（1'b0）に接続。 0x0 R/W

0001 オーバーレンジ・ビット。

0010 信号モニタ・ビット。

0011 高速検出（FD）ビット。

0101 SYSREF±。


selection

0000 ロー（1'b0）に接続。 0x0 R/W




0101 SYSREF±。

0x055A Output Mode Control

2



selection

0000 ロー（1'b0）に接続。 0x1 R/W




0101 SYSREF±。

0x0561 Output sample mode [7:3] Reserved 予備。 0x0 R/W

2 Sample invert 0 ADC サンプル・データを反転しません。 0x0 R/W

1 ADC サンプル・データを反転します。

[1:0] Data format select 00 オフセット・バイナリ。 0x1 R/W

01 2 の補数（デフォルト）。

0x0562 Output overrange

clear

[7:0] Data format overrange clear オーバーレンジ・クリア・ビット（仮想コ

ンバータ 1 個ごとに 1 ビット）。

0x0 R/W

0 オーバーレンジ・ビットをイネーブル。

1 オーバーレンジ・ビットをクリア。オーバ

ーレンジ・クリア・ビットに 1 を書き込む

と、対応するオーバーレンジ・スティッキ

ー・ビットがクリアされます。

0x0563 Output overrange

status

[7:0] Data format overrange オーバーレンジ・スティッキー・ビットの

ステータス（仮想コンバータ 1 個ごとに 1 ビ

ット）。

0x0 R

0 オーバーレンジは発生していません。

1 オーバーレンジが発生しました。オーバー

レンジ・クリア・ビットに 1 を書き込む

と、対応するオーバーレンジ・スティッキ

ー・ビットがクリアされます。

0x0564 Output channel select [7:1] Reserved 予備。 0x0 R

0 Converter channel swap

control

0 通常のチャンネル・オーダー。 0x0 R/W

1 チャンネル・スワップをイネーブル。チャ

ンネル・スワップ・ビット（レジスタ

0x0564 のビット 0）をイネーブルすると、

レジスタ 0x0200 で選択したアプリケーショ

ン・モードに応じて、A/B コンバータまた

は I/Q コンバータをスワップします。

0x056E PLL control [7:4] JESD204B lane rate control 0011 レーン・レート = 13.5 Gbps ～ 16 Gbps。 0x3 R/W

0000 レーン・レート = 6.75 Gbps ～ 13.5 Gbps。

0001 レーン・レート = 3.375 Gbps ～ 6.75 Gbps。

0101 レーン・レート = 1.6875 Gbps ～

3.375 Gbps。



Rev. A － 124/135 －


0x056F PLL status 7 PLL lock status 0 未ロック。 0x0 R

1 ロック。


3 PLL loss of lock ロック喪失スティッキー・ビット。

1 ある時点でロック喪失が発生したことを示

します。レジスタ 0x0571 のビット 0 をセッ

トすると解除されます。

[2:0] Reserved 予備

0x0571 JESD204B Link

Control 1

7 Standby mode 0 スタンバイ・モードは、すべてのコンバー

タ・サンプルを強制的にゼロにします。

0x0 R/W

1 スタンバイ・モードは、強制的にコード・

グループ同期を行います（K28.5 文字）。

6 Tail bit (t) PN 0 ディスエーブル。 0x0 R/W


5 Long transport layer test 0 JESD204B テスト・サンプルをディスエーブ

ル。

0x0 R/W

1 JESD204B テスト・サンプルをイネーブル。

すべてのリンク・レーン上で、長いトラン

スポート層テスト・サンプル・シーケンス

（JESD204B 5.1.6.3 項の仕様による）が送ら

れます。

4 Lane synchronization 0 FACI による /K28.7/ の使用をディスエーブ

ルします。

0x1 R/W

1 FACI による /K28.3/ と /K28.7/ の使用をイネ

ーブルします。

[3:2] ILAS sequence mode 00 初期レーン・アライメント・シーケンスを

ディスエーブル（JESD204B 5.3.3.5 項）。

0x1 R/W

01 初期レーン・アライメント・シーケンスを

イネーブル（JESD204B 5.3.3.5 項）。

11 初期レーン・アライメント・シーケンスが

常にテスト・モード（JESD204B データ・リ

ンク層テスト・モード）となり、すべての

レーンにレーン・アライメント・シーケン

ス（JESD204B 5.3.3.8.2 項の仕様による）が

繰り返し送られます。

1 FACI 0 フレーム・アライメント文字の挿入をイネ

ーブル（JESD204B の 5.3.3.4 項）。

0x0 R/W

1 フレーム・アライメント文字の挿入をディ

スエーブル（デバッグ専用、JESD204B の

5.3.3.4 項）。

0 Link control 0 JESD204B シリアル転送リンクをイネーブ

ル。コード・グループ同期用の /K28.5/ 文字

の転送は、SYNCINB± ピンによって制御さ

れます。

0x0 R/W

1 JESD204B シリアル転送リンクをパワーダウ

ン（リセットされクロック・ゲーティング

された状態に保持）。


Control 2

[7:6] SYNCINB± pin control 00 ノーマル・モード。 0x0 R/W

10 SYNCINB± を無視（CGS を強制）。

11 SYNCINB± を無視（ILAS／ユーザ・データ

を強制）。

5 SYNCINB± pin invert 0 SYNCINB± ピンを反転しない。 0x0 R/W

1 SYNCINB± ピンを反転。

4 SYNCINB± pin type 0 LVDS 差動ペア SYNC 入力。 0x0 R/W

1 CMOS シングルエンド SYNC 入力。


2 8-bit/10-bit bypass 0 8 ビット／10 ビットをイネーブル。 0x0 R/W

1 8 ビット／10 ビットをバイパス（最上位 2 ビ

ットが 0）。

1 8-bit/10-bit bit invert 0 ノーマル。 0x0 R/W

1 a、b、c、d、e、f、g、h、i、j シンボルを反

転。

0 Reserved 予備。 0x0 R/W


Rev. A － 125/135 －



Contro 3

[7:6] Checksum mode 00 チェックサムは、リンク構成テーブル内の

すべての 8 ビット・レジスタの合計。

0x0 R/W

01 チェックサムは、個々のリンク構成フィー

ルドの合計（LSB をアライン）。

10 チェックサムをディスエーブル（ゼロに設

定）。テスト専用。

11 使用しません。

[5:4] Test injection point 0 N' サンプル入力。 0x0 R/W

1 8 ビット／10 ビット出力の 10 ビット・デー

タ（PHY テスト用）。

10 スクランブラ入力の 8 ビット・データ入

力。

[3:0] JESD204B test mode patterns 0 通常動作（テスト・モードをディスエーブ

ル）。

0x0 R/W

1 オルタネーティング・チェッカーボード。

10 1/0 ワード・トグル。

11 31 ビット PN シーケンス（x31 + x28 + 1）。

100 23 ビット PN シーケンス（x23 + x18 + 1）。

101 15 ビット PN シーケンス（x15 + x14 + 1）。

110 9 ビット PN シーケンス（x9 + x5 + 1）。

111 7 ビット PN シーケンス（x7 + x6 + 1）。

1000 ランプ出力。

1110 連続／反復ユーザ・リセット。

1111 シングル・ユーザ・リセット。


Control 4

[7:4] ILAS delay 0 SYNCINB± のアサート解除後の最初の

LMFC で ILAS を転送。

0x0 R/W

1 SYNCINB± のアサート解除後の 2 番目の
































Rev. A － 126/135 －


[2:0] Link layer test mode 000 通常動作（リンク層テスト・モードをディ


0x0 R/W

001 /D21.5/ 文字の連続シーケンス。

010 予備。

011 予備。

100 修正 RPAT テスト・シーケンス。

101 JSPAT テスト・シーケンス。

110 JTSPAT テスト・シーケンス。

111 予備。

0x0578 JESD204B LMFC

offset


[4:0] LMFC phase offset value ローカル・マルチフレーム・クロック

（LMFC）の位相オフセット値。SYSREF±

がアサートされると、LMFC 位相カウンタ

値にリセットします。確定的遅延アプリケ

ーションで使用します。

0x0 R/W

0x0580 JESD204B device

identification (DID)

config-uration

[7:0] JESD204B Tx DID value JESD204B シリアル DID 番号。 0x0 R/W

0x0581 JESD204B bank

identification (BID)

config-uration


[3:0] JESD204B Tx BID value JESD204B シリアル BID 番号（DID のエクス

テンション）。

0x0 R/W

0x0583 JESD204B Lane

Identification 0

(LID0) config-uration


[4:0] Lane 0 LID value レーン 0 の JESD204B シリアル LID 番号。 0x0 R/W

0x0584 JESD204B LID1

configuration




configuration




configuration



0x058B JESD204B

scrambling and

number of lanes (L)

configuration

7 JESD204B scrambling (SCR) 0 JESD204B スクランブラをディスエーブル

（SCR = 0）。

0x1 R/W

1 JESD204B スクランブラをイネーブル

（SCR = 1）。


[4:0] JESD204B lanes (L) 0x0 リンクあたり 1 レーン（L = 1）。 0x3 R/W

0x1 リンクあたり 2 レーン（L = 2）。

0x3 リンクあたり 4 レーン（L = 4）。

0x058C JESD204B link

number of octets per

frames (F)

[7:0] JESD204B F configuration JESD204B のフレームあたりオクテット数

（F = JESD204B_F_CONFIG + 1）

0x0 R/W

0 F = 1。

1 F = 2。

10 F = 3。

11 F = 4。

101 F = 6。

111 F = 8。

1111 F = 16。

0x058D JESD204B link

number of frames per

multiframe (K)


[4:0] JESD204B K configuration JESD204B のマルチフレームあたりフレーム

数（K = JESD204B_K_CONFIG + 1）。F × K

が 4 で割れる値のみ使用できます。

0x1F R/W


Rev. A － 127/135 －


0x058E JESD204B link

number of converters

(M)

[7:0] JESD204B M configuration JESD204B のリンク／デバイスあたりのコン

バータ数（M = JESD204B_M_CFG）。

0x1 R/W

0 1 個の仮想コンバータに接続されたリンク

（M = 1）。


（M = 2）。


（M = 4）。


（M = 8）。

0x058F JESD204B number Of

control bits (CS) and

ADC resolution (N)

[7:6] Number of control bits (CS)

per sample

0 制御ビットなし（CS = 0）。 0x0 R/W

1 1 制御ビット（CS = 1）、制御ビット 2 の

み。

10 2 制御ビット（CS = 2）、制御ビット 2 と制

御ビット 1 のみ。

11 3 制御ビット（CS = 3）、全制御ビット

（2、1、0）。


[4:0] ADC converter resolution

(N)

00110 N = 7 ビット分解能。 0xF R/W

00111 N = 8 ビット分解能。

01000 N = 9 ビット分解能。

01001 N = 10 ビット分解能。

01010 N = 11 ビット分解能。

01011 N = 12 ビット分解能。

01100 N = 13 ビット分解能。

01101 N = 14 ビット分解能。

01110 N = 15 ビット分解能。

01111 N = 16 ビット分解能。

0x0590 JESD204B SCV NP

configuration

[7:5] Subclass support 000 サブクラス 0。 0x1 R/W

001 サブクラス 1。

[4:0] ADC number of bits per

sample (N')

00111 N' = 8 0xF R/W

01111 N' = 16

0x0591 JESD204B JV S

configuration


[4:0] Samples per converter frame

cycle (S)

コンバータ・フレーム・サイクルあたりの

サンプル数（S = レジスタ 0x0591 のビット

［4:0］+ 1）。

0x0 R

0x0592 JESD204B HD CF

configuration

7 HD value 0 高密度フォーマットをディスエーブル。 0x0 R

1 高密度フォーマットをイネーブル。


[4:0] Control words per frame

clock cycle per link (CF)

1 個のリンク内のフレーム・クロック・サイ

クルあたりの制御ワード数（CF = レジスタ

0ｘ0592 のビット［4:0］）。

0x0 R

0x05A0 JESD204B Checksum

0 configuration

[7:0] Checksum 0 value for

SERDOUT0±

レーン 0 のシリアル・チェックサム値。レ

ーンごとに自動計算されます。Sum（レーン

0 のすべてのリンク構成パラメータ）mod

256。

0xC3 R


1 configuration


SERDOUT1±




256。

0xC4 R


2 configuration


SERDOUT2±




256。

0xC5 R


3 configuration


SERDOUT3±




256。

0xC6 R


Rev. A － 128/135 －


0x05B0 JESD204B lane

power-down


6 JESD204B Lane 3 power-

down

物理レーン 3 を強制的にパワーダウン。 0x0 R/W



down




down




down


0x05B2 JESD204B Lane

Assignment 1


[2:0] SERDOUT0± lane

assignment

物理レーン 0 の割り当て。 0x0 R/W

0 論理レーン 0。





Assignment 2



assignment







Assignment 3



assignment







Assignment 4



assignment






0x05BF SERDOUTx± data

invert


6 Invert SERDOUT3± data SERDOUT3± データの反転。 0x0 R/W

0 ノーマル。

1 反転。



0 ノーマル。

1 反転。



0 ノーマル。

1 反転。



0 ノーマル。

1 反転。


Rev. A － 129/135 －


0x05C0 JESD204B Swing

Adjust 1


[2:0] SERDOUT0± voltage swing

adjust

SERDOUT0± の出力振幅レベル。 0x1 R/W

0 1.0 × DRVDD1。

1 0.850 × DRVDD1。

2 0.750 × DRVDD1。


Adjust 2



adjust


0 1.0 × DRVDD1。

1 0.850 × DRVDD1。

2 0.750 × DRVDD1。


Adjust 3



adjust


0 1.0 × DRVDD1。

1 0.850 × DRVDD1。

2 0.750 × DRVDD1。


Adjust 4



adjust


0 1.0 × DRVDD1。

1 0.850 × DRVDD1。

2 0.750 × DRVDD1。

0x05C4 SERDOUT0± pre-

emphasis select

7 Post tap enable ポスト・タップ・イネーブル。 0x0 R/W



[6:4] Set post tap level for

SERDOUT0±

ポスト・タップ・レベルを設定します。 0x0 R/W

000 0 dB。

001 3 dB。

010 6 dB。

011 9 dB。

100 12 dB。



emphasis select





SERDOUT1


000 0 dB。

001 3 dB。

010 6 dB。

011 9 dB。

100 12 dB。



emphasis select





SERDOUT2


000 0 dB。

001 3 dB。

010 6 dB。

011 9 dB。

100 12 dB。



Rev. A － 130/135 －


0x05CA SERDOUT3± pre-

emphasis select





SERDOUT3±


000 0 dB。

001 3 dB。

010 6 dB。

011 9 dB。

100 12 dB。


0x1222 JESD204B PLL

calibration

[7:0] 表 33 を参照してください。 0x00 R/W

0x00 JESD204B: PLL 通常動作。

0x04 JESD204B PLL 補正をリセット。

0x1228 JESD204B PLL start-

up control

[7:0] 表 33 を参照してください。 0x0F R/W

0x00 JESD204B スタートアップ回路の通常動作。

0x4F JESD204B スタートアップ回路をリセット。

0x1262 JESD204B PLL LOL

bit control

[7:0] 表 33 を参照してください。 0x00 R/W

0x00 ロック喪失ビットの通常動作。

0x80 ロック喪失ビットをクリア。

Programmable Filter Control and Coefficients Registers

0x0DF8 Programmable filter

control


[2:0] Programmable filter mode プログラマブル・フィルタ（PFILT）モー

ド。

0x0 R/W

000 ディスエーブル（フィルタをバイパス）。

001 シングル・フィルタ（フィルタ X のみ）。

DOUT_I[n] = DIN_I[n] × X_I[n]。

DOUT_Q[n] = DIN_Q[n] × X_Q[n]。

010 シングル・フィルタ（フィルタ X とフィル

タ Y 同時）

DOUT_I[n] = DIN_I[n] × XY_I[n]。

DOUT_Q[n] = DIN_Q[n] × XY_Q[n]。

100 カスケード接続フィルタ（フィルタ X から

フィルタ Y）。

DOUT_I[n] = DIN_I[n] × X_I[n] × Y_I[n]。

DOUT_Q[n] = DIN_Q[n] × X_Q[n] × Y_Q[n]。

101 複素フィルタ。

DOUT_I[n] = DIN_I[n] × X_I[n] + DIN_Q[n] ×

Y_Q[n]。

DOUT_Q[n] = DIN_Q[n] × X_Q[n] + DIN_I[n]

× Y_I[n]。

0x0DF9 PFILT gain 7 Reserved 予備。 0x0 R

[6:4] PFILT Y gain プログラマブル・フィルタ（PFILT）Y のゲ

イン。

0x0 R/W

100 = 予約済み

101 = 予約済み

110 = –12 dB の損失。

111 = –6 dB の損失。

000: 0 dB のゲイン。

001: +6 dB のゲイン。

010: +12 dB のゲイン。

011: 予備。



Rev. A － 131/135 －


[2:0] PFILT X gain プログラマブル・フィルタ（PFILT）X のゲ

イン。

0x0 R/W

100 =予備。

101 =予備。

110 = –12 dB の損失。

111 = –6 dB の損失。

000: 0 dB のゲイン。

001: +6 dB のゲイン。

010: +12 dB のゲイン。

011: 予備.

0x0E00 to

0x0E7F

Programmable Filter

X Coefficient x

[7:0] Programmable Filter X

Coefficient 0 to

Programmable Filter X

Coefficient 127

詳細については、プログラマブル FIR（有限

インパルス応答）フィルタのセクションに

示す I 係数の表（表 15）と Q 係数の表（表

16）を参照。係数は、チップ転送ビット

（レジスタ 0x000F のビット 0）がセットさ

れた後にのみ適用されます。

0x0 R/W

0x0F00 to

0x0F7F

Programmable Filter

Y Coefficient x

[7:0] Programmable Filter Y

Coefficient 0 to

Programmable Filter Y

Coefficient 127

詳細については、プログラマブル FIR（有限

インパルス応答）フィルタのセクションに

示す I 係数の表（表 15）と Q 係数の表（表

16）を参照。係数は、チップ転送ビット

（レジスタ 0x000F のビット 0）がセットさ

れた後にのみ適用されます。

0x0 R/W

VREF/Analog Input Control Registers

0x0701 DC Offset Calibration

Control 1 (local)

[7] DC Offset Calibration Enable

1

0 ディスエーブル（レジスタ 0x073B のビット

7 = 1 の場合は 0 にする必要があります）。

0x0 R/W

1 イネーブル（レジスタ 0x073B のビット 7 = 0

の場合は 1 にする必要があります）。

[6:0] Reserved 110 予備。 0x6 R

0x073B DC Offset Calibration

Control 2 (local)

[7] DC Offset Calibration Enable

2

0 イネーブル（レジスタ 0x0701 のビット 7 = 1

の場合は 0 にする必要があります）。

0x1 R/W

1 ディスエーブル（レジスタ 0x0701 のビット

7 = 0 の場合は 1 にする必要があります）。

[6:0] Reserved 111111 予備。 0x3F R

0x18A6 VREF control [7:1] Reserved 予備。 0x0 R

0 VREF control 0 内部リファレンス。 0x0 R/W

1 外部リファレンス。

0x18E3 External VCM buffer

control


6 External VCM buffer 0 ディスエーブル。 0x0 R/W


[5:0] External VCM buffer [5:0] 入力コモンモードのセクションを参照。 0x0 R/W

0x18E6 Temperature diode

export

[7:0] Temperature diode location

select

温度ダイオードのセクションを参照。 0x0 R/W

0x00 中央ダイオード。VREF ピン = 高 Z。

0x01 中央ダイオード。

VREF ピン = 1× ダイオード電圧出力。

0x02 中央ダイオード。


0x03 中央ダイオード。VREF ピン = GND。

0x40 チャンネル A ダイオード。

VREF ピン = 高 Z。






VREF ピン = GND。


Rev. A － 132/135 －


0x50 チャンネル B ダイオード。VREF ピン = 高 Z。

0x51 チャンネル B ダイオード。





VREF ピン = GND。

0x1908 Analog input control

(local)


2 Enable dc coupling 0 アナログ入力を AC カップリングに最適化。 0x0 R/W

1 アナログ入力を DC カップリングに最適化。


0x1910 Input full-scale

control (local)


[3:0] TRM VREF 1.8 V フルスケール電圧設定。 0xD R/W

0 2.04 Vp-p 差動。

1010 1.36 Vp-p 差動。

1011 1.47 Vp-p 差動。

1100 1.59 Vp-p 差動。

1101 1.70 Vp-p 差動。

1110 1.81 Vp-p 差動。

1111 1.93 Vp-p 差動。

0x1A4C Buffer Control 1

(local)


[5:0] Buffer Control P 入力バッファ主電流（P）。 0x1E R/W

00110 バッファ電流を 120 µA に設定。








0x1A4D Buffer Control 2

(local)


[5:0] Buffer Control N 入力バッファ主電流（N）。 0x1E R/W









0x1B03 Buffer Control 3

(local)

[7:0] Buffer Control 3 バッファ・コントロール 3。 0x00 R/W

0x00 設定値 1。

0x02 設定値 2。


(local)


0x01 設定値 1。

0xC1 設定値 2。


(local)


0x00 設定値 1。

0x1C 設定値 2。


Rev. A － 133/135 －

アプリケーション情報電源の推奨事項

AD9695 に電力を供給するために必要な電源を表 48 に示します。

表 48. AD9695 の代表的電源

Domain Voltage (V) Tolerance (%)

AVDD1 0.95 ±2.5

AVDD1_SR 0.95 ±2.5

DVDD 0.95 ±2.5

DRVDD1 0.95 ±2.5

AVDD2 1.8 ±5

DRVDD2 1.8 ±5

SPIVDD 1.8 ±5

AVDD3 2.5 ±2.5

高い電力効率と低ノイズ性能が求められるアプリケーションで

は、ADP5054 クワッド・スイッチング・レギュレータを使って、

6.0 V または 12 V の範囲の入力レールを中間レール（1.3 V、

2.4 V、および 3.0 V）に変換することを推奨します。これらの中

間レールは、超低ノイズ、低ドロップアウト（LDO）のレギュ

レータ（ADP1763、ADP7159、および ADP151）により、後段

で安定化されます。AD9695 の推奨電源構成を図 143 に示します。

図 143. AD9695 用の高効率低ノイズ電源ソリューション

これらの電源領域のすべてを常に分割する必要はありません。

図 143 に示す推奨ソリューションは、最小ノイズで最大効率の

AD9695 用電源供給システムを提供するものです。使用できる

0.975 V 電源が 1 つだけの場合は、最初に AVDD1 を配線してそ

こから分岐させ、フェライト・ビーズまたはフィルタ・チョー

クで絶縁して、AVDD1_SR、DVDD、DRVDD1 の前方に、この

順番でデカップリング・コンデンサを接続します。図 144 に簡

略回路図を示します。他に、LDO をすべてバイパスして、

DC/DC コンバータから AD9695 を直接駆動する方法もあります。

ただし、この方法には、ADC の電源領域に入り込む電源ノイズ

が大きくなるというリスクが伴います。ノイズを最小限に抑え

るには、DC/DC コンバータのレイアウトのガイドラインに従っ

てください。

図 144. AD9695 用の簡略化した電源ソリューション

いくつかの異なるデカップリング・コンデンサを組み込むこと

で、低周波数域と高周波数域の両方をカバーすることができま

す。これらのコンデンサは、PCB への接続点とデバイスにでき

るだけ近い位置に配置して、トレース長を最小限に抑える必要

があります。

AVDD10.95V

1.3VANALOG

AVDD1_SR0.95V

DVDD0.95V

DRVDD10.95V

AVDD21.8V

DRVDD21.8V

ADP5054

6.0VTO

15.0V

AVDD32.5V3.0V

LDOSWITCHEROPTIONAL PATH

1.3VDIGITAL

OPTIONAL

2.4V

SPIVDD1.8V

REFERENCED TO AGND

OPTIONAL

ADP1763

ADP1763

ADP7159

ADP151

ADP7159

15

66

0-1

13

http://www.analog.com/jp/ADP5054





Rev. A － 134/135 －

レイアウトのガイドライン

ADC 評価用ボードは、適切なレイアウト方法に従うためのガイ

ドとして使用することができます。評価用ボードのレイアウト

は、以下を実現できるようにセットアップされています。

• アナログ入力同士（チャンネル A からチャンネル B、およ

びチャンネル B からチャンネル A）のカップリングを最小

限に抑える。

• アナログ入力へのクロック・カップリングを最小限に抑え

る。

• クロス・カップリングを減らしながら、さまざまな電源領

域用に十分な電力とグラウンド・プレーンを確保する。

• ADC に十分な熱対策を施す。

AD9695 評価用ボードのレイアウト全体を図 145 に示します。

AVDD1_SR（ピン 57）と

AGND_SR（ピン 56 とピン 60）

AVDD1_SR（ピン 57）と AGND_SR（ピン 56 とピン 60）を使

用して、AD9695 の SYSREF± 回路に個別の電源ノードを提供す

ることができます。サブクラス 1 で使用する場合、AD9695 は周

期的なワンショット信号またはギャップ信号に対応することが

できます。この電源から AVDD1 電源ノードへのカップリング

を最小限に抑えるには、適切な電源バイパスが必要です。

図 145. AD9695 の推奨 PCB レイアウト

.

ADC

CH.A

CH.B

CLK JESD204B LANES

POWER

SYSREF

15

66

0-1

15


Rev. A － 135/135 －

外形寸法

図 146. 64 ピン・リード・フレーム・チップ・スケール・パッケージ［LFCSP］

9 mm × 9 mm ボディ、0.75 mm パッケージ高

（CP-64-17）

寸法: mm

オーダー・ガイド Model1 Temperature Range Package Description Package Option

AD9695BCPZ-625 −40°C to +85°C 64-Lead Lead Frame Chip Scale Package [LFCSP] CP-64-17

AD9695BCPZRL7-625 −40°C to +85°C 64-Lead Lead Frame Chip Scale Package [LFCSP] CP-64-17

AD9695-625EBZ Evaluation Board

AD9695BCPZ-1300 −40°C to +85°C 64-Lead Lead Frame Chip Scale Package [LFCSP] CP-64-17

AD9695BCPZRL7-1300 −40°C to +85°C 64-Lead Lead Frame Chip Scale Package [LFCSP] CP-64-17

AD9695-1300EBZ Evaluation Board

1 Z = RoHS 準拠製品。

0.30

0.25

0.18

0.80

0.75

0.70

0.50BSC

BOTTOM VIEWTOP VIEW

PIN 1INDICATOR

6.30

6.20 SQ

6.10

0.05 MAX

0.02 NOM

0.203 REF

COPLANARITY0.08

04

-04

-20

17

-A

9.10

9.00 SQ

8.90

FOR PROPER CONNECTION OFTHE EXPOSED PAD, REFER TOTHE PIN CONFIGURATION ANDFUNCTION DESCRIPTIONSSECTION OF THIS DATA SHEET.

0.20 MIN

7.50 REF

COMPLIANT TO JEDEC STANDARDS MO-220-WMMD.

1

64

16

17

49

48

32

33

0.45

0.40

0.35

PK

G-0

04

55

9

EXPOSEDPAD

END VIEW

PIN 1

INDIC ATOR AREA OPTIONS

(SEE DETAIL A)

DETAIL A(JEDEC 95)

SEATINGPLANE

デュアル コンバータ adc データシート ad9695 - analog …...デュアル 14...

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デュアルコンバータ adc データシート ad9695 - analog …...デュアル 14...